JP2006186063A - Semiconductor device and substrate thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device substrate for reliably mounting a multiple-pin semiconductor element, ensuring easier manufacture, and showing excellent electrical characteristics, and also to provide a semiconductor device using the same substrate. <P>SOLUTION: The semiconductor device substrate allows the formation of wiring layers 14, 15 on both surfaces of a core substrate 12 and electrical connections of wiring layers via a through hole provided to the core substrate 12. In this semiconductor device substrate, the through holes 13A, 13B formed like slits connected to the power supply line and ground line are provided to the core substrate 12, and a plurality of wiring patterns 17 connected to the power supply line and ground line provided on the wiring layers 14, 15 are connected in common to the through holes 13A and 13B connected to the power supply line and ground line formed like slits. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は半導体装置用基板および半導体装置に関し、より詳細にはコア基板を備えた半導体装置用基板およびこれを用いた半導体装置に関する。   The present invention relates to a semiconductor device substrate and a semiconductor device, and more particularly to a semiconductor device substrate including a core substrate and a semiconductor device using the same.

コア基板を備えた半導体装置用基板は、半導体素子を搭載する基板として広く使用されている。図５は、このコア基板を備えた半導体装置用基板の従来の構成例を示す断面図である。この半導体装置用基板１０は、コア基板１２の両面に、配線パターン１７が絶縁層１６を介して積層して形成されたビルドアップ層１４、１５を備えるものである。ビルドアップ層１４、１５に形成される配線パターン１７は、ビア１８を介して層間で電気的に接続される。   A semiconductor device substrate including a core substrate is widely used as a substrate on which a semiconductor element is mounted. FIG. 5 is a cross-sectional view showing a conventional configuration example of a semiconductor device substrate including the core substrate. The semiconductor device substrate 10 includes build-up layers 14 and 15 formed by laminating wiring patterns 17 with insulating layers 16 on both surfaces of a core substrate 12. The wiring pattern 17 formed in the buildup layers 14 and 15 is electrically connected between the layers via the vias 18.

この半導体装置用基板１０では、コア基板１２の両面に形成された配線パターン１７は、コア基板１２に設けられたスルーホールビア１３を介して電気的に接続される。スルーホールビア１３は、コア基板１２にドリル加工等により貫通孔を形成し、貫通孔の内壁面にめっきを施し、めっきが施された貫通孔内に樹脂材を充填して形成される。
図５に示す半導体装置用基板１０では、基板の一方の面に半導体素子を接続するためのバンプ２０が形成され、基板の他方の面にリードピン２２が接合されている。また、基板の他方の面の中央部には、電源電位を安定させるためのチップコンデンサ２３が搭載されている。
特開２００３−２６４２５３号公報 In the semiconductor device substrate 10, the wiring patterns 17 formed on both surfaces of the core substrate 12 are electrically connected through through-hole vias 13 provided in the core substrate 12. The through-hole via 13 is formed by forming a through-hole in the core substrate 12 by drilling or the like, plating the inner wall surface of the through-hole, and filling the plated through-hole with a resin material.
In the semiconductor device substrate 10 shown in FIG. 5, bumps 20 for connecting semiconductor elements are formed on one surface of the substrate, and lead pins 22 are bonded to the other surface of the substrate. A chip capacitor 23 for stabilizing the power supply potential is mounted at the center of the other surface of the substrate.
JP 2003-264253 A

コア基板を備えた半導体装置用基板には、外部接続端子の配置や基板上に配置されるチップコンデンサ等の回路部品の配置等が異なる種々の製品がある。図５に示す半導体装置用基板１０は、半導体素子が搭載される基板の中央部に電源電位を安定させるためのチップコンデンサ２３が配置され、基板の中央部に電源ラインと接地ラインとが配置され、基板の外周側に信号ラインが多く配置される構成となっているものである。
ところで、半導体素子はますます多ピン化が進んでいることから、半導体装置用基板１０に設けられるバンプ２０の数が増大し、バンプ２０に接続されるスルーホールビア１３の数が増大する。 As a substrate for a semiconductor device provided with a core substrate, there are various products in which the arrangement of external connection terminals and the arrangement of circuit components such as chip capacitors arranged on the substrate are different. In the substrate 10 for a semiconductor device shown in FIG. 5, a chip capacitor 23 for stabilizing the power supply potential is disposed at the center of the substrate on which the semiconductor element is mounted, and a power supply line and a ground line are disposed at the center of the substrate. In this configuration, many signal lines are arranged on the outer peripheral side of the substrate.
By the way, since the number of pins of semiconductor elements is increasing, the number of bumps 20 provided on the semiconductor device substrate 10 increases, and the number of through-hole vias 13 connected to the bumps 20 increases.

図６は、図５のＢ−Ｂ線断面図を示したもので、従来の半導体装置用基板１０においては、半導体装置用基板１０の中央の領域に配置されている電源ラインおよび接地ラインにそれぞれ接続されるスルーホールビア１３については、半導体素子の電極に接続されるバンプ２０ごとに一つずつスルーホールビア１３が設けられ、各々のスルーホールビア１３にビア１８および配線パターン１７を介してバンプ２０が接続する構成となっている。
このため、半導体素子が多ピンになると、スルーホールビア１３は細径に、かつきわめて高密度に形成しなければならなくなり、半導体装置用基板１０の製作が困難になるという問題が生じる。また、スルーホールビア１３が互いにきわめて接近して配置されることから、回路のインダクタンス成分が増大し、高周波信号の伝播特性が劣化するという問題も生じる。 FIG. 6 is a cross-sectional view taken along the line BB of FIG. As for the through-hole vias 13 to be connected, one through-hole via 13 is provided for each bump 20 connected to the electrode of the semiconductor element, and each through-hole via 13 is bumped via the via 18 and the wiring pattern 17. 20 is connected.
For this reason, when the semiconductor element has a large number of pins, the through-hole vias 13 must be formed with a small diameter and a very high density, which makes it difficult to manufacture the semiconductor device substrate 10. In addition, since the through-hole vias 13 are arranged very close to each other, there is a problem that the inductance component of the circuit increases and the propagation characteristics of the high-frequency signal deteriorate.

本発明はこれらの課題を解決すべくなされたものであり、多ピンの半導体素子であっても確実に搭載することができ、製造が容易でかつ、高周波特性にもすぐれた半導体装置用基板およびこれを用いた半導体装置を提供することを目的とする。   The present invention has been made to solve these problems, and even a multi-pin semiconductor element can be surely mounted, is easily manufactured, and has excellent high frequency characteristics. An object is to provide a semiconductor device using the same.

本発明は、上記目的を達成するため次の構成を備える。
すなわち、コア基板の両面に配線層が形成され、前記コア基板に設けられたスルーホールビアを介して前記配線層間が電気的に接続された半導体装置用基板において、前記コア基板に、電源ラインと接地ラインに接続されるスリット状に形成されたスルーホールビアが設けられ、前記配線層に設けられた電源ラインと接地ラインに接続される複数の配線パターンが、前記スリット状に形成された電源ラインと接地ラインに接続されるスルーホールビアに、各々共通に接続されていることを特徴とする。 The present invention has the following configuration in order to achieve the above object.
That is, in a semiconductor device substrate in which a wiring layer is formed on both surfaces of a core substrate and the wiring layers are electrically connected through through-hole vias provided in the core substrate, the power supply line is connected to the core substrate. A through-hole via formed in a slit shape connected to the ground line is provided, and a power line provided in the wiring layer and a plurality of wiring patterns connected to the ground line are formed in the slit shape. And through-hole vias connected to the ground line are commonly connected to each other.

また、前記スルーホールビアが、スリット状に形成された貫通孔の開口側の両端面に蓋めっきが施されて形成され、蓋めっき部に前記複数の配線パターンに接続するビアが接続されていることを特徴とする。蓋めっき部にビアを接続する構成とすることにより、複数個のビアを近接した配置でスルーホールビアに接続することが容易に可能となる。
また、前記配線層が、絶縁層を介して積層して形成されるとともに、各々の配線層に設けられた配線パターンがビアを介して層間で電気的に接続して形成され、前記ビアが、配線層の厚さ方向に複数個直列に連結して設けられていることにより、配線パターンおよびビアの配置をより高密度化することが可能となる。 The through-hole via is formed by applying lid plating to both end faces on the opening side of the through-hole formed in a slit shape, and vias connected to the plurality of wiring patterns are connected to the lid plating portion. It is characterized by that. By adopting a configuration in which vias are connected to the lid plating part, it is possible to easily connect a plurality of vias to the through-hole vias in close proximity.
Further, the wiring layer is formed by laminating through an insulating layer, and a wiring pattern provided in each wiring layer is formed by being electrically connected between layers through vias. By providing a plurality of wiring layers connected in series in the thickness direction of the wiring layer, it is possible to further increase the density of the wiring patterns and vias.

また、前記電源ラインと接地ラインに各々接続されるスリット状に形成されたスルーホールビアが、半導体素子搭載領域に対応するコア基板の領域に設けられていることを特徴とする。半導体素子搭載領域に電源ラインおよび接地ラインに接続されるスルーホールビアを配置することで、電源ラインおよび接地ラインとより効率的に接続することが可能となる。
また、前記電源ラインに接続されるスリット状に形成されたスルーホールビアと、前記接地ラインに接続されるスリット状に形成されたスルーホールビアとが、並列に配置されていることを特徴とする。
また、基板の一方の面に半導体素子を接続するバンプが形成され、基板の他方の面に回路部品を接続する接続電極が形成されていることにより、基板の一方の面と他方の面に半導体素子と回路基板を搭載した半導体装置を容易に形成することが可能となる。 Further, a through-hole via formed in a slit shape connected to the power supply line and the ground line is provided in a region of the core substrate corresponding to the semiconductor element mounting region. By disposing through-hole vias connected to the power supply line and the ground line in the semiconductor element mounting region, it becomes possible to connect the power supply line and the ground line more efficiently.
The through-hole via formed in a slit shape connected to the power supply line and the through-hole via formed in a slit shape connected to the ground line are arranged in parallel. .
In addition, bumps for connecting semiconductor elements are formed on one surface of the substrate, and connection electrodes for connecting circuit components are formed on the other surface of the substrate, so that a semiconductor is formed on one surface and the other surface of the substrate. A semiconductor device on which the element and the circuit board are mounted can be easily formed.

また、コア基板の両面に配線層が形成され、前記コア基板に設けられたスルーホールビアを介して前記配線層間が電気的に接続された半導体装置用基板に半導体素子と回路部品とを搭載してなる半導体装置であって、前記コア基板に、電源ラインと接地ラインに接続されるスリット状に形成されたスルーホールビアが設けられ、前記配線層に設けられた電源ラインと接地ラインに接続される複数の配線パターンが、前記スリット状に形成された電源ラインと接地ラインに接続されるスルーホールビアに、各々共通に接続されるとともに、基板の一方の面に、前記配線パターンと電気的に接続して半導体素子が搭載され、基板の他方の面に、前記配線パターンと電気的に接続して形成された接続電極に電気的に接続して回路部品が搭載されていることを特徴とする。
また、前記回路部品として、前記基板の他方の面に形成された電源ラインに接続する接続電極と、接地ラインに接続する接続電極とに電気的に接続してチップコンデンサが搭載されていることを特徴とする。 In addition, a wiring layer is formed on both surfaces of the core substrate, and a semiconductor element and a circuit component are mounted on a substrate for a semiconductor device in which the wiring layers are electrically connected through through-hole vias provided in the core substrate. The core substrate is provided with a through-hole via formed in a slit shape connected to the power supply line and the ground line, and connected to the power supply line and the ground line provided in the wiring layer. A plurality of wiring patterns are connected in common to through-hole vias connected to the slit-shaped power supply line and ground line, and electrically connected to the wiring pattern on one surface of the substrate. A semiconductor element is mounted in connection, and a circuit component is mounted on the other surface of the substrate in electrical connection with a connection electrode formed by electrical connection with the wiring pattern. It is characterized in.
Further, as the circuit component, a chip capacitor is mounted that is electrically connected to a connection electrode connected to a power supply line formed on the other surface of the substrate and a connection electrode connected to a ground line. Features.

本発明に係る半導体装置用基板によれば、コア基板に電源ラインと接地ラインに接続されるスリット状のスルーホールビアを形成したことにより、電源ラインあるいは接地ラインに接続される配線パターン（ビア）については、一つの共通のスルーホールビアに接続することで電源電位、接地電位を確保することができ、電源ラインあるいは接地ラインごとに別個にスルーホールビアを形成する必要がなくなり、半導体装置用基板を容易に製造することが可能になるとともに、半導体素子の多ピン化に好適に対応することが可能となる。また、本発明に係る半導体装置は、半導体装置用基板に半導体素子と回路部品とを搭載することにより、より複合化した機能を備え、電気的特性のすぐれた半導体装置として提供することが可能となる。   According to the substrate for a semiconductor device of the present invention, the slit-like through-hole via connected to the power supply line and the ground line is formed on the core substrate, so that the wiring pattern (via) connected to the power supply line or the ground line is formed. With respect to the semiconductor device substrate, it is possible to secure the power supply potential and the ground potential by connecting to one common through-hole via, and there is no need to separately form a through-hole via for each power supply line or ground line. Can be easily manufactured, and it is possible to suitably cope with an increase in the number of pins of a semiconductor element. In addition, the semiconductor device according to the present invention can be provided as a semiconductor device having more complex functions and excellent electrical characteristics by mounting semiconductor elements and circuit components on a semiconductor device substrate. Become.

以下、本発明の好適な実施の形態について、添付図面にしたがって詳細に説明する。
図１は、本発明に係る半導体装置用基板の一実施形態の構成を示す断面図であり、図２は図１のＡ−Ａ線断面図を示す。
本実施形態の半導体装置用基板３０も、図５に示す従来の半導体装置用基板１０と同様に、コア基板１２の一方の面にビルドアップ層１４を形成し、他方の面にビルドアップ層１５を形成してなる。ビルドアップ層１４、１５は、ともに電気的な絶縁層１６を介して配線層（配線パターン１７）を積層して形成され、ビア１８により層間で配線パターン１７が電気的に接続されたものである。なお、コア基板１２の両面に形成する配線層はビルドアップ法に限らず、適宜方法によって形成することができる。 DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a sectional view showing a configuration of an embodiment of a substrate for a semiconductor device according to the present invention, and FIG. 2 is a sectional view taken along line AA of FIG.
Similarly to the conventional semiconductor device substrate 10 shown in FIG. 5, the semiconductor device substrate 30 of the present embodiment also has the buildup layer 14 formed on one surface of the core substrate 12 and the buildup layer 15 on the other surface. Formed. The build-up layers 14 and 15 are both formed by laminating a wiring layer (wiring pattern 17) via an electrical insulating layer 16, and the wiring pattern 17 is electrically connected between the layers by vias 18. . The wiring layers formed on both surfaces of the core substrate 12 are not limited to the build-up method, and can be formed by an appropriate method.

また、半導体装置用基板３０の一方の面の半導体素子搭載領域には半導体素子の電極と電気的に接続されるバンプ２０が形成されている。本実施形態においては、バンプ２０の形成位置に合わせてはんだペーストを印刷し、はんだリフローにより基板の表面から凸状にはんだが突出する形態にバンプ２０を形成している。   Further, bumps 20 that are electrically connected to the electrodes of the semiconductor elements are formed in the semiconductor element mounting region on one surface of the substrate 30 for a semiconductor device. In this embodiment, a solder paste is printed according to the formation position of the bump 20, and the bump 20 is formed in a form in which the solder protrudes from the surface of the substrate by solder reflow.

また、半導体装置用基板３０の他方の面には、基板の外周縁側に外部接続端子としてのリードピン２２を接合するためのランド１７ａが形成され、半導体素子搭載領域に対応する基板の中央部側には回路部品を搭載するための接続電極１７ｂが設けられる。図１は、ランド１７ａにリードピン２２を接合し、接続電極１７ｂに電極２３ａ、２３ｂを接合してチップコンデンサ２３を搭載した状態を示す。チップコンデンサ２３は回路内で電源ラインと接地ラインとの間に介在するように設けられ電源電圧を安定させる作用をなす。
図１においては、１３Ａが電源ラインに接続されるスルーホールビアであり、１３Ｂが接地ラインに接続されるスルーホールビアである。接続電極１７ｂには、電源ラインに接続されるスルーホールビア１３Ａと接地ラインのスルーホールビア１３Ｂとがビア１８を介して電気的に接続される。 Further, on the other surface of the substrate 30 for a semiconductor device, a land 17a for joining lead pins 22 as external connection terminals is formed on the outer peripheral side of the substrate, and on the central portion side of the substrate corresponding to the semiconductor element mounting region. Are provided with connection electrodes 17b for mounting circuit components. FIG. 1 shows a state where the chip capacitor 23 is mounted with the lead pin 22 bonded to the land 17a and the electrodes 23a and 23b bonded to the connection electrode 17b. The chip capacitor 23 is provided so as to be interposed between the power supply line and the ground line in the circuit, and functions to stabilize the power supply voltage.
In FIG. 1, 13A is a through-hole via connected to the power supply line, and 13B is a through-hole via connected to the ground line. A through-hole via 13A connected to the power supply line and a through-hole via 13B on the ground line are electrically connected to the connection electrode 17b via the via 18.

本実施形態の半導体装置用基板３０においては、半導体素子搭載領域に形成されるビア１８については、層間で直列に連結する形態（下層のビア１８の直上にビア１８が配置される形態）に設けられている。このようにビア１８を直列に連結する構成としているのは、多ピンの半導体素子を搭載する際には、ビア１８を直列に連結する配置が最も高密度にビア１８を配列できる配置だからである。ビア１８を直列に連結できるようにするため、ビア１８はフィルドビアとして形成される。   In the semiconductor device substrate 30 of the present embodiment, the vias 18 formed in the semiconductor element mounting region are provided in a form of being connected in series between layers (a form in which the vias 18 are disposed immediately above the lower vias 18). It has been. The reason why the vias 18 are connected in series in this way is that when the multi-pin semiconductor element is mounted, the vias 18 are connected in series so that the vias 18 can be arranged with the highest density. . In order to allow the vias 18 to be connected in series, the vias 18 are formed as filled vias.

これらの、配線パターン１７、ビア１８、バンプ２０等の構成は前述した従来の半導体装置用基板１０におけるこれらの構成と同様である。本実施形態の半導体装置用基板３０において特徴的な構成は、半導体素子搭載領域に形成する電源ライン、接地ラインに接続されるスルーホールビア１３Ａ、１３Ｂの形態にある。
すなわち、本実施形態の半導体装置用基板３０においては、電源ラインおよび接地ラインに各々接続されるスルーホールビア１３Ａ、１３Ｂを、コア基板１２にスリット状の貫通孔を形成し、この貫通孔の内壁面にめっきを施すことによって形成すること、こうして形成したスルーホールビア１３Ａ、１３Ｂに、それぞれ複数個のビア１８を共通に接続する形態としたことを特徴とする。 The configurations of the wiring pattern 17, the via 18, the bump 20, and the like are the same as those in the conventional semiconductor device substrate 10 described above. A characteristic configuration of the semiconductor device substrate 30 of the present embodiment is in the form of through-hole vias 13A and 13B connected to a power supply line and a ground line formed in the semiconductor element mounting region.
That is, in the semiconductor device substrate 30 of the present embodiment, the through hole vias 13A and 13B connected to the power supply line and the ground line are respectively formed in the core substrate 12 and slit-like through holes are formed. It is characterized in that a plurality of vias 18 are commonly connected to the through-hole vias 13A and 13B formed in this manner by plating the wall surface.

図２は、図１のＡ−Ａ線断面図を示す。このＡ−Ａ線断面図は、電源ラインに接続されるスルーホールビア１３Ａを長手方向に横切る位置での断面図を示すものである。スルーホールビア１３Ａはスリット状に形成されているから、スルーホールビア１３Ａを長手方向に垂直となる方向から見た場合は、図のようにスルーホールビア１３Ａが長手方向に幅広となる。
スルーホールビア１３Ａは貫通孔に電気的な絶縁材が充填されて形成され、絶縁材の貫通孔の開口方向の両端面にはスルーホールビア１３Ａと電気的に接続された蓋めっき部１３０が設けられる。当該スルーホールビア１３Ａに電気的に接続されるビア１８は、この蓋めっき部１３０上に形成される。 FIG. 2 is a cross-sectional view taken along line AA in FIG. This AA line sectional view shows a sectional view at a position crossing the through-hole via 13A connected to the power supply line in the longitudinal direction. Since the through-hole via 13A is formed in a slit shape, when the through-hole via 13A is viewed from a direction perpendicular to the longitudinal direction, the through-hole via 13A becomes wider in the longitudinal direction as shown in the figure.
The through-hole via 13A is formed by filling the through-hole with an electrical insulating material, and a cover plating portion 130 electrically connected to the through-hole via 13A is provided on both end surfaces in the opening direction of the through-hole of the insulating material. It is done. A via 18 electrically connected to the through-hole via 13 </ b> A is formed on the lid plating part 130.

図２では、一つのスルーホールビア１３Ａに複数個のビア１８が一括して接続されている状態を示す。スルーホールビア１３Ａと共通の電源ラインに接続されるビア１８（配線パターン１７）については、このスルーホールビア１３Ａに接続するように形成することによって所要の電源ラインに接続することができる。
なお、図２は電源ラインに接続されるスルーホールビア１３Ａについて示したが、接地ラインに接続されるスルーホールビア１３Ｂについても、図２に示されているスルーホールビア１３Ａとまったく同様に形成される。すなわち、接地ラインに接続されるスルーホールビア１３Ｂについても、スルーホールビア１３Ｂを長手方向に垂直となる方向から見た場合には、幅広の導体部として形成され、このスルーホールビア１３Ｂに接続されたビア１８についてはすべて接地ラインに電気的に接続されることになる。 FIG. 2 shows a state in which a plurality of vias 18 are collectively connected to one through-hole via 13A. The via 18 (wiring pattern 17) connected to the power supply line common to the through-hole via 13A can be connected to a required power supply line by being formed so as to be connected to the through-hole via 13A.
2 shows the through-hole via 13A connected to the power supply line, the through-hole via 13B connected to the ground line is formed in exactly the same way as the through-hole via 13A shown in FIG. The That is, the through-hole via 13B connected to the ground line is also formed as a wide conductor portion when connected to the through-hole via 13B when viewed from the direction perpendicular to the longitudinal direction. All the vias 18 are electrically connected to the ground line.

図３(a)は、本発明の半導体装置用基板３０においてコア基板１２に設けられるスルーホールビア１３Ａ、１３Ｂの構成を示す。本実施形態の半導体装置用基板３０においては、コア基板１２にスリット状に形成されたスルーホールビア１３Ａ、１３Ｂが形成される。スルーホールビア１３Ａ、１３Ｂは、コア基板１２にルータ加工等によりスリット状に貫通孔を形成し、貫通孔の内壁面にめっきにより導体層を形成し、貫通孔に電気的絶縁材を充填することによって形成される。図示例では、電源ラインに接続されるスルーホールビア１３Ａと、接地ラインに接続されるスルーホールビア１３Ｂとが並置されて形成されているが、スルーホールビア１３Ａ、１３Ｂは適宜配置および形状に形成することができる。   FIG. 3A shows the configuration of through-hole vias 13A and 13B provided in the core substrate 12 in the semiconductor device substrate 30 of the present invention. In the semiconductor device substrate 30 of the present embodiment, through-hole vias 13A and 13B formed in a slit shape in the core substrate 12 are formed. The through-hole vias 13A and 13B are formed by forming a through hole in a slit shape in the core substrate 12 by router processing or the like, forming a conductor layer on the inner wall surface of the through hole by plating, and filling the through hole with an electrical insulating material. Formed by. In the illustrated example, the through-hole via 13A connected to the power line and the through-hole via 13B connected to the ground line are formed side by side, but the through-hole vias 13A and 13B are appropriately arranged and formed. can do.

図３(a)においては、基材の表面に銅箔１２０が被着されたコア基板１２にルータ加工を施して貫通孔を形成することによってスルーホールビア１３Ａ、１３Ｂを形成している。接地ラインに接続されるスルーホールビア１３Ｂについてはコア基板１２の表面に被着されている銅箔と一体に接続されるように形成されている。また、電源ラインに接続されるスルーホールビア１３Ａについては、スリット孔の周縁部に沿ってフランジ部１３１を設け、フランジ部１３１の縁部に沿って短絡防止溝１３２を形成して、電源ラインと接地ラインとが電気的に短絡することを防止している。短絡防止溝１３２はコア基板１２の表面に被着されている銅箔１２０をコア基板１２の基材が露出するようにエッチングして形成する。   In FIG. 3A, through-hole vias 13A and 13B are formed by forming a through hole by performing router processing on the core substrate 12 having a copper foil 120 attached to the surface of a base material. The through-hole via 13 </ b> B connected to the ground line is formed so as to be integrally connected to the copper foil deposited on the surface of the core substrate 12. For the through-hole via 13A connected to the power line, a flange portion 131 is provided along the peripheral edge of the slit hole, and a short-circuit preventing groove 132 is formed along the edge portion of the flange portion 131. This prevents an electrical short circuit with the ground line. The short-circuit prevention groove 132 is formed by etching the copper foil 120 applied to the surface of the core substrate 12 so that the base material of the core substrate 12 is exposed.

図３(b)は、従来の半導体装置用基板１０において、コア基板１２に設けられた電源ラインに接続されるスルーホールビア１３Ｃと、接地ラインに接続されるスルーホールビア１３Ｄを示す。従来の半導体装置用基板１０においては、図のように、スルーホールビア１３Ｃ、１３Ｄは散点的（図示例では電源ラインと接地ラインに接続されるスルーホールビア１３Ｃ、１３Ｄが交互に整列された配置）に配置されていることを示す。これらのスルーホールビア１３Ｃ、１３Ｄには単一のビア１８が接続される。   FIG. 3B shows a through-hole via 13C connected to the power supply line provided on the core substrate 12 and a through-hole via 13D connected to the ground line in the conventional semiconductor device substrate 10. In the conventional semiconductor device substrate 10, as shown in the figure, the through-hole vias 13C and 13D are scattered (in the illustrated example, the through-hole vias 13C and 13D connected to the power supply line and the ground line are alternately arranged. It is arranged in (Arrangement). A single via 18 is connected to these through-hole vias 13C and 13D.

以上説明したように、本実施形態の半導体装置用基板３０では、コア基板１２に形成するスルーホールビア１３のうち、電源ラインと接地ラインに各々接続するスルーホールビア１３Ａ、１３Ｂについては、スリット状に形成し、一つのスルーホールビア１３Ａ、１３Ｂに複数のビア１８を接続可能とすることによって、コア基板１２に形成するスルーホールビア（貫通孔）の数を減らすことがことが可能となり、半導体装置用基板という限られた領域内に多数個の貫通孔を形成するという問題を緩和することが可能になる。   As described above, in the semiconductor device substrate 30 of the present embodiment, among the through-hole vias 13 formed in the core substrate 12, the through-hole vias 13A and 13B connected to the power supply line and the ground line are slit-shaped. By forming a plurality of vias 18 in one through hole via 13A, 13B, the number of through hole vias (through holes) formed in the core substrate 12 can be reduced. It is possible to alleviate the problem of forming a large number of through holes in a limited area of the device substrate.

スルーホールビア１３Ａ、１３Ｂをスリット状に形成して、共通に接続できるビア１８については共通のスルーホールビア１３Ａ、１３Ｂに接続するようにする方法であれば、ビア１８の形成精度のみが問題となるから、半導体素子のピン数が増えたとしてもビア１８を細径にかつ高密度に形成することは、コア基板１２に貫通孔を形成してスルーホールビアを形成する方法とくらべればはるかに微細化が可能であり、半導体素子の多ピン化に十分に対応することが可能になる。   If the through hole vias 13A and 13B are formed in a slit shape and the via 18 that can be connected in common is connected to the common through hole vias 13A and 13B, only the formation accuracy of the via 18 is a problem. Therefore, even if the number of pins of the semiconductor element is increased, forming the via 18 with a small diameter and a high density is far more than a method of forming a through hole in the core substrate 12 to form a through hole via. Miniaturization is possible, and it is possible to sufficiently cope with an increase in the number of pins of a semiconductor element.

また、スリット状のスルーホールビア１３Ａ、１３Ｂを形成する方法から見た場合は、丸孔の貫通孔を形成してスルーホールビアとする方法にくらべて、コア基板１２に貫通孔を形成する加工の難度が緩和され、加工作業が容易になる。また、細径の丸孔の内壁面にめっきにより導体層を形成する方法にくらべて、スリット状に形成された貫通孔の内壁面にめっきを施して導体層を形成する方法ははるかに容易であり、スルーホールビアを形成する方法においても有利となる。   Further, when viewed from the method of forming the slit-like through-hole vias 13A and 13B, the process of forming the through-hole in the core substrate 12 as compared to the method of forming the through-hole of the round hole to form the through-hole via. The degree of difficulty is eased and the machining work becomes easy. Compared with the method of forming a conductor layer by plating on the inner wall surface of a small-diameter round hole, the method of forming a conductor layer by plating the inner wall surface of a through-hole formed in a slit shape is much easier. There is also an advantage in a method of forming a through-hole via.

また、個々にスルーホールビア１３を形成している従来の半導体装置用基板１０にくらべてスリット状のスルーホールビア１３Ａ、１３Ｂとしたことにより、スルーホールビア１３Ａ、１３Ｂが幅広の導体部によって形成されることになるから、回路内におけるスルーホールビア部分でのインダクタンス成分を低減させることが可能となり、半導体装置用基板の高周波信号に対する電気的特性を向上させることが可能になる。   In addition, the through-hole vias 13A and 13B are formed by wide conductor portions by using slit-like through-hole vias 13A and 13B as compared to the conventional semiconductor device substrate 10 in which the through-hole vias 13 are individually formed. As a result, the inductance component in the through-hole via portion in the circuit can be reduced, and the electrical characteristics of the semiconductor device substrate with respect to the high-frequency signal can be improved.

なお、半導体素子を搭載する半導体装置用基板では、電源ラインおよび接地ラインは信号ラインとは異なり、適宜共通ラインとして利用できるから、ラインを共通化して用いることは容易である。また、半導体装置用基板で使用されるラインのうち、電源ラインと接地ラインは、それぞれ全体の１／３、１／３程度の数を占めているから、これら電源ラインと接地ラインに接続されるスルーホールビアについて共通化を図ることにより、本発明に係る半導体装置用基板によれば、従来の半導体装置用基板にくらべてスルーホールビアの数を１／３程度に減少させることが可能となり、これによって製造コストを効果的に低減することが可能となる。   Note that in a semiconductor device substrate on which a semiconductor element is mounted, a power line and a ground line can be used as a common line as appropriate, unlike a signal line. Therefore, it is easy to use a common line. Of the lines used in the semiconductor device substrate, the power supply lines and the ground lines occupy about 1/3 and 1/3 of the total number, respectively, so that they are connected to the power supply lines and the ground lines. By making the through-hole vias common, according to the semiconductor device substrate according to the present invention, the number of through-hole vias can be reduced to about 1/3 compared to the conventional semiconductor device substrate, This makes it possible to effectively reduce manufacturing costs.

なお、実際に半導体装置用基板のコア基板１２に設けるスリット状のスルーホールビアの配置や形状等は適宜設計することができる。
図４(a)は本発明に係るスリット状のスルーホールビアを設けた半導体装置用基板３０でのコア基板１２の例を示す。この半導体装置用基板３０では、基板の中央部の半導体素子搭載領域に、電源ラインに接続されるスルーホールビア１３Ａと接地ラインに接続されるスルーホールビア１３Ｂとを、一対ずつ対向させて配置し、半導体装置用基板の対角線位置に合わせて各々一対ずつ電源ラインと接地ラインに接続されるスルーホールビア１３Ａ、１３Ｂを設けた例を示す。信号ラインに接続されるスルーホールビア１３Ｅは、半導体装置用基板の外周側に配置されている。 It should be noted that the arrangement and shape of slit-like through-hole vias actually provided on the core substrate 12 of the semiconductor device substrate can be designed as appropriate.
FIG. 4A shows an example of the core substrate 12 in the semiconductor device substrate 30 provided with slit-like through-hole vias according to the present invention. In this semiconductor device substrate 30, a pair of through-hole vias 13 A connected to the power supply line and through-hole vias 13 B connected to the ground line are arranged in a semiconductor element mounting region in the center of the substrate so as to face each other. An example is shown in which through-hole vias 13A and 13B connected to a power supply line and a ground line in pairs are provided in accordance with the diagonal positions of the semiconductor device substrate. The through-hole via 13E connected to the signal line is arranged on the outer peripheral side of the semiconductor device substrate.

図４(b)は、従来の半導体装置用基板１０におけるスルーホールビアの配置例を示す。この例では、基板の全面に縦横に整列した配置に電源ライン、接地ライン、信号ラインに接続されるスルーホールビア１３Ａ、１３Ｂ、１３Ｅが配置されている。本発明に係る半導体装置用基板においては、このようにスルーホールビア１３Ａ、１３Ｂ、１３Ｅが縦横に整列して全面に配置されている場合にくらべて、はるかにスルーホールビアの配置数を減らすことができ、結果として半導体装置用基板１０の製造を容易にし、製造コストを引き下げることができる。   FIG. 4B shows an arrangement example of through-hole vias in the conventional semiconductor device substrate 10. In this example, through-hole vias 13A, 13B, and 13E connected to the power supply line, the ground line, and the signal line are arranged in an arrangement arranged vertically and horizontally on the entire surface of the substrate. In the substrate for a semiconductor device according to the present invention, the number of through-hole vias is greatly reduced as compared to the case where the through-hole vias 13A, 13B, and 13E are arranged vertically and horizontally as described above. As a result, the semiconductor device substrate 10 can be easily manufactured and the manufacturing cost can be reduced.

半導体装置は上記構成に係る半導体装置用基板３０の一方の面に半導体素子を搭載し、他方の面にチップコンデンサ２３等の回路部品を搭載することによって形成することができる。回路部品としてはコンデンサの他に抵抗、インダクタンス等を搭載することが可能であり、これによって、より複合化された半導体装置を構成することが可能となり、あわせて多ピンの半導体素子の搭載が可能になることから、より複合化され、かつ高周波特性等の電気的特性の優れた半導体装置として提供することが可能になる。   The semiconductor device can be formed by mounting a semiconductor element on one surface of the semiconductor device substrate 30 having the above configuration and mounting a circuit component such as a chip capacitor 23 on the other surface. In addition to capacitors, it is possible to mount resistors, inductances, etc. as circuit components, which makes it possible to configure more complex semiconductor devices and also mount multi-pin semiconductor elements. Therefore, it is possible to provide a semiconductor device that is more complex and has excellent electrical characteristics such as high-frequency characteristics.

本発明に係る半導体装置用基板の一実施形態の断面図である。It is sectional drawing of one Embodiment of the board | substrate for semiconductor devices which concerns on this invention. 図１のＡ−Ａ線断面図である。It is the sectional view on the AA line of FIG. 本発明と従来例におけるスルーホールビアの形成例を示す説明図である。It is explanatory drawing which shows the formation example of the through-hole via in this invention and a prior art example. 本発明と従来例におけるスルーホールビアの形成例を示す説明図である。It is explanatory drawing which shows the formation example of the through-hole via in this invention and a prior art example. 従来の半導体装置用基板の構成を示す断面図である。It is sectional drawing which shows the structure of the conventional board | substrate for semiconductor devices. 図５のＢ−Ｂ線断面図である。FIG. 6 is a sectional view taken along line B-B in FIG. 5.

符号の説明Explanation of symbols

１０ 半導体装置用基板
１２ コア基板
１３、１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ、１３Ｅ スルーホールビア
１４、１５ ビルドアップ層
１６ 絶縁層
１７ 配線パターン
１８ ビア
２０ バンプ
２２ リードピン
２３ チップコンデンサ
３０ 半導体装置用基板
１３１ フランジ部
１３２ 短絡防止溝 DESCRIPTION OF SYMBOLS 10 Semiconductor device substrate 12 Core substrate 13, 13A, 13B, 13C, 13D, 13E Through-hole via 14, 14, Build-up layer 16 Insulating layer 17 Wiring pattern 18 Via 20 Bump 22 Lead pin 23 Chip capacitor 30 Semiconductor device substrate 131 Flange Part 132 Short-circuit prevention groove

Claims (8)

コア基板の両面に配線層が形成され、前記コア基板に設けられたスルーホールビアを介して前記配線層間が電気的に接続された半導体装置用基板において、
前記コア基板に、電源ラインと接地ラインに接続されるスリット状に形成されたスルーホールビアが設けられ、
前記配線層に設けられた電源ラインと接地ラインに接続される複数の配線パターンが、前記スリット状に形成された電源ラインと接地ラインに接続されるスルーホールビアに、各々共通に接続されていることを特徴とする半導体装置用基板。 In a semiconductor device substrate in which wiring layers are formed on both surfaces of a core substrate, and the wiring layers are electrically connected through through-hole vias provided in the core substrate.
The core substrate is provided with a through-hole via formed in a slit shape connected to the power line and the ground line,
A plurality of wiring patterns connected to the power line and the ground line provided in the wiring layer are commonly connected to the through-hole vias connected to the power line and the ground line formed in the slit shape, respectively. A substrate for a semiconductor device. 前記スルーホールビアが、スリット状に形成された貫通孔の開口側の両端面に蓋めっきが施されて形成され、
蓋めっき部に前記複数の配線パターンに接続するビアが接続されていることを特徴とする請求項１記載の半導体装置用基板。 The through-hole via is formed by applying lid plating to both end faces on the opening side of the through-hole formed in a slit shape,
2. The substrate for a semiconductor device according to claim 1, wherein vias connected to the plurality of wiring patterns are connected to the lid plating portion. 前記配線層が、絶縁層を介して積層して形成されるとともに、各々の配線層に設けられた配線パターンがビアを介して層間で電気的に接続して形成され、
前記ビアが、配線層の厚さ方向に複数個直列に連結して設けられていることを特徴とする請求項１または２記載の半導体装置用基板。 The wiring layer is formed by laminating through an insulating layer, and the wiring pattern provided in each wiring layer is formed by being electrically connected between layers through vias,
3. The semiconductor device substrate according to claim 1, wherein a plurality of the vias are connected in series in the thickness direction of the wiring layer. 前記電源ラインと接地ラインに各々接続されるスリット状に形成されたスルーホールビアが、半導体素子搭載領域に対応するコア基板の領域に設けられていることを特徴とする請求項１〜３のいずれか一項記載の半導体装置用基板。   The through-hole via formed in the shape of a slit connected to each of the power supply line and the ground line is provided in a region of the core substrate corresponding to the semiconductor element mounting region. A substrate for a semiconductor device according to claim 1. 前記電源ラインに接続されるスリット状に形成されたスルーホールビアと、前記接地ラインに接続されるスリット状に形成されたスルーホールビアとが、並列に配置されていることを特徴とする請求項４記載の半導体装置用基板。   The through-hole via formed in a slit shape connected to the power supply line and the through-hole via formed in a slit shape connected to the ground line are arranged in parallel. 4. The semiconductor device substrate according to 4. 基板の一方の面に半導体素子を接続するバンプが形成され、基板の他方の面に回路部品を接続する接続電極が形成されていることを特徴とする請求項１〜５のいずれか一項記載の半導体装置用基板。   6. A bump for connecting a semiconductor element is formed on one surface of the substrate, and a connection electrode for connecting a circuit component is formed on the other surface of the substrate. Substrate for semiconductor devices. コア基板の両面に配線層が形成され、前記コア基板に設けられたスルーホールビアを介して前記配線層間が電気的に接続された半導体装置用基板に半導体素子と回路部品とを搭載してなる半導体装置であって、
前記コア基板に、電源ラインと接地ラインに接続されるスリット状に形成されたスルーホールビアが設けられ、
前記配線層に設けられた電源ラインと接地ラインに接続される複数の配線パターンが、前記スリット状に形成された電源ラインと接地ラインに接続されるスルーホールビアに、各々共通に接続されるとともに、
基板の一方の面に、前記配線パターンと電気的に接続して半導体素子が搭載され、
基板の他方の面に、前記配線パターンと電気的に接続して形成された接続電極に電気的に接続して回路部品が搭載されていることを特徴とする半導体装置。 A wiring layer is formed on both surfaces of the core substrate, and a semiconductor element and a circuit component are mounted on a substrate for a semiconductor device in which the wiring layers are electrically connected through through-hole vias provided in the core substrate. A semiconductor device,
The core substrate is provided with a through-hole via formed in a slit shape connected to the power line and the ground line,
A plurality of wiring patterns connected to the power line and the ground line provided in the wiring layer are respectively connected in common to the through-hole vias connected to the power line and the ground line formed in the slit shape. ,
A semiconductor element is mounted on one surface of the substrate in electrical connection with the wiring pattern,
A semiconductor device, wherein a circuit component is mounted on the other surface of the substrate in electrical connection with a connection electrode formed in electrical connection with the wiring pattern. 前記回路部品として、前記基板の他方の面に形成された電源ラインに接続する接続電極と、接地ラインに接続する接続電極とに電気的に接続してチップコンデンサが搭載されていることを特徴とする請求項７記載の半導体装置。   As the circuit component, a chip capacitor is mounted by being electrically connected to a connection electrode connected to a power supply line formed on the other surface of the substrate and a connection electrode connected to a ground line. The semiconductor device according to claim 7.
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