JP2006179956A - Method of manufacturing capacitor - Google Patents
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Abstract
Description
本発明は、コンデンサに関するもので、特に、高周波領域において有利に適用され得るコンデンサに関するものである。 The present invention relates to a capacitor, and more particularly to a capacitor that can be advantageously applied in a high frequency region.
代表的なコンデンサとして、積層コンデンサを例にとって説明する。 As a typical capacitor, a multilayer capacitor will be described as an example.
積層コンデンサを用いた等価回路では、コンデンサの静電容量をC、等価直列インダクタンス(ESL)をLとしたとき、共振周波数(f0)は、f0=1/〔2π×(L×C)1/2〕の関係で表され、共振周波数(f0)より高い周波数領域では、コンデンサの機能が消失してしまうことが知られている。すなわち、一定値以上の静電容量(C)を維持するためには、できるだけESL(L)を低くする必要がある。つまり、ESLが低ければ、共振周波数(f0)は高くなり、より高周波領域で使用できることになる。このことから、積層コンデンサをマイクロ波領域で使うためには、より低ESL化が図られたものが必要となる。 In an equivalent circuit using multilayer capacitors, when the capacitance of the capacitor is C and the equivalent series inductance (ESL) is L, the resonance frequency (f 0 ) is f 0 = 1 / [2π × (L × C). expressed in relation 1/2], in the frequency region higher than the resonance frequency (f 0), it is known that the function of the capacitor is lost. That is, in order to maintain an electrostatic capacity (C) of a certain value or more, it is necessary to make ESL (L) as low as possible. That is, if the ESL is low, the resonance frequency (f 0 ) is high and can be used in a higher frequency region. For this reason, in order to use the multilayer capacitor in the microwave region, it is necessary to further reduce the ESL.
また、ワークステーションやパーソナルコンピュータ等のマイクロプロセッシングユニット(MPU)のMPUチップに電源を供給するために用いられ、通常デカップリングコンデンサとして配線基板上に接続されている積層コンデンサも、近年のMPUの高速、高周波化に伴って、低ESL化が求められている。 In addition, multilayer capacitors that are used to supply power to the MPU chip of a microprocessing unit (MPU) such as a workstation or personal computer and are usually connected on a wiring board as a decoupling capacitor are also used in recent MPU high speeds. As the frequency increases, there is a demand for lower ESL.
ここで、従来の積層コンデンサについて、図3(a)(b)をもとに説明する。図3(a)は断面図、図3(b)は第1、第2導体層の重なり状態を示す概略図である。 Here, a conventional multilayer capacitor will be described with reference to FIGS. FIG. 3A is a cross-sectional view, and FIG. 3B is a schematic diagram showing an overlapping state of the first and second conductor layers.
図に示す従来の積層コンデンサ50は、誘電体層52の一方主面に第1導体層53が、他方主面に第2導体層54が夫々形成され、これらの誘電体層52が複数積層されており、また、これらの誘電体層52の厚み方向には第1及び第2導体層53、54どうしを夫々接続する第1及び第2貫通導体55、56が形成され、積層体51が構成されている。そして、ここでは、第1及び第2貫通導体55、56が、積層体51の一方の最表面に露出し、夫々第1及び第2接続端子57、58に接続され、積層コンデンサ50が構成されている。さらに、第1及び第2導体層53、54内に、第2及び第1貫通導体56、55とは夫々接続しない第1及び第2非導体形成領域63、64が形成されている。
In the conventional multilayer capacitor 50 shown in the figure, a first conductor layer 53 is formed on one main surface of a
そして、第1及び第2貫通導体55、56は、第1及び第2導体層53、54の全域にわたって、交互に格子状に分散して配置されてなる(特許文献1乃至4参照)。
しかしながら、上記積層コンデンサ50によれば、低ESL化を図るためには、第1及び第2貫通導体55、56の数を増加するとともに、これらの中心間の距離を小さくする方法が考えられるが、このとき、第1及び第2導体層53、54内の非導体形成領域63、64の面積が増大するため、積層コンデンサ50の静電容量が低下するという問題点があった。
However, according to the multilayer capacitor 50, a method of increasing the number of the first and second through
本発明は、上述の問題点に鑑みて案出されたものであり、その目的は、低ESL且つ高容量を実現したコンデンサを簡単に製造できる方法を提供することにある。 The present invention has been devised in view of the above-described problems, and an object of the present invention is to provide a method for easily manufacturing a capacitor realizing low ESL and high capacity.
本発明のコンデンサの製造方法は、複数の誘電体層を積層してなる第1、第2コンデンサ部を積層方向に一体化してなる積層体と、前記積層体の積層方向を貫く全貫通導体と、を含んで構成されるコンデンサの製造方法であって、前記全貫通導体が
複数の誘電体層及び複数の導体層を交互に積層してなる第1、第2コンデンサ部をそれぞれ形成する工Aと、前記第1コンデンサ部及び第2コンデンサ部を積層し、一体化する工程Bと、一体化した第1コンデンサ部及び第2コンデンサ部を積層方向に貫通する貫通孔を形成する工程Cと、前記貫通孔に導電性ペーストを充填し、硬化する工程Dとを経て形成されることを特徴とするものである。
The method of manufacturing a capacitor according to the present invention includes: a laminated body in which a first capacitor part and a second capacitor part formed by laminating a plurality of dielectric layers are integrated in a laminating direction; and an all through conductor passing through the laminating direction of the laminated body A method of manufacturing a capacitor including the first and second capacitor portions in which the all through conductors are alternately laminated with a plurality of dielectric layers and a plurality of conductor layers. And a step B of laminating and integrating the first capacitor portion and the second capacitor portion, a step C of forming a through-hole penetrating the integrated first capacitor portion and second capacitor portion in the laminating direction, The through holes are filled with a conductive paste, and are formed through a curing step D.
また本発明のコンデンサの製造方法は、複数の誘電体層を積層してなる第1、第2コンデンサ部を積層方向に一体化してなる積層体と、前記積層体の積層方向を貫く全貫通導体と、を含んで構成されるコンデンサの製造方法であって、前記全貫通導体が、複数の誘電体層及び複数の導体層を交互に積層してなる第1、第2コンデンサ部をそれぞれ形成する工程Aと、前記第1、第2コンデンサ部に、第1貫通孔、第2貫通孔をそれぞれ形成する工程Bと、前記第1貫通孔と前記第2貫通孔とが連通するように、前記第1、第2コンデンサ部を積層し、一体化する工程Cと、前記連通した第1、第2貫通孔に導電性ペーストを充填し、硬化する工程Dとを経て形成されることを特徴とするものである。 The method for manufacturing a capacitor according to the present invention includes a laminated body in which a first and second capacitor parts are laminated in a laminating direction, and an all through conductor passing through the laminating direction of the laminated body. And the first through-capacitor part is formed by alternately laminating a plurality of dielectric layers and a plurality of conductor layers, respectively. The step A, the step B for forming the first through hole and the second through hole in the first and second capacitor parts, respectively, and the first through hole and the second through hole communicate with each other. The first and second capacitor portions are stacked and integrated, and the first and second through holes communicated with each other are filled with a conductive paste and cured. To do.
本発明のコンデンサの製造方法によれば、第1コンデンサ部に形成される貫通導体と第2コンデンサ部に形成される貫通導体との接続を確実に行うことが可能となり、貫通導体同士が大きくずれることなく良好な状態で接続されるので、等価直列抵抗(ESR)を小さくすることができる。 According to the capacitor manufacturing method of the present invention, it is possible to reliably connect the through conductor formed in the first capacitor portion and the through conductor formed in the second capacitor portion, and the through conductors greatly deviate from each other. Therefore, the equivalent series resistance (ESR) can be reduced.
以下、本発明の製造方法により作製されるコンデンサを図面に基づいて詳説する。 Hereinafter, a capacitor manufactured by the manufacturing method of the present invention will be described in detail based on the drawings.
図1は本発明にかかるコンデンサの一例である積層コンデンサを示す図であり、(a)は断面図、(b)は第1、第2導体層の重なり状態を示す概略図、(c)は第3、第4導体層の重なり状態を示す概略図である。 1A and 1B are diagrams showing a multilayer capacitor as an example of a capacitor according to the present invention, in which FIG. 1A is a cross-sectional view, FIG. 1B is a schematic diagram showing an overlapping state of first and second conductor layers, and FIG. It is the schematic which shows the overlapping state of a 3rd, 4th conductor layer.
図において、積層コンデンサ10は、積層体1の一方主面に第1及び第2接続端子7a、8aが形成されるとともに、積層体1の他方主面に第3及び第4接続端子7b、8bが形成されている。さらに、積層体1は、第1コンデンサ部11及び第2コンデンサ部12を積層方向に一体化している。
In the figure, the
また、第1コンデンサ部11は、複数積層された誘電体層2と、誘電体層2間に配置され、誘電体層2を介して対向し合う第1導体層3a及び第2導体層4aと、誘電体層2の厚み方向を貫き、第1導体層3aどうしを接続する第1貫通導体5aと、第2導体層4aどうしを接続する第2貫通導体6aとが夫々形成されている。さらに、第1及び第2貫通導体5a、6aは、積層体1の一方主面に露出し、夫々第1及び第2接続端子7a、8aに接続されている。そして、第1及び第2導体層3a、4a内に、第2及び第1貫通導体6a、5aとは夫々接続しない第1及び第2非導体形成領域13a、14aが形成されている。
The
一方、第2コンデンサ部12は、複数積層された誘電体層2と、誘電体層2間に配置され、誘電体層2を介して対向し合う第3導体層3b及び第4導体層4bと、誘電体層2の厚み方向を貫き、第3導体層3bどうしを接続する第3貫通導体5bと、第4導体層4bどうしを接続する第4貫通導体6bとが夫々形成されてなる。また、第3及び第4貫通導体5b、6bは、積層体1の一方主面に露出し、夫々第3及び第4接続端子7b、8bに接続されている。そして、第3及び第4導体層3b、4b内に、第4及び第3貫通導体6b、5bとは夫々接続しない第3及び第4非導体形成領域13b、14bが形成されている。
On the other hand, the
ここで、第1コンデンサ部11の第1貫通導体5aと第2貫通導体6aとの導体合計数は、第2コンデンサ部12の第3貫通導体5bと第4貫通導体6bとの導体合計数よりも多くなっている。
Here, the total number of conductors of the first through
また、第1コンデンサ部11の第1貫通導体5aの少なくとも1つは、第2コンデンサ部の第3貫通導体5bに接続し、同様に、第2貫通導体6aの少なくとも1つは、第4貫通導体6bに接続している。このように第1コンデンサ部11に形成された貫通導体と、第2コンデンサ部12に形成された貫通導体とが接続されてなる貫通導体を「全貫通導体」と称す。
Further, at least one of the first through
具体的には、第1コンデンサ部11の第1貫通導体5aは、厚み方向に積層された第1導体層3aに接続して、同時に、第2導体層4aの第2非導体形成領域14aを貫くため、第2の導体層4aには導通しない。同様に、第1コンデンサ部11の第2貫通導体6aは、厚み方向に積層された第2導体層4aに接続して、同時に、第1導体層3aの第1非導体形成領域13aを貫くため、第1の導体層3aには導通しない。また、第2コンデンサ部12側において、第3貫通導体5b、第4貫通導体6bについても同様である。
Specifically, the first through
また、電流の流れる距離を短くするとともに、電流によって誘起される磁束を互いに相殺するために、第1及び第2貫通導体5a、6aとが、交互に格子状に形成されてなることが望ましい。
Further, in order to shorten the distance through which the current flows and to cancel the magnetic fluxes induced by the current, it is desirable that the first and second through
誘電体層2は、チタン酸バリウムを主成分とする非還元性誘電体材料、及びガラス成分を含む誘電体材料からなり、この誘電体層2が図上、上方向に積層して積層体1が構成される。なお、誘電体層2の形状、厚み、積層数は容量値によって任意に変更することができる。
The
第1〜第4導体層3a〜4bは、Ni、Cu、あるいはこれらの合金を主成分とする材料から構成され、その厚みは1〜2μmとしている。また、第1〜第4貫通導体5a〜6bの材料は、Ni、Cu、あるいはこれらの合金を主成分とする材料から構成されている。
The 1st-
接続端子7a、8a、7b、8bは、半田バンプ、ボール半田などが用いられる。
For the
次に、本発明の積層コンデンサ10の製造方法について説明する。なお、図面において、各符号は焼成の前後で区別しないことにする。
Next, a method for manufacturing the
まず、第1コンデンサ部11の誘電体層となるセラミックグリーンシート2に、第1及び第2導体層となる導体膜3a、4aを導電性ペーストの印刷・乾燥により形成する。このとき、第1及び第2非導体形成領域13a、14aも形成される。一方、第2コンデンサ部12の誘電体層となるセラミックグリーンシート2に、第3及び第4導体層となる導体膜3b、4bを導電性ペーストの印刷・乾燥により形成する。このとき、第3及び第4非導体形成領域13b、14bも形成される。なお、誘電体層2として、他のペロブスカイト構造を持つセラミック材料や、有機強誘電体材料を用いても良い。
First,
次に、導体膜3a、4aが形成されたセラミックグリーンシート2を交互に所要枚数を積み重ね、第1コンデンサ部11が抽出される大型積層体を形成する。同様に、導体膜3b、4bが形成されたセラミックグリーンシート2を交互に所要枚数を積み重ね、第2コンデンサ部12が抽出される大型積層体を形成する。
Next, the required number of ceramic
次に、レーザの照射や、マイクロドリル又はパンチングを用いた打ち抜き法などにより、第1コンデンサ部11が抽出される大型積層体の主面に導体膜3a、4a、セラミックグリーンシート2を厚み方向に貫く貫通孔を形成する。さらに、この貫通孔に導電性ペーストを充填することにより、第1及び第2貫通導体となる導体部5a、6aが形成される。ここで第1コンデンサ部11の第1貫通導体5aとなる貫通孔は、第1導体層3a、第2導体層4aの第2非導体形成領域14aを貫き、第2貫通導体6aとなる貫通孔は、第2導体層4a、第1導体層3aの第1非導体形成領域13aを貫くように形成される。
Next, the
同様に、第2コンデンサ部12が抽出される大型積層体の主面に導体膜3b、4b、セラミックグリーンシート2を厚み方向に貫く貫通孔を形成する。さらに、この貫通孔に導電性ペーストを充填することにより、第3及び第4貫通導体となる導体部5b、6bが形成される。ここで第2コンデンサ部12の第3貫通導体5bとなる貫通孔は、第3導体層3b、第4導体層4bの第4非導体形成領域14bを貫き、第4貫通導体6bとなる貫通孔は、第4導体層4b、第3導体層3bの第3非導体形成領域13bを貫くように形成される。
Similarly, a through-hole penetrating the
次に、第1コンデンサ部11、第2コンデンサ部12が抽出される大型積層体を積み重ね、積層体1が抽出される大型積層体が形成される。このとき、第1コンデンサ部11に形成された第1貫通導体5aの1つは、第2コンデンサ部12に形成された第3貫通導体5bに接続して、且つ第1コンデンサ部11に形成された第2貫通導体6aの1つは、第2コンデンサ部12に形成された第4貫通導体6bに接続するように垂直方向に重なる。
Next, the large laminate from which the
なお、誘電体層となるセラミックグリーンシート2に、マイクロドリル又はパンチングを用いた打ち抜き法などにより、あらかじめ貫通孔をあけておき、スクリーン印刷法により、セラミックグリーンシート2上に導体層3a〜4bとなる導体膜を印刷すると同時に、貫通孔に導電性ペーストを充填することにより、第1〜第4貫通導体となる導体部5a〜6bを形成後、積層するようにしても良い。
In addition, through holes are made in advance in the ceramic
次に、大型積層体を押し切り刃加工、ダイシング方式などにより切断し、未焼成状態の積層体1を得る。
Next, the large-sized laminate is cut by a press cutting process, a dicing method, or the like to obtain the
次に、この未焼成状態の積層体1は、脱バインダ処理後、焼成を行い、内部に第1〜第4導体層3a〜4b、第1〜第4貫通導体5a〜6bが形成されるとともに、第1貫通導体5aの少なくとも一つは、第3貫通導体5bに電気的に接続し、且つ第2貫通導体6aの少なくとも一つは、第4貫通導体6bに電気的に接続し、一方主面に第1及び第2貫通導体5a、6a、他方主面に第3及び第4貫通導体5b、6bが夫々露出した積層体1が得られる。
Next, the
このとき、第1〜第4貫通導体5a〜6bは、表面が酸化されているため、表面研磨により、酸化被膜を除去する。
At this time, since the surfaces of the first to fourth through
次に、第1〜第4貫通導体5a〜6bの露出部に、Niメッキ、Snメッキを形成する。ここで、AuやCuのメッキでも良い。
Next, Ni plating and Sn plating are formed on the exposed portions of the first to fourth through
次に、半田ペーストをスクリーン印刷する方法や、フラックスを塗布後にボール半田を搭載する方法により、接続端子7a、8a、7b、8bとなる半田を形成した後、リフロー処理を施すことにより、接続端子7a、8a、7b、8bが形成される。尚、第2コンデンサ部12側においても、第3及び第4貫通導体5b、6bの露出部分に,接続端子7b、8bを形成しても構わない。
Next, by forming a solder to be the
尚、第1コンデンサ部11、第2コンデンサ部12に形成された各貫通導体5a、5b、6a、6bにおいて、第1コンデンサ部11のみに貫通する第1及び第2貫通導体5a、6aのみ形成し、また必要に応じて、第2コンデンサ部12のみに貫通する第3及び第4貫通導体5b、6bのみ形成しておき、第1コンデンサ部11と第2コンデンサ部12とを積層した後に、両者を接続する第1貫通導体5aと第3貫通導体6aとを、第2貫通導体5bと第4貫通導体6bとを形成してもよい。その具体的な製造方法は、別途図6を用いて詳説する。
In addition, in each
このようにして、図1に示すような積層コンデンサ10が得られる。
Thus, the
なお、本発明は以上の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更・改良を加えることは何ら差し支えない。 In addition, this invention is not limited to the above embodiment, A various change and improvement can be added in the range which does not deviate from the summary of this invention.
図4は、図3の積層コンデンサ50(点線)、図1における第1及び第2コンデンサ部11、12(実線)の周波数−インピーダンス曲線である。図に示すように、本発明の積層コンデンサ10は、高周波部でインピーダンスが低い第1コンデンサ部11の特性と、低周波部でインピーダンスが低い第2コンデンサ部12の特性が両方生かされて、広い周波数範囲で低インピーダンスが実現できる。
4 is a frequency-impedance curve of the multilayer capacitor 50 (dotted line) in FIG. 3 and the first and
図5は、本発明の積層コンデンサのさらに他の実施の形態を示す図であり、(a)は断面図、(b)は第1、第2導体層の重なり状態を示す概略図、(c)は第3、第4導体層の重なり状態を示す概略図である。同図によれば、互いに隣接し合う第1貫通導体5aと第2貫通導体6aとの間に容量の発生する領域が存在しない。具体的には、隣接しあう第1貫通導体5aの中心と第2貫通導体6aの中心との間隔をP、第1及び第2非導体形成領域13a、14aの各半径をm1、m2(一般的には、m1=m2である)としたときに、P≦m1+m2の関係を満足する。ここで、等価直列抵抗(ESR)の増大を防ぐためには、第1及び第2の貫通導体3、4の半径を夫々r1、r2としたときに、r1+r2≦Pの関係を満足することが望ましい。このことによって、この重なり合う部分を通って、一方、例えば第1貫通導体5aから他方、例えば第2貫通導体6aへ流れる電流は、ほとんど無くなる。このことにより、電流によって誘起される磁束に起因する自己インダクタンス成分が極めて低くなり、積層コンデンサ10全体のESLをさらに低くすることができる。また、静電容量の形成に寄与しない非導体形成領域13a、14aが重なり合う領域が存在するため、積層コンデンサ10全体からみると相対的に第1〜第4導体層3a〜4bが重なり合う領域が増加し(静電容量領域が増加し)、積層コンデンサ10のさらなる高容量化を実現できる。
5A and 5B are views showing still another embodiment of the multilayer capacitor of the present invention, in which FIG. 5A is a cross-sectional view, FIG. 5B is a schematic view showing an overlapping state of first and second conductor layers, and FIG. ) Is a schematic view showing an overlapping state of the third and fourth conductor layers. According to the figure, there is no region where capacitance is generated between the first through
ここで、第1及び第2貫通導体5a、6aの半径r1、r2、第1及び第2非導体形成領域13a、14aの半径m1、m2は夫々等しくても良く、異なっても良い。
Here, the radii r1 and r2 of the first and second through
また、第1〜第4貫通導体5a〜6bの断面形状、または第1〜第4非導体形成領域13a〜14bの形状は、略円形の他、楕円形、多角形など、任意の形状にすることができる。
In addition, the cross-sectional shape of the first to fourth through
図6は、本発明の積層コンデンサの製造方法を示す図であり、図6(a)は、第1コンデンサ部11のみを貫通する第1及び第2貫通導体5a、6aを形成する工程を示し、図6(b)は、第2コンデンサ部12を形成する工程を示し、図6(c)は、第1及び第2コンデンサ部11、12を積層する工程を示し、図6(d)は、第1及び第2コンデンサ部11、12の両方を貫通する第1貫通導体5aと第3貫通導体5b、及び第2貫通導体6aと第4貫通導体6bを形成する工程を示している。
FIG. 6 is a view showing a method for manufacturing a multilayer capacitor according to the present invention, and FIG. 6A shows a process of forming first and second through
このように製造することにより、第1及び第2コンデンサ部11、12の両方を貫通する第1貫通導体5aと第3貫通導体5b、または第2貫通導体6aと第4貫通導体6bの接続が良好になり、等価直列抵抗(ESR)を小さくすることができる。
By manufacturing in this way, the connection between the first through
尚、図6(b)の第2コンデンサ部12には、このコンデンサ部のみに存在する第3及び第4の貫通導体がないため、第3及び第4貫通導体5b、6bは、省略しているが、第2コンデンサ部12のみに存在し、且つ第1コンデンサ部11の貫通導体5a、6aに接続しない第3及び第4の貫通導体を、図6(b)の工程で予め形成しておく必要がある。
The
図2は、本発明の積層コンデンサ10をデカップリングコンデンサとして用いた、MPU20の構造例を示す断面図である。
FIG. 2 is a cross-sectional view showing a structural example of the
図に示すように、MPU20は、配線基板21上にMPUチップ30が実装されている。また、配線基板21上に、本発明の積層コンデンサ10(A)が実装されるとともに、配線基板21のキャビティ内には、本発明の積層コンデンサ10(B)が収容されている。そして、積層コンデンサ10(A)、10(B)は、ともにMPUチップ30に並列に接続され、デカップリングコンデンサとして機能する。
As shown in the figure, the
配線基板21の内部には、電源側導体層23及びグランド側導体層24が形成されている。
A power supply
積層コンデンサ10(A)の第1接続端子7aは、電源側貫通導体25を介して、電源側導体層23に電気的に接続されるとともに、積層コンデンサ10(A)の第2接続端子8aは、グランド側貫通導体26を介して、MPUチップ30に電気的に接続されている。ここで、積層コンデンサ10(A)は、第3、第4接続端子7b、8bを形成しなくても良く、このとき第3、第4貫通導体5b、6bの表面の酸化被膜を除去しなければ、不必要な導通を防ぐことができる。
The
このように、本発明の積層コンデンサ10は、ESLが低いので、MPU20におけるデカップリングコンデンサに用いた場合も、高速動作に十分対応することができる。さらに、積層コンデンサ10を備えた配線基板にも適用できる。
Thus, since the
図1に示す本発明の積層コンデンサ10と、図3に示す従来の積層コンデンサ50を作成し、静電容量C及び等価直列インダクタンスLを測定した。ここで、積層コンデンサ10、50の両方とも、寸法は3.2mm×3.2mm、第1及び第2貫通導体5a、6aを格子状に合計は36個、第3及び第4貫通導体5b、6bを中央部分に合計は2個形成した。測定の結果、図3に示す従来の積層コンデンサ50はC=7.8μF、L=20pHとなったのに対し、図1に示す本発明の積層コンデンサ10はC=15μF、L=8pHとなった。
The
これらの結果から、本発明の積層コンデンサ10は、第1貫通導体5aと第2貫通導体6aとの導体合計数は、第3貫通導体5bと第4貫通導体6bとの導体合計数よりも多くなっており、第1貫通導体5aの1つが第3の貫通導体5bが接続し、第2貫通導体6aの1つが第4の貫通導体6bが接続しているため、低ESL且つ高容量を実現できることがわかった。
From these results, in the
以上のように、本発明のコンデンサによれば、複数積層された誘電体層と、誘電体層間に配置され、誘電体層を介して対向し合う第1導体層及び第2導体層と、誘電体層の厚み方向を貫き、第2導体層と第2非導体形成領域によって隔てられ、第1導体層どうしを接続する第1貫通導体と、第1導体層と第1非導体形成領域によって隔てられ、第2導体層どうしを接続する第2貫通導体とが夫々形成されてなる第1コンデンサ部と、複数積層された誘電体層と、誘電体層間に配置され、誘電体層を介して対向し合う第3導体層及び第4導体層と、誘電体層の厚み方向を貫き、第1導体層どうしを接続する第3貫通導体と、第4導体層どうしを接続する第4貫通導体とが夫々形成されてなる第2コンデンサ部とを積層方向に一体化してなるコンデンサであって、第1貫通導体と第2貫通導体との導体合計数は、第3貫通導体と第4貫通導体との導体合計数よりも多くなっている。そして、第1及び第2貫通導体の1つは、第3及び第4貫通導体に夫々電気的に接続してなることを特徴とする。 As described above, according to the capacitor of the present invention, a plurality of laminated dielectric layers, the first conductor layer and the second conductor layer that are disposed between the dielectric layers and face each other with the dielectric layer interposed therebetween, and the dielectric The body layer passes through the thickness direction, is separated by the second conductor layer and the second non-conductor formation region, and is separated by the first through conductor connecting the first conductor layers, and the first conductor layer and the first non-conductor formation region. A first capacitor portion in which a second through conductor connecting the second conductor layers is formed, a plurality of laminated dielectric layers, and disposed between the dielectric layers, facing each other through the dielectric layers A third conductor layer and a fourth conductor layer, a third through conductor that connects the first conductor layers through the thickness direction of the dielectric layer, and a fourth through conductor that connects the fourth conductor layers. A capacitor formed by integrating the respective second capacitor portions formed in the stacking direction. A capacitors, conductors total number of the first through conductor and the second through conductor is made larger than the conductor the total number of the third through conductor and the fourth through-conductors. One of the first and second through conductors is electrically connected to the third and fourth through conductors, respectively.
すなわち、第1コンデンサ部において、第1及び第2貫通導体の導体合計数は、前記第3及び第4貫通導体との導体合計数よりも多くなっているため、電流が流れる距離が短くなることから、電流によって誘起される磁束に起因する自己インダクタンス及び相互インダクタンス成分が低くなる。このため、第1コンデンサ部が、コンデンサの等価直列インダクタンスが概略支配される等価直列インダクタンス支配部となり、コンデンサ全体の等価直列インダクタンス(ESL)を低くできる。一方、第2コンデンサ部において、第3及び第4貫通導体の数を少なくできるため、第3導体層と第4導体層との対向面積を増加させることができるため、第2コンデンサ部が、コンデンサの静電容量が概略支配される静電容量支配部となり、コンデンサ全体を大容量化できる。これらの2つのコンデンサ部の組み合わせにより、低ESL且つ高容量を実現したコンデンサが提供できる。また、従来の製造ラインを大きく変更する必要がないため、簡単且つ安価な製法となる。 That is, in the first capacitor portion, the total number of conductors of the first and second through conductors is larger than the total number of conductors with the third and fourth through conductors, and therefore the current flowing distance is shortened. Therefore, the self-inductance and the mutual inductance component due to the magnetic flux induced by the current are reduced. For this reason, the 1st capacitor | condenser part turns into an equivalent series inductance control part by which the equivalent series inductance of a capacitor | condenser is roughly controlled, and can reduce the equivalent series inductance (ESL) of the whole capacitor | condenser. On the other hand, since the number of the third and fourth through conductors can be reduced in the second capacitor portion, the facing area between the third conductor layer and the fourth conductor layer can be increased. As a result, the entire capacitance of the capacitor can be increased. By combining these two capacitor portions, a capacitor realizing low ESL and high capacity can be provided. Further, since it is not necessary to greatly change the conventional production line, the production method is simple and inexpensive.
また、第1〜第4貫通導体の少なくとも一部(全部を除く)は、第1〜第4導体層より抵抗値が高い接続電極に接続されてなるため、共振現象を低減することができ、使用周波数範囲を拡大することができる。 In addition, since at least a part of the first to fourth through conductors (except for all) is connected to the connection electrode having a higher resistance value than the first to fourth conductor layers, the resonance phenomenon can be reduced. The operating frequency range can be expanded.
さらに、第1〜第4貫通導体の少なくとも一部(全部を除く)は、その他の第1〜第4貫通導体より抵抗値が高いため、このことによっても、共振現象を低減することができ、使用周波数範囲を拡大することができる。 Furthermore, since at least a part (excluding all) of the first to fourth through conductors has a higher resistance value than the other first to fourth through conductors, this can also reduce the resonance phenomenon. The operating frequency range can be expanded.
また、互いに隣接しあう第1貫通導体と第2貫通導体との中心間の間隔をP、該中心間を結ぶ直線上において、第1貫通導体の中心と第2非導体形成領域の周辺との間隔をm2、第2貫通導体の中心と第1非導体形成領域の周辺との間隔をm1としたときに、P≦m1+m2の関係を満足するため、第1貫通導体から他方、例えば第2貫通導体へ流れるは、ほとんど無くなる。このことにより、電流によって誘起される磁束に起因する自己インダクタンス成分が極めて低くなり、コンデンサ全体のESLをさらに低くすることができる。さらに、静電容量の形成に寄与しない非導体形成領域が重なりあうため、コンデンサ全体からみると相対的に静電容量領域が増加し、コンデンサのさらなる高容量化を実現できる。 Further, the interval between the centers of the first and second through conductors adjacent to each other is P, and on the straight line connecting the centers, the center of the first through conductor and the periphery of the second non-conductor forming region are When the interval is m2 and the interval between the center of the second through conductor and the periphery of the first non-conductor forming region is m1, the relationship from P ≦ m1 + m2 is satisfied, so that the first through conductor, for example, the second through There is almost no flow to the conductor. As a result, the self-inductance component due to the magnetic flux induced by the current becomes extremely low, and the ESL of the entire capacitor can be further reduced. Furthermore, since the non-conductor formation regions that do not contribute to the formation of the capacitance overlap, the capacitance region is relatively increased when viewed from the whole capacitor, and further increase in the capacitance of the capacitor can be realized.
また、第1及び第2コンデンサ部を積層後、第1及び第2コンデンサ部の両方を貫通する第1貫通導体と第3貫通導体、または第2貫通導体と第4貫通導体を形成するため、それぞれの接続が良好になり、等価直列抵抗(ESR)を小さくすることができる。 In addition, in order to form the first through conductor and the third through conductor, or the second through conductor and the fourth through conductor that pass through both the first and second capacitor sections after the first and second capacitor sections are stacked, Each connection is improved, and the equivalent series resistance (ESR) can be reduced.
そして、これらの特性により、特に高速動作する回路、高周波信号で動作する回路を具備する配線基板、デカップリング回路または高周波回路に特に有効となり、第1コンデンサ部と第2のコンデンサ部との接続信頼性の高くなる。 These characteristics make it particularly effective for a circuit that operates at a high speed, a circuit board that includes a circuit that operates with a high-frequency signal, a decoupling circuit, or a high-frequency circuit, and the connection reliability between the first capacitor unit and the second capacitor unit. The higher the nature.
10 積層コンデンサ
11 第1コンデンサ部
12 第2コンデンサ部
2 誘電体層
3a 第1導体層
4a 第2導体層
3b 第3導体層
4b 第4導体層
5a 第1貫通導体
6a 第2貫通導体
5b 第3貫通導体
6b 第4貫通導体
7a 第1接続端子
8a 第2接続端子
7b 第3接続端子
8b 第4接続端子
13a 第1非導体形成領域
14a 第2非導体形成領域
13b 第3非導体形成領域
14b 第4非導体形成領域
3c、4c 接続電極(抵抗体)
10
Claims (2)
前記積層体の積層方向を貫く全貫通導体と、を含んで構成されるコンデンサの製造方法であって、
前記全貫通導体が下記工程A〜工程Dを経て形成されることを特徴とするコンデンサの製造方法。
工程A:複数の誘電体層及び複数の導体層を交互に積層してなる第1、第2コンデンサ部をそれぞれ形成する工程。
工程B:前記第1コンデンサ部及び第2コンデンサ部を積層し、一体化する工程。
工程C:一体化した第1コンデンサ部及び第2コンデンサ部を積層方向に貫通する貫通孔を形成する工程。
工程D:前記貫通孔に導電性ペーストを充填し、硬化する工程。 A laminated body in which the first and second capacitor parts formed by laminating a plurality of dielectric layers are integrated in the laminating direction;
A through-hole conductor penetrating in the stacking direction of the laminate, and a method of manufacturing a capacitor comprising:
The method for producing a capacitor, wherein the all through conductors are formed through the following steps A to D.
Step A: A step of forming first and second capacitor portions each formed by alternately laminating a plurality of dielectric layers and a plurality of conductor layers.
Step B: Step of laminating and integrating the first capacitor portion and the second capacitor portion.
Step C: a step of forming a through hole penetrating the integrated first capacitor portion and second capacitor portion in the stacking direction.
Step D: Step of filling the through hole with a conductive paste and curing.
前記積層体の積層方向を貫く全貫通導体と、を含んで構成されるコンデンサの製造方法であって、
前記全貫通導体が下記工程A〜工程Dを経て形成されることを特徴とするコンデンサの製造方法。
工程A:複数の誘電体層及び複数の導体層を交互に積層してなる第1、第2コンデンサ部をそれぞれ形成する工程。
工程B:前記第1、第2コンデンサ部に、第1貫通孔、第2貫通孔をそれぞれ形成する工程。
工程C:前記第1貫通孔と前記第2貫通孔とが連通するように、前記第1、第2コンデンサ部を積層し、一体化する工程。
工程D:前記連通した第1、第2貫通孔に導電性ペーストを充填し、硬化する工程。 A laminated body in which the first and second capacitor parts formed by laminating a plurality of dielectric layers are integrated in the laminating direction;
A through-hole conductor penetrating in the stacking direction of the laminate, and a method of manufacturing a capacitor comprising:
The method for producing a capacitor, wherein the all through conductors are formed through the following steps A to D.
Step A: A step of forming first and second capacitor portions each formed by alternately laminating a plurality of dielectric layers and a plurality of conductor layers.
Step B: a step of forming a first through hole and a second through hole in the first and second capacitor parts, respectively.
Step C: a step of stacking and integrating the first and second capacitor parts so that the first through hole and the second through hole communicate with each other.
Step D: A step of filling the first and second through holes communicated with a conductive paste and curing.
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