JP2006179139A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To obtain a semiconductor device in which a minimum necessary reset period after power-on is surely set. <P>SOLUTION: When a power-on reset signal bar POR is in an inactive state ("H"), a counter reset circuit 5 counts "H" rising frequency of an oscillation start signal REN, and outputs a count signal bar COUNT of the active state ("L") until reaching a predetermined frequency, and outputs a count signal bar COUNT of the inactive state ("H") when reaching the predetermined frequency. On the basis of "L"/"H" of the count signal bar COUNT, a control circuit 3 for an active voltage step-down circuit outputs an activation signal VACT of "L"/"H" to an active voltage step-down circuit 2. The active voltage step-down circuit 2 is controlled to be active/inactive according to "L"/"H" of the activation signal VACT, and generates in the active state an internal voltage step-down power source potential VDD which is set based on a reference voltage VREF. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

この発明は、電源投入後のリセット期間設定用のリセット信号を発生する半導体装置に関する。   The present invention relates to a semiconductor device that generates a reset signal for setting a reset period after power is turned on.

最先端の半導体記憶装置では、高速化、低消費電力化を実現するために微細化が進んでおり、それに伴って外部電源を降圧し、周辺回路、メモリセルアレイに電源を供給するための電源電圧降圧回路を搭載することが必須となっている。   In advanced semiconductor memory devices, miniaturization is progressing in order to realize high speed and low power consumption. Along with this, power supply voltage for stepping down external power supply and supplying power to peripheral circuits and memory cell arrays It is essential to install a step-down circuit.

非同期式の半導体記憶装置では、半導体記憶装置の外部から入力されるチップセレクト信号(バーCS)や、外部アドレス信号(A<1:n>(n≧1))の遷移に基づき半導体記憶装置内部で発生するアドレス遷移検出信号(ATD)をトリガとして、大電流を供給できる電源電圧降圧回路(アクティブ降圧回路)を活性化し、半導体記憶装置内部の消費電流に対して数ナノ秒の所要時間で電流供給を実現している。   In the asynchronous semiconductor memory device, the inside of the semiconductor memory device is based on a transition of a chip select signal (bar CS) input from the outside of the semiconductor memory device or an external address signal (A <1: n> (n ≧ 1)). The power supply voltage step-down circuit (active step-down circuit) that can supply a large current is activated by using the address transition detection signal (ATD) generated in step 1 as a trigger, and the current is consumed in a time of several nanoseconds with respect to the current consumption in the semiconductor memory device. Supply is realized.

また、低消費電力が要求される半導体記憶装置では、消費電流を抑えるためチップ非選択時には動作電流が比較的大きいアクティブ降圧回路を非活性とし、動作電流が比較的小さい電源電圧降圧回路(スタンバイ降圧回路)を活性化し続けることにより低消費電力を実現できる電源回路切り換え方式を採用するのが一般的である。   In a semiconductor memory device that requires low power consumption, a power supply voltage step-down circuit (standby step-down circuit) having a relatively small operating current is deactivated by deactivating an active step-down circuit having a relatively large operating current when the chip is not selected in order to suppress current consumption. Generally, a power supply circuit switching system that can realize low power consumption by continuously activating the circuit) is employed.

しかし、この方式では、電源投入時に半導体記憶装置内の容量性負荷に対してはアクティブ降圧回路を利用した電流供給はできず、チップ非選択時に活性化されているスタンバイ降圧回路のみで電流を供給するしかない。なぜなら、上記のチップセレクト信号やアドレス遷移検出信号は電源投入後の最初の外部入力(外部アドレス信号等)が付与されるまで発生しない信号であるため、電源投入後から最初の外部入力が与えられるまでの期間は、アクティブ降圧回路は活性化されていないからである。   However, with this method, current cannot be supplied to the capacitive load in the semiconductor memory device using the active step-down circuit when power is turned on, and current is supplied only by the standby step-down circuit that is activated when the chip is not selected. There is no choice but to do. This is because the above-described chip select signal and address transition detection signal are signals that do not occur until the first external input (external address signal or the like) after power-on is applied, so the first external input is applied after power-on. This is because the active step-down circuit is not activated during the period up to.

ところが、最近の半導体記憶装置の記憶容量が増加するに伴い、メモリセルアレイの容量性負荷も増えるため、電源投入時においても正常かつ早期に内部降圧電源電位を所望の設定電位に設定するためには、電源投入直後にアクティブ降圧回路を活性化する必要がある。   However, as the storage capacity of recent semiconductor memory devices increases, the capacitive load of the memory cell array also increases. Therefore, in order to set the internal step-down power supply potential to a desired set potential normally and early even when the power is turned on. It is necessary to activate the active step-down circuit immediately after power-on.

上記事情を考慮し、従来の非同期のSRAM(Static Random Access Memory)等の半導体記憶装置では、チップセレクト信号やアドレス遷移検出信号等による活性制御では間に合わないため、電源投入時にも半導体記憶装置内部で自発的に発生される、パワーオンリセット信号(バーPOR)を用い、このパワーオンリセット信号を利用して、半導体記憶装置内のアクティブ降圧回路を電源投入時にも活性化させる方式を採用している。上記方式を採用した半導体集積回路を開示した文献として例えば特許文献1がある。   In view of the above circumstances, in a conventional semiconductor memory device such as an asynchronous SRAM (Static Random Access Memory), the activation control by a chip select signal, an address transition detection signal, etc. is not in time. A spontaneously generated power-on reset signal (bar POR) is used, and this power-on reset signal is used to activate the active step-down circuit in the semiconductor memory device even when the power is turned on. . For example, Patent Document 1 discloses a semiconductor integrated circuit that employs the above-described method.

しかし、外部から入力されるチップセレクト信号や外部アドレス信号によって必ず発生するアドレス遷移検出信号等と異なり、半導体記憶装置(半導体集積回路)内部で自発的に発生させるパワーオンリセット信号は、電源投入時の極めて短期間の温度環境条件や外来ノイズ、デバイスのバラツキ等の影響を受けるため、原理的に発生確率100%の完全なパワーオンリセット信号を得ることはできない。すなわち、パワーオンリセット信号のみに基づくことは、電源投入後に内部降圧電源電位の設定電位にすることの確実性について問題点があった。   However, unlike an address transition detection signal that is always generated by an externally input chip select signal or an external address signal, the power-on reset signal that is spontaneously generated inside the semiconductor memory device (semiconductor integrated circuit) is Therefore, in principle, a complete power-on reset signal with a probability of 100% cannot be obtained because it is affected by temperature environment conditions for a very short period of time, external noise, device variations, and the like. That is, the fact that only the power-on reset signal is used has a problem with respect to the certainty of setting the internal step-down power supply potential after power-on.

また、パワーオンリセット信号が活性状態(すなわち、リセット状態)の期間は短期間であるため、アクティブ降圧回路の活性期間(パワーオンリセット信号の活性状態期間)中に内部降圧電源電位を所望の設定電位に正確に設定できない可能性が比較的高いため、電源投入直後において内部降圧電源電位の設定電位に設定することの正確性について問題点があった。   Further, since the period during which the power-on reset signal is in the active state (that is, the reset state) is short, the internal step-down power supply potential is set to a desired value during the active period of the active step-down circuit (the active state period of the power-on reset signal). Since there is a high possibility that the potential cannot be accurately set, there is a problem with the accuracy of setting the internal step-down power supply potential to the set potential immediately after the power is turned on.

上記特許文献1ではパワーオンリセット信号の活性期間を遅延回路によって長期化させているが、遅延回路を設けることにより回路面積の増加は無視できないため実用的ではない。また、遅延回路を設けてもパワーオンリセット信号に基づいている点において上述した確実性についての問題点は何ら解決されていないことになる。   In Patent Document 1, the active period of the power-on reset signal is extended by a delay circuit. However, since an increase in circuit area cannot be ignored by providing the delay circuit, it is not practical. Further, even if the delay circuit is provided, the above-described problem with certainty is not solved in that it is based on the power-on reset signal.

特開2000−149552号公報JP 2000-149552 A

電源投入時にアクティブ降圧回路を活性状態にする従来の半導体記憶装置は以上のように構成されており、電源投入後において最低限必要なリセット期間を設定することを確実に行うことができないため、リセット信号に基づき電源投入後に内部降圧電源電位を設定電位に正確に設定することが、確実性良く行うことができないという問題点があった。   The conventional semiconductor memory device that activates the active voltage step-down circuit when the power is turned on is configured as described above, and it is impossible to reliably set the minimum necessary reset period after the power is turned on. There is a problem in that it is not possible to reliably set the internal step-down power supply potential to the set potential after power-on based on the signal.

この発明は上記問題点を解決するためになされたもので、電源投入後において最低限必要なリセット期間を確実に設定することができる半導体装置を得ることを目的とする。   The present invention has been made to solve the above-described problems, and an object of the present invention is to obtain a semiconductor device capable of reliably setting a minimum necessary reset period after power-on.

この発明に係る請求項1記載の半導体装置は、外部より供給される外部電源電位を所定方向にレベルシフトさせて得られる第1の内部電位を発生する第1の内部電位発生回路を備え、前記第1の内部電位発生回路は、内部電位発生用のチャージポンプと、前記チャージポンプを間欠的に活性化するための発振起動信号を発生するチャージポンプ活性化回路部とを含み、前記発振起動信号の活性状態遷移回数の計数結果に基づき、電源投入後のリセット期間を規定するリセット期間設定用信号を出力するカウンタリセット回路をさらに備えている。   According to a first aspect of the present invention, there is provided a semiconductor device comprising: a first internal potential generation circuit that generates a first internal potential obtained by level-shifting an external power supply potential supplied from outside in a predetermined direction; The first internal potential generation circuit includes a charge pump for generating an internal potential, and a charge pump activation circuit unit that generates an oscillation activation signal for intermittently activating the charge pump. And a counter reset circuit that outputs a reset period setting signal that defines a reset period after power-on based on the count result of the number of active state transitions.

この発明における請求項1記載の半導体装置は、発振起動信号の活性状態遷移回数の計数結果に基づき、電源投入後のリセット期間を規定するリセット期間設定用信号を出力するカウンタリセット回路を備えることにより、比較的簡単な回路構成で電源投入後において最低限必要なリセット期間を確実に設定することができる。   According to a first aspect of the present invention, there is provided a semiconductor device including a counter reset circuit that outputs a reset period setting signal that defines a reset period after power-on based on a count result of the number of times of activation transition of the oscillation start signal. The minimum necessary reset period can be set reliably after the power is turned on with a relatively simple circuit configuration.

<主要構成>
図1はこの発明の実施の形態である半導体記憶装置の内部降圧電源電位周辺部分の構成を示すブロック図である。同図に示すように、電源電圧降圧回路としてスタンバイ降圧回路1及びアクティブ降圧回路2が設けられる。
<Main configuration>
FIG. 1 is a block diagram showing a configuration of a peripheral portion of an internal step-down power supply potential in a semiconductor memory device according to an embodiment of the present invention. As shown in the figure, a standby step-down circuit 1 and an active step-down circuit 2 are provided as power supply voltage step-down circuits.

スタンバイ降圧回路1は基準電圧発生回路11より定電流源制御信号VNCONSTにより活性/非活性が制御され、基準電圧VREFに基づき設定される内部降圧電源電位VDDを発生する。   The standby step-down circuit 1 is controlled to be activated / deactivated by the constant voltage source control signal VNCONST from the reference voltage generation circuit 11, and generates an internal step-down power supply potential VDD set based on the reference voltage VREF.

アクティブ降圧回路2は、プリセット信号PRESET、パワーアップ信号PUP_ACT及び活性化信号VACTを受け、活性化信号VACTにより活性/非活性が制御され、基準電圧VREFに基づき設定される内部降圧電源電位VDDを発生する。   The active step-down circuit 2 receives the preset signal PRESET, the power-up signal PUP_ACT, and the activation signal VACT, and is activated / deactivated by the activation signal VACT, and generates an internal step-down power supply potential VDD set based on the reference voltage VREF. To do.

基準電圧発生回路11は定電流源制御信号VNCONST及び基準電圧VREFを出力する。   The reference voltage generation circuit 11 outputs a constant current source control signal VNCONST and a reference voltage VREF.

昇圧電源回路4は基準電圧VREFに基づき設定される昇圧電位VPPを発生するとともに、発振起動信号RENをカウンタリセット回路5に出力する。   The boost power supply circuit 4 generates a boost potential VPP that is set based on the reference voltage VREF, and outputs an oscillation start signal REN to the counter reset circuit 5.

カウンタリセット回路5は発振起動信号RENの“H”立ち上がり回数(活性状態遷移回数)をカウントし、カウント数が所定回数に達するまでは活性状態(“L”)のカウント信号バーCOUNTを出力し、所定回数に達すると非活性状態(“H”)のカウント信号バーCOUNTを出力する。   The counter reset circuit 5 counts the number of “H” rises (the number of active state transitions) of the oscillation start signal REN, and outputs the count signal bar COUNT in the active state (“L”) until the count reaches a predetermined number. When the predetermined number of times is reached, a count signal bar COUNT in an inactive state (“H”) is output.

パワーオンリセット信号発生回路6は基準電圧VREF、内部降圧電源電位VDD及びメモリセルプレート電源電位VCPを受け、電源投入後の所定期間のみ活性状態(“L”)となるパワーオンリセット信号バーPORを出力する。   The power-on reset signal generation circuit 6 receives the reference voltage VREF, the internal step-down power supply potential VDD, and the memory cell plate power supply potential VCP, and generates a power-on reset signal bar POR that is activated ("L") only for a predetermined period after the power is turned on. Output.

入力制御回路7は装置外部よりチップセレクト信号バーCS及び外部アドレス信号A<1:n>を受け、内部信号としてチップ選択信号バーCSW、内部アドレス信号ADD<1:n>を出力する。   The input control circuit 7 receives a chip select signal bar CS and an external address signal A <1: n> from the outside of the apparatus, and outputs a chip select signal bar CSW and an internal address signal ADD <1: n> as internal signals.

アドレス遷移検出信号発生回路8は内部アドレス信号ADD<1:n>を受け、内部アドレス信号ADD<1:n>の変化検出時に活性状態(“H”)となるアドレス遷移検出信号ATDを出力する。   Address transition detection signal generation circuit 8 receives internal address signal ADD <1: n>, and outputs address transition detection signal ATD that is activated ("H") when a change in internal address signal ADD <1: n> is detected. .

アクティブ降圧回路用制御回路3はカウント信号バーCOUNT、パワーオンリセット信号バーPOR、チップ選択信号バーCSW及びアドレス遷移検出信号を受け、これらの信号に基づき、活性化信号VACT、パワーアップ信号PUP_ACT及びプリセット信号PRESETをアクティブ降圧回路2に出力する。   The control circuit 3 for the active step-down circuit receives the count signal bar COUNT, the power-on reset signal bar POR, the chip selection signal bar CSW and the address transition detection signal, and based on these signals, the activation signal VACT, the power-up signal PUP_ACT and the preset The signal PRESET is output to the active step-down circuit 2.

<各部の構成>
(基準電圧発生回路11)
図2は図1で示した基準電圧発生回路11の内部構成を示す回路図である。同図に示すように、PMOSトランジスタQ1〜Q3はソースが(外部)電源exVddに接続され、ゲートが共通に接続される。さらに、PMOSトランジスタQ1のドレインは自身及びPMOSトランジスタQ2及びQ3のゲートに接続される。
<Configuration of each part>
(Reference voltage generation circuit 11)
FIG. 2 is a circuit diagram showing an internal configuration of the reference voltage generating circuit 11 shown in FIG. As shown in the figure, the PMOS transistors Q1 to Q3 have their sources connected to the (external) power source exVdd and their gates connected in common. Further, the drain of the PMOS transistor Q1 is connected to itself and the gates of the PMOS transistors Q2 and Q3.

ゲートが共通のNMOSトランジスタQ4及びQ5において、NMOSトランジスタQ4はドレインがPMOSトランジスタQ1のドレインに接続され、ソースが抵抗R1(基準抵抗値Rref)を介して設置される。一方、NMOSトランジスタQ5のドレインは自身のゲートとの間が短絡されるとともに、PMOSトランジスタQ2のドレインに接続され、ソースが接地される。   In the NMOS transistors Q4 and Q5 having a common gate, the drain of the NMOS transistor Q4 is connected to the drain of the PMOS transistor Q1, and the source is installed via the resistor R1 (reference resistance value Rref). On the other hand, the drain of the NMOS transistor Q5 is short-circuited with its gate, and is connected to the drain of the PMOS transistor Q2, and the source is grounded.

そして、PMOSトランジスタQ1〜Q3は同一トランジスタサイズで設けられ、NMOSトランジスタQ4とNMOSトランジスタQ5とはトランジスタサイズ比がA(A>1):1に設定される。   The PMOS transistors Q1 to Q3 are provided with the same transistor size, and the transistor size ratio between the NMOS transistor Q4 and the NMOS transistor Q5 is set to A (A> 1): 1.

PMOSトランジスタQ3のドレインは、ドレイン・ゲート共有のPMOSトランジスタQ6のソースに接続され、PMOSトランジスタQ6はドレイン・ゲートが共通に接続されるともに、ドレインが接地される。   The drain of the PMOS transistor Q3 is connected to the source of the drain-gate sharing PMOS transistor Q6, and the drain and gate of the PMOS transistor Q6 are connected in common, and the drain is grounded.

このような構成において、PMOSトランジスタQ1〜Q3はカレントミラーを構成するため、それぞれのドレイン電流は共通の定電流ioとなる。また、NMOSトランジスタQ4及びQ5のゲートが共通であるため、NMOSトランジスタQ4のソース電位は接地電位(GND)からΔV上昇し、サイズ比(A:1)の違いが相殺される。その結果、定電流ioの値がΔV/Rrefで決定する。   In such a configuration, since the PMOS transistors Q1 to Q3 constitute a current mirror, their drain currents become a common constant current io. Since the gates of the NMOS transistors Q4 and Q5 are common, the source potential of the NMOS transistor Q4 rises by ΔV from the ground potential (GND), and the difference in size ratio (A: 1) is offset. As a result, the value of the constant current io is determined by ΔV / Rref.

その結果、基準電圧VREFは、PMOSトランジスタQ6の閾値電圧をVth6、PMOSトランジスタQ6のチャネル抵抗をRC6とすると、(Vth6+io・RC6)で決定する。一方、定電流源制御信号VNCONST(NMOSトランジスタQ5のゲート電位)は、NMOSトランジスタQ5を流れる電流が(io/A)となるように設定される。   As a result, the reference voltage VREF is determined by (Vth6 + io · RC6) where the threshold voltage of the PMOS transistor Q6 is Vth6 and the channel resistance of the PMOS transistor Q6 is RC6. On the other hand, the constant current source control signal VNCONST (gate potential of the NMOS transistor Q5) is set so that the current flowing through the NMOS transistor Q5 becomes (io / A).

図3は外部より供給される電源(電位)exVddと、定電流源制御信号VNCONST及び基準電圧VREFとの関係を示すグラフである。同図に示すように、基準電圧VREFは電源電位exVddの増加と共に上昇し、電源電位exVddが2.6V程度の安定状態になった後しばらく経過すると、基準電圧VREFがほぼ一定値となる。一方、定電流源制御信号VNCONSTは電源電位exVddが1.3V程度以上になるとほぼ一定値となる。なお、図4中の「volt(lin)」及び「sec(lin)」の(lin)は線形を意味する。   FIG. 3 is a graph showing the relationship between the power supply (potential) exVdd supplied from the outside, the constant current source control signal VNCONST, and the reference voltage VREF. As shown in the figure, the reference voltage VREF increases with an increase in the power supply potential exVdd, and after a while after the power supply potential exVdd reaches a stable state of about 2.6 V, the reference voltage VREF becomes a substantially constant value. On the other hand, the constant current source control signal VNCONST becomes a substantially constant value when the power supply potential exVdd is about 1.3V or more. In FIG. 4, “volt (lin)” and “lin (lin)” in “sec (lin)” mean linearity.

(昇圧電源回路)
図4は図1で示した昇圧電源回路4の内部構成を示すブロック図である。同図に示すように、昇圧電源回路4は基準電圧発生回路11より基準電圧VREFを受ける。
(Boost power circuit)
FIG. 4 is a block diagram showing an internal configuration of the boost power supply circuit 4 shown in FIG. As shown in the figure, the boosting power supply circuit 4 receives the reference voltage VREF from the reference voltage generation circuit 11.

昇圧電位検出回路12は基準電圧発生回路11より受ける基準電圧VREFと、昇圧チャージポンプ14より受ける昇圧電位VPPとを受け、両者の比較結果に基づき発振起動信号RENを出力する。   Boosted potential detecting circuit 12 receives reference voltage VREF received from reference voltage generating circuit 11 and boosted potential VPP received from boosted charge pump 14, and outputs oscillation start signal REN based on the comparison result between the two.

図5は図4で示した昇圧電位検出回路12の内部構成を示す回路図である。同図に示すように、ゲート及びドレインが共通のPMOSトランジスタQ7はソースに昇圧電位VPPを受け、ゲート及びドレインが共通のPMOSトランジスタQ8のソースはPMOSトランジスタQ7のドレインに接続され、ドレインが接地される。   FIG. 5 is a circuit diagram showing an internal configuration of the boosted potential detection circuit 12 shown in FIG. As shown in the figure, the PMOS transistor Q7 having a common gate and drain receives the boosted potential VPP at the source, the source of the PMOS transistor Q8 having a common gate and drain is connected to the drain of the PMOS transistor Q7, and the drain is grounded. The

そして、PMOSトランジスタQ7のドレインとPMOSトランジスタQ8のソースとの間のノードN1がコンパレータ21の反転入力に接続される。コンパレータ21は非反転入力に基準電圧VREFを受け、比較結果を発振起動信号RENとして発振回路13及び昇圧電源回路4の外部に出力する。ノードN1より得られる分圧電圧SIGは昇圧電位VPPを1/2に分圧した電圧であるため、コンパレータ21の出力である発振起動信号RENは、昇圧電位VPPが基準電圧VREFの2倍を上回った場合は“L”、昇圧電位VPPが基準電圧VREFの2倍を下回った場合に“H”となる。   A node N1 between the drain of the PMOS transistor Q7 and the source of the PMOS transistor Q8 is connected to the inverting input of the comparator 21. The comparator 21 receives the reference voltage VREF at the non-inverting input, and outputs the comparison result to the outside of the oscillation circuit 13 and the boost power supply circuit 4 as the oscillation start signal REN. Since the divided voltage SIG obtained from the node N1 is a voltage obtained by dividing the boosted potential VPP by 1/2, the oscillation start signal REN that is the output of the comparator 21 has the boosted potential VPP exceeding twice the reference voltage VREF. In this case, it is “L”, and it is “H” when the boosted potential VPP falls below twice the reference voltage VREF.

図6は図4で示した昇圧電位検出回路12による発振起動信号RENの発生タイミングを示すタイミング図である。同図に示すように、昇圧電位VPPに基づき、昇圧電位VPPが所定レベル(基準電圧VREFの2倍レベル)以下の期間に“H”パルスとなる発振起動信号RENが間欠的に発生する。   FIG. 6 is a timing chart showing the generation timing of the oscillation start signal REN by the boosted potential detection circuit 12 shown in FIG. As shown in the figure, based on the boosted potential VPP, an oscillation start signal REN that becomes an “H” pulse is intermittently generated during a period in which the boosted potential VPP is equal to or lower than a predetermined level (twice the reference voltage VREF).

図4に戻って、発振回路13は発振起動信号RENに基づき発振信号ROSCを発生する。図7は図4で示した発振回路13の内部構成を示す回路図である。同図に示すように、NANDゲートG1は一方入力に発振起動信号RENを受ける。直列に接続されるインバータG2〜G4の初段のインバータG2の入力がNANDゲートG1の出力に接続され、最終段のインバータG4の出力が発振信号ROSCとなる。そして、インバータG3の出力がNANDゲートG1の他方入力となる。   Returning to FIG. 4, the oscillation circuit 13 generates the oscillation signal ROSC based on the oscillation start signal REN. FIG. 7 is a circuit diagram showing an internal configuration of the oscillation circuit 13 shown in FIG. As shown in the figure, the NAND gate G1 receives the oscillation start signal REN at one input. The input of the first stage inverter G2 of the inverters G2 to G4 connected in series is connected to the output of the NAND gate G1, and the output of the last stage inverter G4 becomes the oscillation signal ROSC. The output of the inverter G3 is the other input of the NAND gate G1.

このような構成の発振回路13は発振起動信号RENが“H”の期間に発振状態となり、“H”,“L”が交互に発生する発振信号ROSCを発生し、発振起動信号RENが“L”の期間は非発振状態となり、“L”の発振信号ROSCを発生する。すなわち、発振起動信号RENは昇圧チャージポンプ14を活性/非活性を制御する信号として機能する。このように、昇圧電位検出回路12及び発振回路13はチャージポンプ活性化回路部として機能する。   The oscillation circuit 13 having such a configuration is in an oscillation state when the oscillation start signal REN is “H”, generates an oscillation signal ROSC in which “H” and “L” are generated alternately, and the oscillation start signal REN is “L”. During the period "", a non-oscillation state occurs and an "L" oscillation signal ROSC is generated. That is, the oscillation start signal REN functions as a signal for controlling the activation / inactivation of the boost charge pump 14. Thus, the boosted potential detection circuit 12 and the oscillation circuit 13 function as a charge pump activation circuit unit.

図4に戻って、昇圧チャージポンプ14は発振信号ROSCに基づき、電源電位exVddを昇圧して得られる昇圧電位VPPを発生する。   Returning to FIG. 4, the boosting charge pump 14 generates a boosted potential VPP obtained by boosting the power supply potential exVdd based on the oscillation signal ROSC.

図8は図4で示した昇圧チャージポンプ14の内部構成を示す回路図である。同図に示すように、チャージポンプ駆動信号発生回路22は発振信号ROSCを受け、発振信号ROSCが発振している際、インバータG11〜G13にそれぞれ駆動信号D1〜D3を出力する。   FIG. 8 is a circuit diagram showing an internal configuration of the boost charge pump 14 shown in FIG. As shown in the figure, the charge pump drive signal generation circuit 22 receives the oscillation signal ROSC and outputs drive signals D1 to D3 to the inverters G11 to G13, respectively, when the oscillation signal ROSC is oscillating.

インバータG11の出力はキャパシタC1の一方電極C1Eに接続され、キャパシタC1の他方電極C1BはNMOSトランジスタQ10のソース及びNMOSトランジスタQ11及びQ12のゲートに接続される。   The output of the inverter G11 is connected to one electrode C1E of the capacitor C1, and the other electrode C1B of the capacitor C1 is connected to the source of the NMOS transistor Q10 and the gates of the NMOS transistors Q11 and Q12.

NMOSトランジスタQ10はドレイン及びゲートが共通に電源exVddに接続され、NMOSトランジスタQ11及びQ12のドレインは共に電源exVddに接続される。   The drain and gate of the NMOS transistor Q10 are commonly connected to the power supply exVdd, and the drains of the NMOS transistors Q11 and Q12 are both connected to the power supply exVdd.

インバータG12の出力はキャパシタC2の一方電極C2Eに接続され、キャパシタC2の他方電極C2BはNMOSトランジスタQ12のソース及びNMOSトランジスタQ13のゲートに共通接続される。   The output of the inverter G12 is connected to one electrode C2E of the capacitor C2, and the other electrode C2B of the capacitor C2 is commonly connected to the source of the NMOS transistor Q12 and the gate of the NMOS transistor Q13.

インバータG13の出力はキャパシタC3の一方電極C3Eに接続され、キャパシタC3の他方電極C3BはNMOSトランジスタQ11のソース及びNMOSトランジスタQ13のドレインに共通接続される。   The output of the inverter G13 is connected to one electrode C3E of the capacitor C3, and the other electrode C3B of the capacitor C3 is commonly connected to the source of the NMOS transistor Q11 and the drain of the NMOS transistor Q13.

図9は図8で示した昇圧チャージポンプの動作のシミュレーション結果を示すタイミング図である。同図に示すように、発振状態の発振信号ROSCに基づきチャージポンプ駆動信号発生回路22より生成される駆動信号D1〜D3(図9には図示せず)によってキャパシタC1〜C3の一方電極C1E〜C3Eの電位を設定し、キャパシタC1〜C3の容量結合を利用してそれぞれの他方電極C1B〜C3Bを変化させることにより、電源exVdd(図9の例では3.0V程度を想定)が昇圧された昇圧電位VPP(4.5V程度)を発生させている。   FIG. 9 is a timing chart showing a simulation result of the operation of the boost charge pump shown in FIG. As shown in the figure, one electrodes C1E to C1E of capacitors C1 to C3 are generated by drive signals D1 to D3 (not shown in FIG. 9) generated by a charge pump drive signal generation circuit 22 based on an oscillation signal ROSC in an oscillation state. By setting the potential of C3E and changing the other electrodes C1B to C3B using the capacitive coupling of the capacitors C1 to C3, the power supply exVdd (assuming about 3.0 V in the example of FIG. 9) is boosted. A boosted potential VPP (about 4.5V) is generated.

このように、基準電圧発生回路11、昇圧電位検出回路12、発振回路13及び昇圧チャージポンプ14によって構成される昇圧電源回路4は、間欠的に“H”パルスを発生する発振起動信号RENとともに、昇圧電位VPPを発生する。   As described above, the boost power supply circuit 4 including the reference voltage generation circuit 11, the boost potential detection circuit 12, the oscillation circuit 13, and the boost charge pump 14 has an oscillation start signal REN that intermittently generates an “H” pulse, Boosted potential VPP is generated.

この昇圧電位VPPは外部より供給される電源(電位)Vddを高レベル方向(所定方向)にレベルシフトさせて得られる第1の内部電位であり、このような昇圧チャージポンプ14を有する昇圧電源回路4は昇圧電位exVPPを第1の内部電位として発生する内部電位発生回路として機能することができる。   This boosted potential VPP is a first internal potential obtained by shifting the level of a power supply (potential) Vdd supplied from outside in the high level direction (predetermined direction), and the boosted power supply circuit having such a boost charge pump 14. 4 can function as an internal potential generating circuit that generates the boosted potential exVPP as the first internal potential.

(カウンタリセット回路)
図10は図1で示したカウンタリセット回路5の内部構成を示すブロック図である。同図に示すように、計数信号発生回路30はパワーオンリセット信号バーPOR及びカウント信号バーCOUNTにより活性/非活性が制御され、活性状態時に発振起動信号RENに基づく計数信号Lと計数確定信号T(ストローブ信号STRB)を出力する。
(Counter reset circuit)
FIG. 10 is a block diagram showing an internal configuration of the counter reset circuit 5 shown in FIG. As shown in the figure, the count signal generating circuit 30 is controlled to be activated / deactivated by the power-on reset signal bar POR and the count signal bar COUNT, and the count signal L and the count confirmation signal T based on the oscillation start signal REN in the active state. (Strobe signal STRB) is output.

計数回路31はパワーオンリセット信号バーPORにより活性/非活性が制御され、計数信号Lを入力信号X1として受け、出力信号X2を次段の計数回路32に出力するとともに、出力信号X2に基づき、“H”(第1レベル)あるいは“L”(第2レベル)の選択信号SEL<1>をデコード回路15に出力する。   The counting circuit 31 is activated / deactivated by the power-on reset signal bar POR, receives the counting signal L as the input signal X1, outputs the output signal X2 to the counting circuit 32 in the next stage, and based on the output signal X2, The selection signal SEL <1> of “H” (first level) or “L” (second level) is output to the decoding circuit 15.

計数回路32はパワーオンリセット信号バーPORにより活性/非活性が制御され、計数回路31の出力信号X2を自身の入力信号X1として受け、自身の出力信号X2に基づく選択信号SEL<2>をデコード回路15に出力する。   The counting circuit 32 is activated / deactivated by the power-on reset signal bar POR, receives the output signal X2 of the counting circuit 31 as its own input signal X1, and decodes the selection signal SEL <2> based on its own output signal X2 Output to the circuit 15.

図11は図10で示した計数信号発生回路30の内部構成を示す回路図である。同図に示すように、NANDゲートG61は一方入力に発振起動信号RENを受け、他方入力にパワーオンリセット信号バーPORを受ける。NANDゲートG62は一方入力にパワーオンリセット信号バーPORを受け、他方入力にカウント信号バーCOUNTを受ける。インバータG63はNANDゲートG62の出力信号(反転出力信号バーX3)を反転して出力信号X3を得る。   FIG. 11 is a circuit diagram showing an internal configuration of the count signal generating circuit 30 shown in FIG. As shown in the figure, NAND gate G61 receives oscillation start signal REN at one input and power-on reset signal bar POR at the other input. NAND gate G62 receives power-on reset signal bar POR at one input and count signal bar COUNT at the other input. The inverter G63 inverts the output signal (inverted output signal bar X3) of the NAND gate G62 to obtain the output signal X3.

スイッチドインバータG64は出力信号X3を第1制御入力、反転出力信号バーX3を第2制御入力として受ける。図12はスイッチドインバータG64で代表されるスイッチドインバータの内部構成を示す回路図である。   Switched inverter G64 receives output signal X3 as a first control input and inverted output signal bar X3 as a second control input. FIG. 12 is a circuit diagram showing the internal configuration of a switched inverter represented by the switched inverter G64.

同図に示すように、電源exVdd,接地レベル間にPMOSトランジスタQ64,Q65,NMOSトランジスタQ66,Q67が直列に接続され、PMOSトランジスタQ64はゲートに入力信号Aを受け、PMOSトランジスタQ65はゲート(第1制御入力)に出力信号X3を受け、NMOSトランジスタQ66はゲート(第2制御入力)に反転出力信号バーX3を受け、NMOSトランジスタQ67はゲートに入力信号Aを受ける。そして、PMOSトランジスタQ65,NMOSトランジスタQ66のドレイン間より得られる信号が出力信号Bとなる。   As shown in the figure, PMOS transistors Q64 and Q65 and NMOS transistors Q66 and Q67 are connected in series between the power supply exVdd and the ground level. The PMOS transistor Q64 receives an input signal A at its gate, and the PMOS transistor Q65 has a gate (first). 1 control input) receives the output signal X3, the NMOS transistor Q66 receives the inverted output signal bar X3 at the gate (second control input), and the NMOS transistor Q67 receives the input signal A at the gate. A signal obtained between the drains of the PMOS transistor Q65 and the NMOS transistor Q66 is the output signal B.

このような構成において、スイッチドインバータG64は第1制御入力となる出力信号X3が“L”(第2制御入力となる反転出力信号バーX3が“H”)のとき、活性状態となり信号反転動作を行い、入力信号Aの反転値を出力信号Bとして出力する。   In such a configuration, the switched inverter G64 becomes active when the output signal X3 serving as the first control input is “L” (the inverted output signal bar X3 serving as the second control input is “H”). The inverted value of the input signal A is output as the output signal B.

図11に戻って、インバータG65,スイッチドインバータG66よりループが構成され、インバータG65の入力(スイッチドインバータG66の出力)がスイッチドインバータG64の出力に接続される。スイッチドインバータG66は第1制御入力に反転出力信号バーX3を受け、第2制御入力に出力信号X3を受ける。   Returning to FIG. 11, the inverter G65 and the switched inverter G66 form a loop, and the input of the inverter G65 (the output of the switched inverter G66) is connected to the output of the switched inverter G64. Switched inverter G66 receives inverted output signal bar X3 at the first control input and output signal X3 at the second control input.

インバータG65の出力が、直列に接続された4段のインバータG6〜G9の初段のインバータG6の入力に接続されるとともに、1段のインバータG10の入力に接続される。   The output of the inverter G65 is connected to the input of the first-stage inverter G6 of the four-stage inverters G6 to G9 connected in series and to the input of the first-stage inverter G10.

NANDゲートG16は一方入力にインバータG9の出力を受け、他方入力にインバータG65の出力を受ける。NANDゲートG17は一方入力にインバータG8の出力を受け、他方入力にインバータG10の出力を受ける。そして、NANDゲートG16の出力がインバータG18を介して計数信号Lとして出力され、NANDゲートG17の出力がインバータG19を介して計数確定信号Tとして出力される。   NAND gate G16 receives the output of inverter G9 at one input and the output of inverter G65 at the other input. NAND gate G17 receives the output of inverter G8 at one input and the output of inverter G10 at the other input. The output of the NAND gate G16 is output as the count signal L through the inverter G18, and the output of the NAND gate G17 is output as the count determination signal T through the inverter G19.

このような構成において、計数信号発生回路30はパワーオンリセット信号バーPOR及びカウント信号バーCOUNTが共に“H”のときは、出力信号X3は“H”となり、スイッチドインバータG64が非活性状態、スイッチドインバータG66が活性状態となるため、回路としては非活性状態となり、インバータG65,G66にラッチされたデータに基づき計数信号L及び計数確定信号Tは固定値となる。   In such a configuration, when the power-on reset signal bar POR and the count signal bar COUNT are both “H”, the count signal generating circuit 30 is “H”, and the switched inverter G64 is in an inactive state. Since the switched inverter G66 is activated, the circuit is deactivated, and the count signal L and the count confirmation signal T are fixed values based on the data latched by the inverters G65 and G66.

一方、計数信号発生回路30はパワーオンリセット信号バーPOR及びカウント信号バーCOUNTのうち少なくとも一方が“L”のときは、出力信号X3は“L”となり、スイッチドインバータG64が活性状態、スイッチドインバータG66が非活性状態となるため、回路としては活性状態となる。その結果、計数信号発生回路30は、発振起動信号RENの“H”“L”変化に伴い、“H”“L”が変化する計数信号L及び計数確定信号T(計数信号Lと計数確定信号Tとは信号値が反対の関係)が出力される。但し、計数信号Lと計数確定信号Tとの間には“H”“L”変化に時間差が生じる。   On the other hand, when at least one of the power-on reset signal bar POR and the count signal bar COUNT is “L”, the count signal generation circuit 30 is “L”, and the switched inverter G64 is in the active state. Since the inverter G66 is deactivated, the circuit is activated. As a result, the count signal generation circuit 30 counts the count signal L and the count confirmation signal T (the count signal L and the count confirmation signal) in which “H” and “L” change in accordance with the “H” and “L” changes of the oscillation start signal REN. The signal value is opposite to T). However, there is a time difference between “H” and “L” changes between the count signal L and the count confirmation signal T.

図13は図10で示した計数回路31(32)の内部構成を示す回路図である。同図において、図10で示したように、計数回路31は自身の入力を入力信号X1で示し、自身の出力を出力信号X2としている。   FIG. 13 is a circuit diagram showing the internal configuration of the counting circuit 31 (32) shown in FIG. In FIG. 10, as shown in FIG. 10, the counting circuit 31 indicates its own input as an input signal X1 and its own output as an output signal X2.

なお、入力信号反転信号バーX1は入力信号X1を(図示しない)インバータ等で反転させて得られる信号を意味する。パワーオンリセット信号PORはパワーオンリセット信号バーPORを(図示しない)インバータ等で反転させて得られる信号を意味する。   The input signal inversion signal bar X1 means a signal obtained by inverting the input signal X1 with an inverter (not shown). The power-on reset signal POR means a signal obtained by inverting the power-on reset signal bar POR with an inverter (not shown).

インバータG22及びスイッチドインバータG23によりループを構成し、インバータG22の入力にスイッチドインバータG21が設けられる。インバータG22の出力はスイッチドインバータG24を介してインバータG25の入力に接続される。   The inverter G22 and the switched inverter G23 form a loop, and the switched inverter G21 is provided at the input of the inverter G22. The output of the inverter G22 is connected to the input of the inverter G25 via the switched inverter G24.

インバータG25はスイッチドインバータG26とループを構成し、インバータG25の出力がインバータG27及びG28を介して出力信号X2として出力される。また、インバータG27の出力がスイッチドインバータG21を介してインバータG22の入力に接続される。   The inverter G25 forms a loop with the switched inverter G26, and the output of the inverter G25 is output as the output signal X2 via the inverters G27 and G28. The output of the inverter G27 is connected to the input of the inverter G22 via the switched inverter G21.

スイッチドインバータG23,G24は第1制御入力となる入力信号X1が“L”(第2制御入力となる入力反転信号バーX1が“H”)のとき動作状態となり、スイッチドインバータG21,G26は第2制御入力である入力信号X1が“H”(第1制御入力となる入力反転信号バーX1が“L”)のとき動作状態となる。   The switched inverters G23 and G24 are in an operating state when the input signal X1 as the first control input is “L” (the input inversion signal bar X1 as the second control input is “H”), and the switched inverters G21 and G26 are When the input signal X1 which is the second control input is “H” (the input inversion signal bar X1 which is the first control input is “L”), the operation state is entered.

スイッチドインバータG67は出力信号X2を入力し、インバータG68の入力はスイッチドインバータG67の出力に接続され、インバータG68はスイッチドインバータG69とループを構成する。   The switched inverter G67 receives the output signal X2, the input of the inverter G68 is connected to the output of the switched inverter G67, and the inverter G68 forms a loop with the switched inverter G69.

NANDゲートG70は一方入力に出力信号X2を受け、他方入力がインバータG68の出力に接続される。NANDゲートG71は一方入力に出力信号X2を受け、他方入力がNANDゲートG70の出力に接続される。NANDゲートG72は一方入力がNANDゲートG70の出力に接続され、他方入力がインバータG68の出力に接続される。NANDゲートG73は一方入力がNANDゲートG71の出力に接続され、他方入力がNANDゲートG72の出力に接続される。このNANDゲートG73の出力が選択信号SEL<1>(SEL<2>)となる。   NAND gate G70 receives output signal X2 at one input, and the other input is connected to the output of inverter G68. NAND gate G71 receives output signal X2 at one input, and the other input is connected to the output of NAND gate G70. NAND gate G72 has one input connected to the output of NAND gate G70 and the other input connected to the output of inverter G68. NAND gate G73 has one input connected to the output of NAND gate G71 and the other input connected to the output of NAND gate G72. The output of the NAND gate G73 becomes the selection signal SEL <1> (SEL <2>).

スイッチドインバータG67は第1制御入力となるパワーオンリセット信号バーPORが“L”(第2制御入力となるパワーオンリセット信号PORが“H”)のとき動作状態となり、スイッチドインバータG69は第2制御入力であるパワーオンリセット信号バーPORが“H”(第1制御入力となるパワーオンリセット信号PORが“L”)のとき動作状態となる。   The switched inverter G67 is in an operating state when the power-on reset signal POR serving as the first control input is “L” (the power-on reset signal POR serving as the second control input is “H”), and the switched inverter G69 When the power-on reset signal bar POR as the second control input is “H” (the power-on reset signal POR as the first control input is “L”), the operation state is established.

このような構成において、計数回路31はパワーオンリセット信号バーPORが“L”のときは非活性状態となり、出力信号X2の値に関係なく、選択信号SEL<1>として固定値“L”を出力する。   In such a configuration, the counting circuit 31 becomes inactive when the power-on reset signal bar POR is “L”, and sets the fixed value “L” as the selection signal SEL <1> regardless of the value of the output signal X2. Output.

計数回路31は、パワーオンリセット信号バーPORが“H”になると活性状態となり、入力信号X1の“H”立ち上がりをトリガとして、出力信号X2が信号レベルが“L”,“H”間で変化する。すなわち、入力信号X1の“L”及び“H”により規定される1周期毎に、出力信号X2が“L”“H”変化(“L”立ち下がり、あるいは“H”立ち上がり)が1回発生することになる。   The counting circuit 31 is activated when the power-on reset signal bar POR becomes “H”, and the output signal X2 changes between “L” and “H” with the “H” rising edge of the input signal X1 as a trigger. To do. That is, the output signal X2 undergoes a change of "L" or "H" ("L" falling or "H" rising) once for each cycle defined by "L" and "H" of the input signal X1. Will do.

デコード回路15はストローブ信号STRB及び選択信号SEL<1:2>に基づきカウント信号バーCOUNTを出力する。   The decode circuit 15 outputs a count signal bar COUNT based on the strobe signal STRB and the selection signal SEL <1: 2>.

図14は図10で示したデコード回路15の内部構成を示す回路図である。同図に示すように、ORゲートG31は一方入力に選択信号SEL<1>、他方入力に選択信号SEL<2>を受け、インバータG33はストローブ信号STRBを受ける。ANDゲートG34は一方入力にORゲートG31の出力反転信号を受け、他方入力にインバータG33の出力反転信号を受ける。そして、ANDゲートG34の出力がカウント信号バーCOUNTとなる。   FIG. 14 is a circuit diagram showing an internal configuration of the decode circuit 15 shown in FIG. As shown in the figure, the OR gate G31 receives a selection signal SEL <1> at one input and a selection signal SEL <2> at the other input, and the inverter G33 receives a strobe signal STRB. The AND gate G34 receives the inverted output signal of the OR gate G31 at one input and the inverted output signal of the inverter G33 at the other input. The output of the AND gate G34 becomes the count signal bar COUNT.

図15は図10で示したカウンタリセット回路5の動作を示すタイミング図である。同図に示すように、パワーオンリセット信号バーPORが“L”の期間は、計数信号発生回路30は非活性状態であるためカウント動作は行わない。すなわち、計数信号Lは“H”に、計数確定信号Tは“L”に固定され、計数回路31,32の選択信号SEL<1>は“L”に固定される。   FIG. 15 is a timing chart showing the operation of the counter reset circuit 5 shown in FIG. As shown in the figure, during the period when the power-on reset signal bar POR is “L”, the count signal generation circuit 30 is in an inactive state, so that the count operation is not performed. That is, the count signal L is fixed to “H”, the count determination signal T is fixed to “L”, and the selection signal SEL <1> of the counting circuits 31 and 32 is fixed to “L”.

時刻t1にいてパワーオンリセット信号バーPORが“H”に立ち上がることにより、パワーオンリセット信号バーPORによるリセット期間RT1は終了する。このとき、計数信号発生回路30は活性状態となるため、発振起動信号RENの“H”,“L”変化に応じて計数信号L及び計数確定信号Tが変化し、計数信号Lの“L”立ち下がりをトリガとして選択信号SEL<1>が“L”,“H”間で信号変化し、計数回路31の出力信号X2(選択信号SEL<1>)の“L”立ち下がりをトリガとして選択信号SEL<2>が“L”,“H”間で信号変化する。   When the power-on reset signal bar POR rises to “H” at time t1, the reset period RT1 by the power-on reset signal bar POR ends. At this time, since the count signal generation circuit 30 is in an active state, the count signal L and the count determination signal T change according to the change of the oscillation start signal REN “H” and “L”, and the count signal L “L”. The selection signal SEL <1> changes between “L” and “H” using the falling as a trigger, and the “L” falling of the output signal X2 (selection signal SEL <1>) of the counting circuit 31 is selected as a trigger. The signal SEL <2> changes between “L” and “H”.

そして、時刻t2に計数確定信号T(ストローブ信号STRB)に“H”の立ち上がり時に、選択信号SEL<1:2>が共に“L”であることがデコード回路15で検知されるため、カウント信号バーCOUNTが“H”に立ち上がる。このとき、時刻t1〜時刻t2間のカウンタリセット回路5による追加リセット期間RT2が終了する。   At time t2, when the count determination signal T (strobe signal STRB) rises to “H”, the decode circuit 15 detects that both the selection signals SEL <1: 2> are “L”. Bar COUNT rises to “H”. At this time, the additional reset period RT2 by the counter reset circuit 5 between time t1 and time t2 ends.

このように、デコード回路15は、動作時における初期状態としてリセット状態を指示する活性状態(“L”)のカウント信号バーCOUNTを出力し、活性状態時に発振起動信号RENの“H”立ち上がり(活性状態遷移)を4回検出すると、選択信号SEL<1>及び選択信号SEL<2>が共に“L”となり、この状態でストローブ信号STRBが“H”になった段階で、はじめてカウント信号バーCOUNTをリセット期間終了を指示する“H”(非活性状態)に立ち上げる。このカウント信号バーCOUNTはリセット期間設定用信号として機能する。   As described above, the decode circuit 15 outputs the count signal bar COUNT in the active state (“L”) instructing the reset state as the initial state during the operation, and the “H” rise (active state) of the oscillation start signal REN in the active state. When the state transition) is detected four times, both the selection signal SEL <1> and the selection signal SEL <2> become “L”, and the count signal bar COUNT is not reached until the strobe signal STRB becomes “H” in this state. Is raised to “H” (inactive state) instructing the end of the reset period. This count signal bar COUNT functions as a reset period setting signal.

(パワーオンリセット信号発生回路)
図16は図1で示したパワーオンリセット信号発生回路6の内部構成を示す回路図である。同図に示すように、ゲートを共有しカレントミラーを構成するPMOSトランジスタQ21,Q22のソースが共通に電源exVddに接続され、PMOSトランジスタQ21のドレインが自身のゲート及びNMOSトランジスタQ25のドレインに接続され、PMOSトランジスタQ22のドレインはNMOSトランジスタQ27のドレイン及びPMOSトランジスタQ23及びNMOSトランジスタQ24のゲートに接続される。
(Power-on reset signal generation circuit)
FIG. 16 is a circuit diagram showing an internal configuration of the power-on reset signal generating circuit 6 shown in FIG. As shown in the figure, the sources of PMOS transistors Q21 and Q22, which share a gate and constitute a current mirror, are commonly connected to a power supply exVdd, and the drain of the PMOS transistor Q21 is connected to its own gate and the drain of an NMOS transistor Q25. The drain of the PMOS transistor Q22 is connected to the drain of the NMOS transistor Q27 and the gates of the PMOS transistor Q23 and the NMOS transistor Q24.

NMOSトランジスタQ25のゲートは電源exVddに接続され、ソースはNMOSトランジスタQ26のドレインに接続される。NMOSトランジスタQ26のゲートに基準電圧VREFを受け、ソースに内部降圧電源電位VDDを受ける。   The gate of the NMOS transistor Q25 is connected to the power supply exVdd, and the source is connected to the drain of the NMOS transistor Q26. NMOS transistor Q26 receives reference voltage VREF at the gate, and receives internal step-down power supply potential VDD at the source.

NMOSトランジスタQ27はゲートに内部降圧電源電位VDDを受け、ソースがNMOSトランジスタQ28のドレインに接続され、NMOSトランジスタQ28はゲートにメモリセルプレート電源電位VCPを受け、ソースが接地される。   The NMOS transistor Q27 has the gate receiving the internal step-down power supply potential VDD, the source connected to the drain of the NMOS transistor Q28, the NMOS transistor Q28 having the gate receiving the memory cell plate power supply potential VCP, and the source grounded.

PMOSトランジスタQ23及びNMOSトランジスタQ24によりCMOS構成のインバータを構成する。すなわち、PMOSトランジスタQ23のソースは電源exVddに接続され、NMOSトランジスタQ24のソースは接地され、PMOSトランジスタQ23のドレイン、NMOSトランジスタQ24のドレイン間のノードN2より得られる信号がパワーオンリセット信号バーPORとなる。   The PMOS transistor Q23 and the NMOS transistor Q24 constitute a CMOS inverter. That is, the source of the PMOS transistor Q23 is connected to the power supply exVdd, the source of the NMOS transistor Q24 is grounded, and the signal obtained from the node N2 between the drain of the PMOS transistor Q23 and the drain of the NMOS transistor Q24 is the power-on reset signal bar POR. Become.

なお、メモリセルプレート電源電位VCPは内部降圧電源電位VDDの1/2の電位であり、図16において示したNMOSトランジスタQ24〜Q28の閾値電圧をnVthとする。また、PMOSトランジスタQ21,Q22のトランジスタサイズはNMOSトランジスタQ27,Q28のトランジスタサイズに比べて十分大きなサイズで形成される。   Note that the memory cell plate power supply potential VCP is ½ of the internal step-down power supply potential VDD, and the threshold voltages of the NMOS transistors Q24 to Q28 shown in FIG. 16 are nVth. The transistor sizes of the PMOS transistors Q21 and Q22 are formed to be sufficiently larger than the transistor sizes of the NMOS transistors Q27 and Q28.

このような構成において、パワーオンリセット信号発生回路6は、「(VREF−VDD)>nVth」(第1条件)あるいは「VCP<nVth」(第2条件)のときリセット状態を指示する“L”のパワーオンリセット信号バーPORを出力する。   In such a configuration, the power-on reset signal generation circuit 6 indicates “L” indicating a reset state when “(VREF−VDD)> nVth” (first condition) or “VCP <nVth” (second condition). The power-on reset signal bar POR is output.

上記第1条件を満足する場合、NMOSトランジスタQ26がオン状態となり、トランジスタサイズが比較的大きいPMOSトランジスタQ21,Q22より構成されるカレントミラー回路による電源供給されるため、PMOSトランジスタQ23,NMOSトランジスタQ24より構成されるCMOSインバータの入力であるノードN20電位は“H”となる。仮に、NMOSトランジスタQ27,Q28が共にオン状態である場合でも、PMOSトランジスタQ22とNMOSトランジスタQ27,Q28とのトランジスタサイズの違いによって、ノードN20の電位は“H”となる。したがって、パワーオンリセット信号バーPORは“L”となる。   When the first condition is satisfied, the NMOS transistor Q26 is turned on, and power is supplied by the current mirror circuit composed of the PMOS transistors Q21 and Q22 having a relatively large transistor size. Therefore, the PMOS transistor Q23 and the NMOS transistor Q24 The potential of the node N20, which is the input of the CMOS inverter configured, is “H”. Even if the NMOS transistors Q27 and Q28 are both on, the potential of the node N20 becomes “H” due to the difference in transistor size between the PMOS transistor Q22 and the NMOS transistors Q27 and Q28. Therefore, the power-on reset signal bar POR becomes “L”.

上記第2条件を満足する場合、NMOSトランジスタQ28はオフ状態となる。この場合、NMOSトランジスタQ26がオフで上記カレントミラー回路による電源供給が行われていなくとも、PMOSトランジスタQ22を流れるリーク電流によってノードN20は“H”に充電される。したがって、パワーオンリセット信号バーPORは“L”となる。   When the second condition is satisfied, the NMOS transistor Q28 is turned off. In this case, even if the NMOS transistor Q26 is off and power is not supplied by the current mirror circuit, the node N20 is charged to “H” by the leak current flowing through the PMOS transistor Q22. Therefore, the power-on reset signal bar POR becomes “L”.

図17は図16で示したパワーオンリセット信号発生回路6の動作説明用のタイミング図である。同図に示すように、外部電源電圧である電源exVddの立ち上がり時及び安定状態となる時刻t1に至るまでは、上記第1条件及び第2条件の少なくとも一つは満足するため、パワーオンリセット信号バーPORは“L”信号を維持する。そして、時刻t1以降は、上記第1条件及び第2条件共に満足しなくなるため、パワーオンリセット信号バーPORは“H”に立ち上がる。   FIG. 17 is a timing diagram for explaining the operation of the power-on reset signal generating circuit 6 shown in FIG. As shown in the figure, at least one of the first condition and the second condition is satisfied at the time of rising of the power supply exVdd that is the external power supply voltage and until the time t1 when the power supply exVdd becomes stable. The bar POR maintains the “L” signal. After time t1, since both the first condition and the second condition are not satisfied, the power-on reset signal bar POR rises to “H”.

(アクティブ降圧回路用制御回路)
図18は図1で示したアクティブ降圧回路用制御回路3の内部構成を示す回路図である。同図に示すように、インバータG41はパワーオンリセット信号バーPORを受け、出力信号としてパワーアップ信号PUP_ACTを出力する。
(Control circuit for active step-down circuit)
FIG. 18 is a circuit diagram showing an internal configuration of the control circuit 3 for active step-down circuit shown in FIG. As shown in the figure, inverter G41 receives power-on reset signal bar POR and outputs power-up signal PUP_ACT as an output signal.

インバータG43はチップ選択信号バーCSWを受ける。NORゲートG44は一方入力にインバータG43の出力を受け、他方入力にアドレス遷移検出信号ATDを受ける。3入力のORゲートG42は、第1入力にパワーオンリセット信号バーPORの反転信号、第2入力にカウント信号バーCOUNTの反転信号、第3入力にNORゲートG44の出力反転信号を受ける。このORゲートG42の出力信号が活性化信号VACTとなる。   Inverter G43 receives chip selection signal bar CSW. NOR gate G44 receives the output of inverter G43 at one input, and receives address transition detection signal ATD at the other input. The 3-input OR gate G42 receives the inverted signal of the power-on reset signal bar POR at the first input, the inverted signal of the count signal bar COUNT at the second input, and the inverted output signal of the NOR gate G44 at the third input. The output signal of the OR gate G42 becomes the activation signal VACT.

インバータG45の入力はORゲートG42の出力に接続され、インバータG46の入力はインバータG45の出力に接続される。   The input of the inverter G45 is connected to the output of the OR gate G42, and the input of the inverter G46 is connected to the output of the inverter G45.

遅延機能付きインバータ35はPMOSトランジスタQ31、NMOSトランジスタQ32、抵抗R11及びキャパシタC21から構成される。PMOSトランジスタQ31,抵抗R11及びNMOSトランジスタQ32は電源,接地間に直列に接続され、入力部となるPMOSトランジスタQ31及びNMOSトランジスタQ32のゲートがインバータG46の出力に接続される。また、PMOSトランジスタQ31のドレイン,接地間にキャパシタC21が設けられる。   The inverter 35 with a delay function includes a PMOS transistor Q31, an NMOS transistor Q32, a resistor R11, and a capacitor C21. The PMOS transistor Q31, the resistor R11, and the NMOS transistor Q32 are connected in series between the power supply and the ground, and the gates of the PMOS transistor Q31 and the NMOS transistor Q32 serving as the input section are connected to the output of the inverter G46. A capacitor C21 is provided between the drain of the PMOS transistor Q31 and the ground.

このような構成の遅延機能付きインバータ35はインバータG46の出力信号を抵抗R11及びキャパシタC21のRC時定数で決定される遅延時間遅延させた後、PMOSトランジスタQ31のドレインであるノードN3より得られる出力信号として、インバータG46の出力信号の反転値を出力する。   The inverter 35 with a delay function having such a configuration delays the output signal of the inverter G46 by a delay time determined by the RC time constant of the resistor R11 and the capacitor C21, and then obtains an output obtained from the node N3 which is the drain of the PMOS transistor Q31. An inverted value of the output signal of the inverter G46 is output as a signal.

NORゲートG47は一方入力がインバータG45の出力に接続され、他方入力が遅延機能付きインバータ35の出力(ノードN3)に接続される。ANDゲートG48は一方入力にインバータG45の出力反転信号を受け、他方入力にNORゲートG47の反転信号を受ける。このANDゲートG48の出力信号がプリセット信号PRESETとなる。   The NOR gate G47 has one input connected to the output of the inverter G45 and the other input connected to the output of the inverter 35 with a delay function (node N3). The AND gate G48 receives the inverted output signal of the inverter G45 at one input and the inverted signal of the NOR gate G47 at the other input. The output signal of the AND gate G48 becomes the preset signal PRESET.

このような構成において、パワーオンリセット信号バーPOR、カウント信号バーCOUNT、チップ選択信号バーCSW及びアドレス遷移検出信号ATDのうち、少なくとも一つが活性状態(パワーオンリセット信号バーPOR、カウント信号バーCOUNT及びチップ選択信号バーCSWの場合は“L”状態、アドレス遷移検出信号ATDの場合は“H”状態)のとき、活性化信号VACTは活性状態(“H”)となる。   In such a configuration, at least one of the power-on reset signal bar POR, the count signal bar COUNT, the chip selection signal bar CSW, and the address transition detection signal ATD is in an active state (power-on reset signal bar POR, count signal bar COUNT and When the chip selection signal bar CSW is in the “L” state and the address transition detection signal ATD is in the “H” state, the activation signal VACT is in the active state (“H”).

一方、プリセット信号PRESETは通常は“L”であり、活性化信号VACTの“L”から“H”への遷移をトリガとして、遅延機能付きインバータ35の遅延時間分、“H”となるショートパルスを発生する。   On the other hand, the preset signal PRESET is normally “L”, and a short pulse that becomes “H” for the delay time of the inverter 35 with a delay function triggered by the transition of the activation signal VACT from “L” to “H”. Is generated.

また、パワーアップ信号PUP_ACTは、パワーオンリセット信号バーPORが“L”のとき、活性状態(“H”)となる。   The power-up signal PUP_ACT is activated (“H”) when the power-on reset signal bar POR is “L”.

(スタンバイ降圧回路)
図19は図1で示したスタンバイ降圧回路1の内部構成を示す回路図である。同図に示すように、ゲートを共有しカレントミラーを構成するPMOSトランジスタQ41及びQ42はソースが共通に電源exVddに接続され、PMOSトランジスタQ42のゲート,ドレイン間は共通に接続される。
(Standby step-down circuit)
FIG. 19 is a circuit diagram showing an internal configuration of the standby step-down circuit 1 shown in FIG. As shown in the figure, PMOS transistors Q41 and Q42 that share a gate and constitute a current mirror have sources connected in common to a power supply exVdd, and the gate and drain of the PMOS transistor Q42 are connected in common.

一方、ゲート電極に基準電圧VREF及び分圧信号VFBSを受け、ソースがノードN4で共通接続されるNMOSトランジスタQ43及びQ44は互いに差動対を構成し、NMOSトランジスタQ43のドレインはPMOSトランジスタQ41のドレインに接続され、NMOSトランジスタQ44のドレインはPMOSトランジスタQ42のドレインに接続される。また、ノードN4,接地間にNMOSトランジスタQ45が介挿され、NMOSトランジスタQ45のゲートに定電流源制御信号VNCONSTを受ける。   On the other hand, the NMOS transistors Q43 and Q44 having the gate electrode receiving the reference voltage VREF and the divided signal VFBS and having the sources connected in common at the node N4 form a differential pair, and the drain of the NMOS transistor Q43 is the drain of the PMOS transistor Q41. The drain of the NMOS transistor Q44 is connected to the drain of the PMOS transistor Q42. An NMOS transistor Q45 is inserted between the node N4 and the ground, and a constant current source control signal VCONST is received at the gate of the NMOS transistor Q45.

一方、電源exVdd,接地間に、PMOSトランジスタQ46、抵抗R12及び抵抗R13が直列に接続される。PMOSトランジスタQ46のゲートはNMOSトランジスタQ43のドレインに接続され、抵抗R12,R13間のノードN5より得られる信号が分圧信号VFBSとなる。そして、PMOSトランジスタQ46のドレイン,抵抗R12間のノードN6より得られる電圧が内部降圧電源電位VDD(第2の内部電位)となる。   On the other hand, a PMOS transistor Q46, a resistor R12, and a resistor R13 are connected in series between the power supply exVdd and the ground. The gate of the PMOS transistor Q46 is connected to the drain of the NMOS transistor Q43, and a signal obtained from the node N5 between the resistors R12 and R13 becomes the divided signal VFBS. The voltage obtained from the node N6 between the drain of the PMOS transistor Q46 and the resistor R12 becomes the internal step-down power supply potential VDD (second internal potential).

このような構成のスタンバイ降圧回路1は、定電流源制御信号VNCONSTが“H”のとき活性状態となり、内部降圧電源電位VDDは電源exVddが降圧された所望の設定電位に設定される。すなわち、基準電圧VREFと分圧信号VFBSとが一致するレベルになるようにPMOSトランジスタQ46のゲート電位が制御される。このように、スタンバイ降圧回路1は第2の内部電位発生回路(その1)として機能する。   The standby step-down circuit 1 having such a configuration is activated when the constant current source control signal VNCONST is “H”, and the internal step-down power supply potential VDD is set to a desired set potential obtained by stepping down the power supply exVdd. That is, the gate potential of the PMOS transistor Q46 is controlled so that the reference voltage VREF and the divided signal VFBS are at the same level. Thus, the standby step-down circuit 1 functions as a second internal potential generation circuit (part 1).

(アクティブ降圧回路)
図20は図1で示したアクティブ降圧回路2の内部構成を示す回路図である。同図に示すように、ゲートを共有しカレントミラーを構成するPMOSトランジスタQ51及びQ52はソースが共通に電源exVddに接続され、PMOSトランジスタQ52のゲート,ドレイン間は共通に接続される。また、ゲートを共有しカレントミラーを構成するPMOSトランジスタQ53及びQ54はソースが共通に電源exVddに接続され、PMOSトランジスタQ53のゲート,ドレイン間は共通に接続される。
(Active step-down circuit)
FIG. 20 is a circuit diagram showing an internal configuration of the active step-down circuit 2 shown in FIG. As shown in the figure, PMOS transistors Q51 and Q52 that share a gate and constitute a current mirror have sources connected in common to a power supply exVdd, and the gate and drain of the PMOS transistor Q52 are connected in common. Further, PMOS transistors Q53 and Q54 that share a gate and constitute a current mirror have sources connected in common to the power supply exVdd, and the gate and drain of the PMOS transistor Q53 are connected in common.

一方、ゲート電極に基準電圧VREF及び分圧信号VFBSを受け、ソースがノードN7で共通接続されるNMOSトランジスタQ55及びQ56は互いに差動対を構成し、NMOSトランジスタQ55のドレインはPMOSトランジスタQ52のドレインに接続され、NMOSトランジスタQ56のドレインはPMOSトランジスタQ53のドレインに接続される。また、ノードN7,接地間にNMOSトランジスタQ61〜Q63が並列に介挿され、NMOSトランジスタQ61はゲートにプリセット信号PRESETを受け、NMOSトランジスタQ62はゲートにパワーアップ信号PUP_ACTを受け、NMOSトランジスタQ63はゲートに活性化信号VACTを受ける。   On the other hand, the NMOS transistors Q55 and Q56 that receive the reference voltage VREF and the divided signal VFBS at their gate electrodes and whose sources are commonly connected at the node N7 constitute a differential pair, and the drain of the NMOS transistor Q55 is the drain of the PMOS transistor Q52. The drain of the NMOS transistor Q56 is connected to the drain of the PMOS transistor Q53. Further, NMOS transistors Q61 to Q63 are inserted in parallel between the node N7 and the ground, the NMOS transistor Q61 receives the preset signal PRESET at the gate, the NMOS transistor Q62 receives the power-up signal PUP_ACT at the gate, and the NMOS transistor Q63 is at the gate. Receives an activation signal VACT.

さらに、ゲートを共有しカレントミラーを構成するNMOSトランジスタQ57及びQ58はソースが共通に接地され、NMOSトランジスタQ57のゲート,ドレイン間は共通に接続される。そして、NMOSトランジスタQ57のドレインがPMOSトランジスタQ51のドレインに接続され、NMOSトランジスタQ58のドレインがPMOSトランジスタQ54のドレインに接続される。   Further, the sources of the NMOS transistors Q57 and Q58 that share the gate and constitute the current mirror are grounded in common, and the gate and drain of the NMOS transistor Q57 are connected in common. The drain of the NMOS transistor Q57 is connected to the drain of the PMOS transistor Q51, and the drain of the NMOS transistor Q58 is connected to the drain of the PMOS transistor Q54.

一方、電源exVdd,接地間に、PMOSトランジスタQ59、抵抗R14、抵抗R15及びNMOSトランジスタQ60が直列に接続される。PMOSトランジスタQ59のゲートはPMOSトランジスタQ54のドレインに接続され、抵抗R14,R15間のノードN8より得られる信号が分圧信号VFBAとなる。そして、PMOSトランジスタQ59のドレイン,抵抗R14間のノードN9より得られる電圧が内部降圧電源電位VDDとなる。なお、PMOSトランジスタQ59のトランジスタサイズは、図19で示したスタンバイ降圧回路1の内部降圧電源電位VDD供給用のPMOSトランジスタQ46のトランジスタサイズに比べ、十分大きく設定される。   On the other hand, a PMOS transistor Q59, a resistor R14, a resistor R15, and an NMOS transistor Q60 are connected in series between the power supply exVdd and the ground. The gate of the PMOS transistor Q59 is connected to the drain of the PMOS transistor Q54, and the signal obtained from the node N8 between the resistors R14 and R15 is the divided signal VFBA. The voltage obtained from the node N9 between the drain of the PMOS transistor Q59 and the resistor R14 becomes the internal step-down power supply potential VDD. The transistor size of the PMOS transistor Q59 is set sufficiently larger than the transistor size of the PMOS transistor Q46 for supplying the internal step-down power supply potential VDD of the standby step-down circuit 1 shown in FIG.

このような構成のアクティブ降圧回路2は、活性化信号VACTが“H”のとき活性状態となり、内部降圧電源電位VDDは電源exVddが降圧された所定の設定電位に設定される。すなわち、基準電圧VREFと分圧信号VFBAとが一致するレベルになるようにPMOSトランジスタQ59のゲート電位が制御される。このように、アクティブ降圧回路2は、スタンバイ降圧回路1と共に第2の内部電位発生回路(その2)として機能する。   The active step-down circuit 2 having such a configuration is activated when the activation signal VACT is “H”, and the internal step-down power supply potential VDD is set to a predetermined set potential obtained by stepping down the power supply exVdd. That is, the gate potential of the PMOS transistor Q59 is controlled so that the reference voltage VREF and the divided signal VFBA are at the same level. In this way, the active voltage down converter 2 functions as a second internal potential generation circuit (part 2) together with the standby voltage down converter 1.

例えば、基準電圧VREFより分圧信号VFBAが低下すると、PMOSトランジスタQ53,Q54のゲート電位が上昇するため、PMOSトランジスタQ53,Q54より構成される第1のカレントミラー回路による電流は減少し、その結果、PMOSトランジスタQ54のドレイン電流が減少する。   For example, when the divided signal VFBA decreases from the reference voltage VREF, the gate potentials of the PMOS transistors Q53 and Q54 increase, so that the current by the first current mirror circuit configured by the PMOS transistors Q53 and Q54 decreases, and as a result. The drain current of the PMOS transistor Q54 decreases.

一方、PMOSトランジスタQ51,Q52のゲート電位は低下するため、PMOSトランジスタQ51,Q52より構成される第2のカレントミラー回路による電流は増加し、NMOSトランジスタQ57,Q58より構成される第2のカレントミラー回路によってNMOSトランジスタQ58のドレイン電流は上昇する。   On the other hand, since the gate potentials of the PMOS transistors Q51 and Q52 are lowered, the current by the second current mirror circuit constituted by the PMOS transistors Q51 and Q52 is increased, and the second current mirror constituted by the NMOS transistors Q57 and Q58. Depending on the circuit, the drain current of the NMOS transistor Q58 rises.

その結果、PMOSトランジスタQ59のゲート電位は低下するため、PMOSトランジスタQ59はより強くオン状態となるため、内部降圧電源電位VDDは上昇し、分圧信号VFBAも上昇し、基準電圧VREFに近づく方向に制御される。このように、基準電圧VREFと分圧信号VFBAとが一致するレベルになるようにPMOSトランジスタQ59のゲート電位が制御されながら、内部降圧電源電位VDDが供給される。   As a result, since the gate potential of the PMOS transistor Q59 is lowered, the PMOS transistor Q59 is more strongly turned on, so that the internal step-down power supply potential VDD rises, the divided signal VFBA also rises, and approaches the reference voltage VREF. Be controlled. As described above, the internal step-down power supply potential VDD is supplied while the gate potential of the PMOS transistor Q59 is controlled so that the reference voltage VREF and the divided signal VFBA coincide with each other.

なお、プリセット信号PRESET及びパワーアップ信号PUP_ACTは、ノードN7を流れる定電流量の増加させるため一時的に“H”となる。例えば、プリセット信号PRESETはチップ選択時等に一時的に“H”となり、パワーアップ信号PUP_ACTは電源投入直後等に一時的に“H”となる。   Note that the preset signal PRESET and the power-up signal PUP_ACT temporarily become “H” in order to increase the amount of constant current flowing through the node N7. For example, the preset signal PRESET is temporarily “H” when a chip is selected, and the power-up signal PUP_ACT is temporarily “H” immediately after power-on.

図21〜図23は本実施の形態による半導体記憶装置の電源投入直後の動作シミュレーションを示すグラフである。   21 to 23 are graphs showing an operation simulation immediately after power-on of the semiconductor memory device according to the present embodiment.

これらの図に示すように、電源投入直後からパワーオンリセット信号バーPORは“L”に立ち下がる若しくはカウント信号バーCOUNT“L”となるため、活性化信号VACTが“H”となり、アクティブ降圧回路2は電源投入直後に速やかに活性化される。   As shown in these figures, since the power-on reset signal bar POR falls to “L” or becomes the count signal bar COUNT “L” immediately after the power is turned on, the activation signal VACT becomes “H”, and the active step-down circuit 2 is activated immediately after the power is turned on.

そして、電源exVddが安定状態となった後の時刻t1(図21参照)において、メモリセルプレート電源電位VCPがNMOSトランジスタQ28(図16参照)の閾値電圧nVthを超えるため、パワーオンリセット信号バーPORが“H”(2.6V程度)に立ち上がる。   At time t1 (see FIG. 21) after the power supply exVdd becomes stable, the memory cell plate power supply potential VCP exceeds the threshold voltage nVth of the NMOS transistor Q28 (see FIG. 16), so the power-on reset signal bar POR. Rises to "H" (about 2.6V).

しかしながら、図23に示すように、時刻t1には発振起動信号RENの“H”パルスは発生しておらず、カウント信号バーCOUNTが“L”(0V)を維持する。したがって、活性化信号VACTは“H”を維持することによりアクティブ降圧回路2の活性化は維持される。   However, as shown in FIG. 23, the “H” pulse of the oscillation start signal REN is not generated at the time t1, and the count signal bar COUNT maintains “L” (0 V). Therefore, activation of active step-down circuit 2 is maintained by maintaining activation signal VACT at "H".

その後、発振起動信号RENの4回目の“H”パルス発生がカウンタリセット回路5によってカウントされると、カウント信号バーCOUNTが“H”に立ち上がる。その結果、電源投入直後のスタンバイ時にはチップ選択信号バーCSWは“H”、アドレス遷移検出信号ATDは“L”であるため、活性化信号VACTが“L”に立ち下がるため、アクティブ降圧回路2は非活性状態となる。   Thereafter, when the fourth “H” pulse generation of the oscillation start signal REN is counted by the counter reset circuit 5, the count signal bar COUNT rises to “H”. As a result, since the chip selection signal bar CSW is “H” and the address transition detection signal ATD is “L” during standby immediately after the power is turned on, the activation signal VACT falls to “L”. It becomes inactive.

このように、本実施の形態では、電源投入直後に必ず発生する発振起動信号RENの“H”パルス数が4回カウントされるまでカウント信号バーCOUNTは“L”を維持する。したがって、発振起動信号RENを4回カウントするのに要する期間をアクティブ降圧回路2によって内部降圧電源電位VDDが所望の設定電位に確実に達する期間に設定することにより、電源投入後においてパワーオンリセット信号バーPORによるリセット期間RT1に関係なく、必ず内部降圧電源電位VDDを所望の設定電位に設定することができる。   Thus, in the present embodiment, the count signal bar COUNT maintains “L” until the number of “H” pulses of the oscillation start signal REN that is always generated immediately after the power is turned on is counted four times. Therefore, the period required to count the oscillation start signal REN four times is set to a period during which the internal step-down power supply potential VDD surely reaches a desired set potential by the active step-down circuit 2, thereby enabling the power-on reset signal after power-on. Regardless of the reset period RT1 by the bar POR, the internal step-down power supply potential VDD can always be set to a desired set potential.

カウント信号バーCOUNTが“L”を出力し続ける期間(“L”維持期間)は、発振起動信号RENの周期、つまり、昇圧電位VPPの電圧降下率と昇圧チャージポンプ14の電流変換効率(本効率が高いと発振起動信号RENの発生周期が長くなる傾向有り)とにより決定されるため、カウント信号バーCOUNTの“L”維持期間がバラつくことが予想される。   The period during which the count signal COUNT continues to output “L” (“L” maintaining period) is the period of the oscillation start signal REN, that is, the voltage drop rate of the boosted potential VPP and the current conversion efficiency (this efficiency). Therefore, it is expected that the “L” maintaining period of the count signal bar COUNT varies.

しかし、本実施の形態に適用した低消費電力の半導体記憶装置では、長期間に渡り半導体記憶装置の消費電流が抑えられていれば良いため、アクティブ降圧回路2の活性期間が長期化する場合を想定しても、せいぜい数μ秒〜数秒の範囲と考えられるため、実用上の大きな問題とならない。   However, in the low power consumption semiconductor memory device applied to the present embodiment, it is sufficient that the current consumption of the semiconductor memory device is suppressed over a long period of time. Even if it is assumed, since it is considered to be in the range of several microseconds to several seconds at most, it does not become a large practical problem.

また、特許文献1のように、パワーオンリセット信号バーPORに基づくリセット信号を長期間出力し続けるために、遅延回路を採用することが考えられるが、前述したように、パワーオンリセット信号バーPORはその発生において確実性に欠ける問題がある。   In addition, as in Patent Document 1, it is conceivable to employ a delay circuit in order to continuously output a reset signal based on the power-on reset signal bar POR for a long period of time. However, as described above, the power-on reset signal bar POR is considered. Has a problem of lack of certainty in its occurrence.

さらに加えて、長時間の遅延時間を設定するためには、比較的大きな遅延回路を形成する必要が生じる。例えば、抵抗Rと容量Cとによって遅延回路を構成する場合、その遅延時間は単純に抵抗値と容量値との積で与えられる。この場合、遅延時間を2倍に増やすために、抵抗値と容量値との積を2倍、つまり抵抗素子もしくは容量素子形成用に2倍の素子面積が必要となり、集積度を大きく損ねることになるという別の問題が生じてしまう。   In addition, it is necessary to form a relatively large delay circuit in order to set a long delay time. For example, when a delay circuit is constituted by a resistor R and a capacitor C, the delay time is simply given by the product of the resistance value and the capacitance value. In this case, in order to increase the delay time by a factor of two, the product of the resistance value and the capacitance value is doubled, that is, twice the element area is required for forming the resistance element or the capacitance element, which greatly impairs the degree of integration. Another problem arises.

一方、本実施の形態では、カウンタリセット回路5によって“L”維持期間を設定しているため、“L”維持期間を長期化する場合は、カウンタリセット回路5内の計数回数を増やすことにより、回路面積の大幅の増大なく実現できる。   On the other hand, in the present embodiment, since the “L” sustain period is set by the counter reset circuit 5, when the “L” sustain period is lengthened, by increasing the number of counts in the counter reset circuit 5, This can be realized without a significant increase in circuit area.

例えば、図10で示した回路構成において、パワーオンリセット信号バーPORにより活性/非活性が制御され、計数回路32の出力信号X2を自身の入力信号X1とする計数回路33(破線で示す)を追加して、計数回路33より選択信号SEL<3>を出力するように変更し、デコード回路15がストローブ信号STRBが“H”、選択信号SEL<1:3>が全て“L”のときカウント信号バーCOUNTを“L”にするように変更することにより、簡単に2倍の“L”維持期間を設定することができる。   For example, in the circuit configuration shown in FIG. 10, the counting circuit 33 (indicated by a broken line) whose activation / inactivation is controlled by the power-on reset signal bar POR and the output signal X2 of the counting circuit 32 is its own input signal X1. In addition, the count circuit 33 is changed to output the selection signal SEL <3>, and the decoding circuit 15 counts when the strobe signal STRB is “H” and the selection signals SEL <1: 3> are all “L”. By changing the signal bar COUNT to “L”, a double “L” maintaining period can be easily set.

また、計数回路33及びデコード回路15は共に単純な論理ゲートにより形成できるため、上記変更による回路面積の増加は、抵抗素子や容量素子の面積増加に比べて無視可能なレベルであるため、何ら問題はない。   Since both the counting circuit 33 and the decoding circuit 15 can be formed by simple logic gates, the increase in circuit area due to the above change is negligible compared to the increase in the area of resistance elements and capacitance elements. There is no.

このように、本実施の形態では、抵抗素子や容量素子等に比べ小さな回路面積で実現可能なカウンタリセット回路5のカウント信号バーCOUNTによって、電源投入直後において、アクティブ降圧回路2による内部降圧電源電位VDDが所望の設定電位に達するに十分な期間、アクティブ降圧回路2を確実に活性状態にできるリセット期間を確保することができる。   As described above, in this embodiment, the internal step-down power supply potential by the active step-down circuit 2 immediately after the power is turned on by the count signal bar COUNT of the counter reset circuit 5 that can be realized with a smaller circuit area than a resistor element, a capacitor element, or the like. A reset period during which the active step-down circuit 2 can be reliably activated can be ensured for a period sufficient for VDD to reach a desired set potential.

すなわち、本実施の形態の半導体記憶装置は、カウンタリセット回路5を有することにより、電源投入後において最低限必要なリセット期間を確実に設定することができる。   That is, the semiconductor memory device of the present embodiment has the counter reset circuit 5 so that the minimum necessary reset period can be reliably set after the power is turned on.

前述したように、最悪のケースとして、パワーオンリセット信号発生回路6から“L”のパワーオンリセット信号バーPORが全く発生しないことも考えられる。この場合も、カウント信号バーCOUNTが“L”の期間中においてアクティブ降圧回路2を活性状態にすることができるため、前述したように、カウンタリセット回路5の“L”維持期間をアクティブ降圧回路2による内部降圧電源電位VDDが所望の設定電位に十分達成可能な期間に設定しておくことにより、確実に内部降圧電源電位VDDを所望の設定電位に設定することができる。   As described above, as a worst case, it is conceivable that the power-on reset signal generation circuit 6 does not generate the “L” power-on reset signal bar POR at all. Also in this case, since the active step-down circuit 2 can be activated while the count signal COUNT is “L”, the “L” maintaining period of the counter reset circuit 5 is set to the active step-down circuit 2 as described above. By setting the internal step-down power supply potential VDD in a period in which the internal step-down power supply potential VDD can sufficiently reach the desired set potential, the internal step-down power supply potential VDD can be reliably set to the desired set potential.

また、カウンタリセット回路5の追加のみによって実現できるため、別途、抵抗素子及び容量素子による遅延回路や定電流源を用いた遅延回路を設ける場合に比べて、消費電力の増加も低く抑えることができる。   Further, since it can be realized only by adding the counter reset circuit 5, an increase in power consumption can be suppressed as compared with a case where a delay circuit using a resistor element and a capacitor element and a delay circuit using a constant current source are separately provided. .

<降圧電源回路系への適用>
上述した実施の形態では、昇圧電位VPPを発生する昇圧電源回路4から発振起動信号RENを出力する例を示したが、昇圧電源回路4に置き換えて降圧電位VBBを発生する降圧電源回路系を設ける構成も考えられる。すなわち、降圧電位VBBは外部より供給される接地電位を低レベル方向にレベルシフトさせて得られる内部電位であり、このような降圧電位VBBを内部電位として発生する内部電位発生回路部として機能する降圧電源回路系を昇圧電源回路4に置き換えることが可能である。
<Application to step-down power supply circuit system>
In the above-described embodiment, an example in which the oscillation start signal REN is output from the boost power supply circuit 4 that generates the boost potential VPP has been described. However, a step-down power supply circuit system that generates the step-down potential VBB is provided instead of the boost power supply circuit 4. Configuration is also conceivable. That is, the step-down potential VBB is an internal potential obtained by shifting the ground potential supplied from the outside in the low level direction, and the step-down potential functions as an internal potential generation circuit unit that generates such a step-down potential VBB as an internal potential. The power supply circuit system can be replaced with the boost power supply circuit 4.

図24は昇圧電源回路4の昇圧電位検出回路12に対応する降圧電源回路系における降圧電位検出回路の内部構成を示す回路図である。   FIG. 24 is a circuit diagram showing the internal configuration of the step-down potential detection circuit in the step-down power supply circuit system corresponding to the step-up potential detection circuit 12 of the step-up power supply circuit 4.

同図に示すように、降圧電位検出回路はPMOSトランジスタQ15,Q16、NMOSトランジスタQ17〜Q19及びコンパレータ23から構成される。ゲート共通のPMOSトランジスタQ15,Q16のソースは共に電源exVddに接続される。PMOSトランジスタQ15のドレインであるノードN21はNMOSトランジスタQ17のドレインに接続され、PMOSトランジスタQ16はゲート,ドレインは共通接続され、ドレインであるノードN22はNMOSトランジスタQ18のドレインに接続される。   As shown in the figure, the step-down potential detection circuit includes PMOS transistors Q15 and Q16, NMOS transistors Q17 to Q19, and a comparator 23. The sources of the common PMOS transistors Q15 and Q16 are connected to the power supply exVdd. The node N21 which is the drain of the PMOS transistor Q15 is connected to the drain of the NMOS transistor Q17, the gate and drain of the PMOS transistor Q16 are connected in common, and the node N22 which is the drain is connected to the drain of the NMOS transistor Q18.

NMOSトランジスタQ17及びQ18はゲートに共通のバイアス信号BIASBが付与され、NMOSトランジスタQ17のソースはゲート,ドレイン共通のNMOSトランジスタQ19のドレインに接続され、NMOSトランジスタQ19のソースに降圧電位VBBが設定される。一方、NMOSトランジスタQ18のソースは接地される。   A common bias signal BIASB is applied to the gates of the NMOS transistors Q17 and Q18, the source of the NMOS transistor Q17 is connected to the drain of the NMOS transistor Q19 common to the gate and drain, and the step-down potential VBB is set to the source of the NMOS transistor Q19. . On the other hand, the source of the NMOS transistor Q18 is grounded.

そして、ノードN21がコンパレータ23の正入力にノードN22がコンパレータ23の負入力に接続され、コンパレータ23の出力が発振起動信号REN2となる。   The node N21 is connected to the positive input of the comparator 23, the node N22 is connected to the negative input of the comparator 23, and the output of the comparator 23 becomes the oscillation start signal REN2.

このような構成において、バイアス信号BIASBとしてNMOSトランジスタQ17及びQ18がオンするレベルの電位(低消費電力で駆動する場合はNMOSトランジスタQ17及びQ18の閾値電圧より若干高めの電位)を付与すると、PMOSトランジスタQ15及びQ16はカレントミラー回路を構成するため、ノードN21及びN22には同一電流量が流れる。したがって、ノードN21は電源exVdd,降圧電位VBB間の所定電位に分圧されるためノードN21の電位は降圧電位VBBの変動に伴い変動し、一方、ノードN22は電源exVdd,接地電位間の所定の基準電位に設定される。   In such a configuration, when a potential at a level at which the NMOS transistors Q17 and Q18 are turned on as the bias signal BIASB (a potential slightly higher than the threshold voltage of the NMOS transistors Q17 and Q18 when driven with low power consumption) is applied, the PMOS transistor Since Q15 and Q16 constitute a current mirror circuit, the same amount of current flows through the nodes N21 and N22. Therefore, since node N21 is divided to a predetermined potential between power supply exVdd and step-down potential VBB, the potential of node N21 varies with the variation of step-down potential VBB, while node N22 has a predetermined potential between power supply exVdd and ground potential. Set to the reference potential.

したがって、降圧電位VBBが十分降圧しノードN21の電位がノードN22の基準電位より低い場合は発振起動信号REN2は“L”となり、降圧電位VBBの降圧レベルが不十分でノードN21の電位がノードN22の基準電位より高い場合は発振起動信号REN2は“H”となる。その結果、発振起動信号REN2は、昇圧電位検出回路12の発振起動信号REN同様、間欠的に“H”パルスを発生する信号となる。   Therefore, when the step-down potential VBB is sufficiently stepped down and the potential of the node N21 is lower than the reference potential of the node N22, the oscillation start signal REN2 becomes “L”, the step-down level of the step-down potential VBB is insufficient, and the potential of the node N21 becomes the node N22. When the reference potential is higher than the reference potential, the oscillation start signal REN2 becomes “H”. As a result, the oscillation start signal REN2 is a signal that intermittently generates “H” pulses, like the oscillation start signal REN of the boosted potential detection circuit 12.

図25は降圧電位VBB発生用の降圧チャージポンプの内部構成を示す回路図である。同図に示すように、チャージポンプ駆動信号発生回路24は発振信号ROSCを受け、発振信号ROSCが発振している際、インバータG51〜G53にそれぞれ駆動信号D11〜D13を出力する。   FIG. 25 is a circuit diagram showing an internal configuration of a step-down charge pump for generating step-down potential VBB. As shown in the figure, the charge pump drive signal generation circuit 24 receives the oscillation signal ROSC, and outputs drive signals D11 to D13 to the inverters G51 to G53, respectively, when the oscillation signal ROSC is oscillating.

インバータG51の出力はキャパシタC11の一方電極C11Eに接続され、キャパシタC11の他方電極C11BはPMOSトランジスタQ70のドレイン及びPMOSトランジスタQ71及びQ72のゲートに接続される。   The output of the inverter G51 is connected to one electrode C11E of the capacitor C11, and the other electrode C11B of the capacitor C11 is connected to the drain of the PMOS transistor Q70 and the gates of the PMOS transistors Q71 and Q72.

PMOSトランジスタQ70はソース及びゲートが共通に接地電位に接続され、PMOSトランジスタQ71及びQ72のソースは接地電位に接続される。   The source and gate of the PMOS transistor Q70 are commonly connected to the ground potential, and the sources of the PMOS transistors Q71 and Q72 are connected to the ground potential.

インバータG52の出力はキャパシタC12の一方電極C12Eに接続され、キャパシタC12の他方電極C12BはPMOSトランジスタQ72のドレイン及びPMOSトランジスタQ73のゲートに共通接続される。   The output of the inverter G52 is connected to one electrode C12E of the capacitor C12, and the other electrode C12B of the capacitor C12 is commonly connected to the drain of the PMOS transistor Q72 and the gate of the PMOS transistor Q73.

インバータG53の出力はキャパシタC13の一方電極C13Eに接続され、キャパシタC13の他方電極C13BはPMOSトランジスタQ71のドレイン及びPMOSトランジスタQ73のソースに共通接続される。   The output of the inverter G53 is connected to one electrode C13E of the capacitor C13, and the other electrode C13B of the capacitor C13 is commonly connected to the drain of the PMOS transistor Q71 and the source of the PMOS transistor Q73.

図26は図25で示した降圧チャージポンプの動作のシミュレーション結果を示すタイミング図である。同図に示すように、発振状態の発振信号ROSCに基づき生成される駆動信号D11〜D13(図26には図示せず)によってキャパシタC11〜C13の一方電極C11E〜C13Eの電位を設定し、キャパシタC11〜C13の容量結合を利用してそれぞれの他方電極C11B〜C13Bを変化させることにより、接地電位(0V)が降圧された降圧電位VBB(−1.2V程度)を発生させている。   FIG. 26 is a timing chart showing a simulation result of the operation of the step-down charge pump shown in FIG. As shown in the figure, the potentials of the electrodes C11E to C13E of the capacitors C11 to C13 are set by drive signals D11 to D13 (not shown in FIG. 26) generated based on the oscillation signal ROSC in the oscillation state. By changing the other electrodes C11B to C13B by using the capacitive coupling of C11 to C13, a step-down potential VBB (about -1.2V) obtained by stepping down the ground potential (0V) is generated.

このような降圧電位検出回路及び降圧チャージポンプを内部に有する降圧電源回路系を設けることにより、昇圧電源回路4と同様に、電源投入直後に間欠的に“H”パルスを発生する発振起動信号REN2を生成することができるため、昇圧電源回路4に置き換えて降圧電位VBBを発生する降圧電源回路系を設けても同様な効果を奏する。   By providing such a step-down potential detection circuit and a step-down power supply circuit system having a step-down charge pump therein, as with the step-up power supply circuit 4, an oscillation start signal REN2 that intermittently generates an “H” pulse immediately after power-on. Therefore, even if a step-down power supply circuit system that generates the step-down potential VBB in place of the step-up power supply circuit 4 is provided, the same effect can be obtained.

なお、本実施の形態では、半導体記憶装置について記載したが、電源投入後において最低限必要なリセット期間を確実に設定することが要求される半導体装置全般において本発明が適用可能であることは勿論である。   Although the semiconductor memory device has been described in this embodiment mode, it is needless to say that the present invention can be applied to all semiconductor devices that are required to reliably set a minimum reset period after power-on. It is.

この発明の実施の形態である半導体記憶装置の内部降圧電源電位周辺部分の構成を示すブロック図である。1 is a block diagram showing a configuration of a peripheral portion of an internal step-down power supply potential in a semiconductor memory device according to an embodiment of the present invention. 図1で示した基準電圧発生回路の内部構成を示す回路図である。FIG. 2 is a circuit diagram showing an internal configuration of a reference voltage generation circuit shown in FIG. 1. 外部より供給される電源(電位)と、定電流源制御信号及び基準電圧との関係を示すグラフである。It is a graph which shows the relationship between the power supply (potential) supplied from the outside, a constant current source control signal, and a reference voltage. 図1で示した昇圧電源回路の内部構成を示すブロック図である。FIG. 2 is a block diagram showing an internal configuration of a boost power supply circuit shown in FIG. 1. 図4で示した昇圧電位検出回路の内部構成を示す回路図である。FIG. 5 is a circuit diagram showing an internal configuration of a boosted potential detection circuit shown in FIG. 4. 図4で示した昇圧電位検出回路による発振起動信号の発生タイミングを示すタイミング図である。FIG. 5 is a timing chart showing generation timing of an oscillation start signal by the boosted potential detection circuit shown in FIG. 4. 図4で示した発振回路の内部構成を示す回路図である。FIG. 5 is a circuit diagram showing an internal configuration of the oscillation circuit shown in FIG. 4. 図4で示した昇圧チャージポンプの内部構成を示す回路図である。FIG. 5 is a circuit diagram showing an internal configuration of a boost charge pump shown in FIG. 4. 図8で示した昇圧チャージポンプの動作のシミュレーション結果を示すタイミング図である。FIG. 9 is a timing chart showing a simulation result of the operation of the boost charge pump shown in FIG. 8. 図1で示したカウンタリセット回路の内部構成を示すブロック図である。FIG. 2 is a block diagram illustrating an internal configuration of a counter reset circuit illustrated in FIG. 1. 図10で示した計数信号発生回路の内部構成を示す回路図である。It is a circuit diagram which shows the internal structure of the count signal generation circuit shown in FIG. 図11で示したスイッチドインバータの内部構成を示す回路図である。It is a circuit diagram which shows the internal structure of the switched inverter shown in FIG. 図10で示した計数回路の内部構成を示す回路図である。It is a circuit diagram which shows the internal structure of the counting circuit shown in FIG. 図10で示したデコード回路の内部構成を示す回路図である。It is a circuit diagram which shows the internal structure of the decoding circuit shown in FIG. 図10で示したカウンタリセット回路の動作説明用のタイミング図である。FIG. 11 is a timing diagram for explaining the operation of the counter reset circuit shown in FIG. 10. 図1で示したパワーオンリセット信号発生回路の内部構成を示す回路図である。FIG. 2 is a circuit diagram showing an internal configuration of a power-on reset signal generation circuit shown in FIG. 1. 図16で示したパワーオンリセット信号発生回路の動作説明用のタイミング図である。FIG. 17 is a timing diagram for explaining the operation of the power-on reset signal generation circuit shown in FIG. 16. 図1で示したアクティブ降圧回路用制御回路の内部構成を示す回路図である。FIG. 2 is a circuit diagram showing an internal configuration of an active step-down circuit control circuit shown in FIG. 1. 図1で示したスタンバイ降圧回路の内部構成を示す回路図である。FIG. 2 is a circuit diagram showing an internal configuration of a standby step-down circuit shown in FIG. 1. 図1で示したアクティブ降圧回路の内部構成を示す回路図である。FIG. 2 is a circuit diagram showing an internal configuration of an active voltage down converter shown in FIG. 1. 本実施の形態による半導体記憶装置の電源投入直後の動作シミュレーションを示すグラフである。5 is a graph showing an operation simulation immediately after power-on of the semiconductor memory device according to the present embodiment. 本実施の形態による半導体記憶装置の電源投入直後の動作シミュレーションを示すグラフである。5 is a graph showing an operation simulation immediately after power-on of the semiconductor memory device according to the present embodiment. 本実施の形態による半導体記憶装置の電源投入直後の動作シミュレーションを示すグラフである。5 is a graph showing an operation simulation immediately after power-on of the semiconductor memory device according to the present embodiment. 降圧電位検出回路の内部構成を示す回路図である。It is a circuit diagram which shows the internal structure of a step-down potential detection circuit. 降圧チャージポンプの内部構成を示す回路図である。It is a circuit diagram which shows the internal structure of a pressure | voltage fall charge pump. 図25で示した降圧チャージポンプの動作のシミュレーション結果を示すタイミング図である。FIG. 26 is a timing chart showing a simulation result of the operation of the step-down charge pump shown in FIG. 25.

符号の説明Explanation of symbols

1 スタンバイ降圧回路、2 アクティブ降圧回路、3 アクティブ降圧回路用制御回路、4 昇圧電源回路、5 カウンタリセット回路、6 パワーオンリセット信号発生回路、7 入力制御回路、8 アドレス遷移検出信号発生回路、11 基準電圧発生回路、12 昇圧電位検出回路、13 発振回路、14 昇圧チャージポンプ、15 デコード回路、30 計数信号発生回路、31〜33 計数回路。
1 standby step-down circuit, 2 active step-down circuit, 3 active step-down circuit control circuit, 4 step-up power supply circuit, 5 counter reset circuit, 6 power-on reset signal generation circuit, 7 input control circuit, 8 address transition detection signal generation circuit, 11 Reference voltage generation circuit, 12 step-up potential detection circuit, 13 oscillation circuit, 14 step-up charge pump, 15 decode circuit, 30 count signal generation circuit, 31-33 count circuit.

Claims (3)

外部より供給される外部電源電位を所定方向にレベルシフトさせて得られる第1の内部電位を発生する第1の内部電位発生回路を備え、前記第1の内部電位発生回路は、内部電位発生用のチャージポンプと、前記チャージポンプを間欠的に活性化するための発振起動信号を発生するチャージポンプ活性化回路部とを含み、
前記発振起動信号の活性状態遷移回数の計数結果に基づき、電源投入後のリセット期間を規定するリセット期間設定用信号を出力するカウンタリセット回路をさらに備える、
半導体装置。
A first internal potential generating circuit for generating a first internal potential obtained by level-shifting an external power supply potential supplied from the outside in a predetermined direction, wherein the first internal potential generating circuit is for generating an internal potential; A charge pump activation circuit unit for generating an oscillation start signal for intermittently activating the charge pump,
A counter reset circuit that outputs a reset period setting signal that defines a reset period after power-on, based on a count result of the number of active state transitions of the oscillation activation signal;
Semiconductor device.
請求項1記載の半導体装置であって、
前記発信起動信号は前記チャージポンプの活性化/非活性化を指示する活性状態/非活性状態を有し、
前記カウンタリセット回路は、
前記発信起動信号の出力に対して第1〜第N(≧2)の順に直列に接続され、各々が第1レベルあるいは第2レベルを指示する第1〜第Nの選択信号を出力する第1〜第Nの計数回路と、
初期状態としてリセット状態を指示する前記リセット期間設定用信号を出力し、前記第1〜第Nの選択信号に基づき、前記発振起動信号の活性状態遷移回数が所定数に達したと判断したとき、リセット期間終了を指示する前記リセット期間設定用信号を出力するデコード回路とを含み、
前記第1の計数回路は、前記発信起動信号の活性状態及び非活性状態により規定される1周期毎に、前記第1の選択信号の信号レベルが第1,第2レベル間で状態遷移し、
第i(i=2〜Nのいずれか)の計数回路は、第(i−1)の選択信号の第1レベル及び第2レベルにより規定される1周期毎に、第iの選択信号の信号レベルが第1,第2レベル間で状態遷移する、
半導体装置。
The semiconductor device according to claim 1,
The transmission activation signal has an active state / inactive state instructing activation / deactivation of the charge pump,
The counter reset circuit is
First to output first to Nth selection signals that are connected in series in the order of the first to Nth (≧ 2) with respect to the output of the transmission activation signal, each indicating the first level or the second level. -Nth counting circuit;
When the reset period setting signal indicating the reset state is output as an initial state, and it is determined that the number of active state transitions of the oscillation start signal has reached a predetermined number based on the first to Nth selection signals, A decoding circuit that outputs the reset period setting signal for instructing the end of the reset period,
In the first counting circuit, the signal level of the first selection signal changes between the first and second levels every cycle defined by the active state and the inactive state of the transmission activation signal,
The i-th (any of i = 2 to N) counting circuit outputs a signal of the i-th selection signal for each period defined by the first level and the second level of the (i−1) -th selection signal. Level transitions between the first and second levels,
Semiconductor device.
請求項1あるいは請求項2記載の半導体装置であって、
活性状態時に第2の内部電位を内部的に発生する第2の内部電位発生回路をさらに備え、前記第2の内部電位発生回路は、前記リセット期間設定用信号がリセット状態を指示する期間、活性状態となるように制御される、
半導体装置。
A semiconductor device according to claim 1 or claim 2, wherein
A second internal potential generating circuit for internally generating a second internal potential in the active state; the second internal potential generating circuit is active during a period when the reset period setting signal indicates a reset state; Controlled to be in a state,
Semiconductor device.
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