JP2006178553A

JP2006178553A - データ転送装置

Info

Publication number: JP2006178553A
Application number: JP2004368644A
Authority: JP
Inventors: Yukihiro Motomura; 幸広本村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2004-12-21
Filing date: 2004-12-21
Publication date: 2006-07-06

Abstract

【課題】ＰＣＩバスインタフェースを具備するチャネルハードウェアをメインフレームに搭載する際、ブリッジ機能を介してデータ転送を実施してもスループットの低下を防止でき、チャネルがデータ転送の結果を把握可能とするブリッジ機能を有するデータ転送装置を提供する。
【解決手段】
データ転送を実施する際の主記憶アドレスは、データ転送を開始するアドレスとページ境界をまたぐ場合は次ページの先頭アドレスをＰＣＩインタフェース経由でチャネルから受け取るが、ページ内のアドレスはデータ転送装置内部で生成しデータ転送を実施する。
【選択図】図１

Description

本発明は、電子計算機システムにおけるチャネル装置に関するものであり、特にＰＣＩインタフェースを有するチャネル装置と専用インタフェースを有する主記憶装置との間のデータ転送装置に関する。

メインフレームコンピュータシステムのチャネル装置は、複数の銅線上で並列にデータ転送を行うパラレル入出力インタフェースをサポートするパラレルチャネル、２００メガビット／秒のデータ転送容量を持つ光ファイバを媒体としたシリアル入出力インタフェースをサポートするＡＣＯＮＡＲＣチャネルと呼ばれる技術が知られていおり、これらのチャネル装置はメインフレーム独自の入出力インタフェース規格に従がって動作する。

メインフレームに搭載する前記チャネルのハードウェアは専用に設計開発し、専用ＬＳＩとしてチャネルカードに搭載され、メインフレ−ム独自の内部インタフェースを介して上位装置である主記憶装置に接続する。

一方、オープン系サーバでは、ＳＣＳＩ、ファイバチャネルなどのオープン系の入出力インタフェースをサポートするチャネルアダプタをサーバのスロットに挿入し、ホスト・プロセッサとは業界標準規格の手段としてＰＣＩ−ＳＩＧにて策定されたＰＣＩバスを介して接続する構成が用いられている。

近年、メインフレームコンピュータシステムではＡＣＯＮＡＲＣチャネルより高速なデータ転送が可能なＦＩＢＡＲＣチャネルが製品化されたが、ＦＩＢＡＲＣチャネルは、メインフレーム独自の入出力インタフェースではなく、ＡＮＳＩのＦＣ−ＳＢ−２（Fibre Channel Single Byte command code sets-2 mapping protocol）にて規格化された入出力インタフェースに準拠しており、オープン系インタフェースを取り入れた入出力インタフェースである。このようにメインフレームコンピュータシステムにオープン系インタフェースをサポートするチャネル装置を搭載することに対する要求は、今後高まっていくと予想される。

オープン系サーバに搭載するためのチャネルアダプタはＰＣＩバスインタフェースを具備するのは必須であるが、該チャネルアダプタをメインフレームに搭載するためには、更に、メインフレ−ム独自の内部インタフェースに対応する必要がある。

チャネルアダプタをメインフレ−ム独自の内部インタフェースに対応させるためには、チャネルアダプタのチャネルハードウェアに、メインフレ−ムの内部インタフェースで動作可能となるような論理部分を追加する施策（施策１）、あるいは、チャネルハードウェアのＰＣＩインタフェースの制御論理部分をメインフレ−ムの内部インタフェースの制御論理に作り変えるといった施策（施策２）をとれば可能である。

しかしながら、施策１はチャネルハードウェアを構成するＬＳＩのピン、ゲートの増加、検証期間の増加を招き開発コストが大きくなる。また、チャネルハードウェアを新規に開発する場合に限定された施策となる。

施策２は、チャネルハードウェアを構成するＬＳＩが２種類となる。近年の光ファイバを伝送媒体とする入出力インタフェースは数Ｇｂｐｓという高速となっており、今後更に高速化される傾向にある。高速化される入出力インタフェースに対応するため、チャネルハードウェアでは入出力インタフェース論理部分の高速化、データ転送用のバッファの多重化、マイクロプログラムが動作するプロセッサ部分の高速化などの要求があり、この要求を実現するためにチャネルハードウェアは高速、大規模なＡＳＩＣで構成する必要がある。高速、大規模なＡＳＩＣは、ＬＳＩ化する場合の初期費用が高く、２種類のＬＳＩを開発するとコストを大きく増加させてしまう。

施策１、施策２はいずれもチャネルハードウェアを変更することが前提であるため、異なるチャネルアダプタをメインフレームに搭載する場合には、チャネルハードウェア毎に変更を実施する必要が有り、更なる開発コストの増加を招いてしまう。

施策１、施策２に対して、ＰＣＩバスインタフェースをメインフレ−ム独自の内部インタフェースに変換するブリッジ機能を用いる施策（施策３）で対応することも可能である。

施策３は、チャネルハードウェアの変更は不要で、ブリッジハードウェアの開発が必要となるが、ブリッジハードウェアはデータ転送に特化したハードウェアであり、チャネルハードウェアのように高速性を要求される入出力インタフェース論理部、マイクロプログラムが動作するプロセッサ部が不要であるため、チャネルに比べ低速、小規模な構成で実現できる。このため開発コストでは有利である。

しかし、ＰＣＩバスインタフェースでは、主記憶に対するフェッチのデータ転送を実行する場合、チャネルはＰＣＩバスにリードコマンドとアドレス情報を出し、ターゲットとするデータを受け取った後、更にデータが必要な場合は、再度ＰＣＩバスにリードコマンドとアドレス情報を出してターゲットとなるデータを受け取るといった動作を繰り返す。

このようなデータ転送形態ではＰＣＩバスにリードコマンドとアドレスを出してからターゲットデータを受け取るまでのターンアラウンド時間がスループットを決める大きな要因となるが、ブリッジハードウェアを介してデータ転送を実行するとターンアラウンド時間が延びることになりスループットを確保することが難しくなる。

また、メインフレームにおけるチャネルと主記憶装置との間のデータ転送では、主記憶装置をアクセスする都度、アクセスの正常性がチェックされ、正常な場合のみ主記憶へのアクセスが許可され、異常の場合、主記憶へのアクセスは抑止され、異常となった要因、異常を検出した時点のデータ転送の残カウントなどをオペレーティングシステム（ＯＳ）へ報告するが、ＰＣＩバスインタフェースではこのような主記憶装置へのアクセスの正常性のチェック機能を備えていないといった問題がある。

特開2002-99437号公報

上記背景技術では、オープン系サーバに搭載するチャネルアダプタをメインフレームに搭載するために、開発コストがかかるチャネルハードウェアの変更ではなく、ＰＣＩバスインタフェースをメインフレ−ム独自の内部インタフェースに変換するブリッジ機能を用いることで対応する場合に、ブリッジ機能を介してデータ転送を実行するとターンアラウンド時間が延びることになりスループットを確保することが難しくなるといった問題や、データ転送実行中に主記憶装置上で発生した異常に対し、異常となった要因と異常終了した時点のデータ転送の残カウントなどをチャネルが認識できずＯＳへ報告することができないといった問題が発生する。

本発明の目的は、ＰＣＩバスインタフェースを具備するチャネルハードウェアをメインフレームに搭載する際、ブリッジ機能を介してデータ転送を実施してもスループットの低下を防止でき、チャネルがデータ転送の結果を把握可能とするブリッジ機能を有するデータ転送装置を提供することにある。

本発明のデータ転送装置は、データ転送を実施する際の主記憶アドレスは、データ転送を開始するアドレスとページ境界をまたぐ場合は次ページの先頭アドレスをＰＣＩインタフェース経由でチャネルから受け取るが、ページ内のアドレスはデータ転送装置内部で生成しデータ転送を実施する。

以上説明したように本発明によれば、ＰＣＩバスインタフェースを具備するチャネルハードウェアをメインフレームに搭載する際、データ転送を実施してもスループットの低下を防止しでき、チャネルがデータ転送の結果を把握可能なデータ転送装置を提供することができる。

以下、本発明によるデータ転送装置の一実施例を図面により説明する。

図１は本発明の一実施例によるデータ転送装置を搭載したチャネルカードのブロック図、図２はデータ転送装置内の主記憶要求制御部のブロック図、図３はデータ転送装置内の主記憶応答制御部のブロック図、図４はＰＣＩアドレスによるアドレス空間の割当ての一例を示した図である。

本発明が適用されたチャネルカードは、図１に示すように、入出力装置と主記憶装置１０４との間でデータ転送を実施するチャネル１０２、主記憶装置１０４、データ転送装置１０１で構成される。チャネル１０２はマイクロプログラムを内蔵し、該マイクロプログラムにより制御され、入出力命令で指定されたチャネルコマンドワード（ＣＣＷ）にしたがいデータ転送を実施する。

データ転送装置１０１は、ＰＣＩインタフェース制御部１０５、主記憶インタフェース制御部１０８、データ転送制御部１０７、チャネルから受け取るアドレス情報を格納するアドレス情報格納バッファ（ＡＤＲＢＵＦ）１０８、チャネルから主記憶装置へのストアデータを格納するストアデータバッファ（ＳＤＢ）１０９、主記憶装置からチャネルへのフェッチデータを格納するフェッチデータバッファ（ＦＤＢ）１１０から構成され、データ転送制御部１０７はＰＣＩバスに接続するチャネルの数とチャネル内で同時に実行可能なデータ転送の数に対応し多重化される。

データ転送装置１０１は、チャネル１０２とはＰＣＩバスを介して接続し、主記憶装置１０４とは独自の内部インタフェースを介して接続する。データ転送装置１０１の機能について以下に説明する。

ＰＣＩインタフェース制御部１０５は、ＰＣＩインタフェースのプロトコルにしたがい複数のチャネル１０２からのＰＣＩバスの使用要求を調停し、バス使用権を獲得したチャネルとの間でアドレス情報およびデータの送受信を行う。チャネルから受け取ったアドレス情報をデコードし、データ転送制御部１０７または、主記憶装置１０４へのアクセスなのかを判断する。

ＰＣＩアドレスによるアドレス空間の割当ての一例を図４に示す。図４では、ＰＣＩアドレス空間は主記憶装置、データ転送装置、チャネルに区分され、データ転送装置に割当てられているアドレス空間は、更に共通部とチャネルに対応して設置されるデータ転送制御部に区分される。

ＰＣＩインタフェース制御部１０５はチャネルからのアドレスがデータ転送装置を示している場合は、ＰＣＩバスコマンドにしたがいデータ転送制御部内のレジスタのリードまたはレジスタへのライトを実行する。また、チャネルからのアドレスが主記憶装置を示している場合は、アドレス情報をアドレス情報格納バッファ（ＡＤＲＢＵＦ）１０８へ格納し、更に、チャネルが指示するＰＣＩバスコマンドがライト系の場合はデータをストアデータバッファ（ＳＤＢ）１０９へ格納する。チャネルが指示するＰＣＩバスコマンドがリード系の場合は、フェッチデータバッファ（ＦＤＢ）を参照し、データをチャネル１０２へ返送する。

主記憶インタフェース制御部１０６は、データ転送制御部１０７から主記憶装置１０４に対するアクセス要求の受付け処理、処理順序の決定処理を実施後、主記憶装置１０４へアクセス要求を送信する。主記憶装置へのアクセス要求がフェッチの場合は、コマンド情報とアドレスを送信し、アクセス要求がストアの場合は、コマンド情報とアドレスに加えストアデータバッファ（ＳＤＢ）１０９に格納されているストアデータを転送する。また、主記憶装置１０４は、アクセス要求に対し、アクセス要求が異常終了した場合の要因を示す結果情報およびアクセス要求がフェッチの場合はフェッチデータを返送する。主記憶インタフェース制御部１０６は、主記憶装置１０４からの結果情報およびフェッチデータを受け、結果情報をデータ転送制御部１０７へ転送し、フェッチデータをフェッチデータバッファ（ＦＤＢ）１１０へ格納する。

データ転送制御部１０７は、チャネルからあらかじめ指定された総データ転送長を保持しておき、主記憶装置へのアクセス要求毎にアクセス要求が完了したデータ長を減算し保持しておく主記憶要求長保持レジスタ（ＲＱＢＣ）１１３とアドレス情報格納バッファ（ＡＤＲＢＵＦ）１０８から読み出したアドレス情報を保持しておくアドレス情報レジスタ（ＡＤＲＩＮＦ）１１４を主な構成要素とする主記憶要求制御部１１１、チャネル装置からあらかじめ指定された総データ転送長を保持しておき、主記憶装置１０４とのデータ転送が完了する毎にデータ転送が完了したデータ長を減算し、転送残カウントを保持しておく転送残カウント保持レジスタ（ＡＶＢＣ）１１５と主記憶装置１０４とのデータ転送が完了する毎にデータ転送の結果を蓄積しておく主記憶結果保持レジスタ（ＭＦＩ）１１６を主な構成要素とする主記憶応答制御部１１２から構成される。

図２により主記憶要求制御部１１１の詳細を説明する。主記憶要求長保持レジスタ（ＲＱＢＣ）１１３には、データ転送を開始する前に、チャネルマイクロプログラムがＰＣＩインタフェースを介してＣＣＷで指定された総転送長をセットしておく。総転送長をセットすると同時にＡＤＲＢＵＦ読み出し要求フラグ（ＦＦ−Ｂ）２０２がセットされＡＤＲＢＵＦ１０８に対しＡＤＲＢＵＦ読み出し要求を送出する。ＡＤＲＢＵＦ１１８は読み出し要求に対し、アドレス情報が格納されていれば、アドレス情報を読み出し主記憶１１１へ転送し、ＡＤＲＢＵＦ読み出し応答信号を返送する。読み出し主記憶要求制御部１１１はＡＤＲＢＵＦ読み出し応答信号をトリガにアドレス情報をアドレス情報レジスタ（ＡＤＲＩＮＦ）１１４へセットし、ＡＤＲＢＵＦ読み出し要求フラグ（ＦＦ−Ｂ）２０２のリセット、アドレス情報有効フラグ（ＦＦ−Ｃ）２０３をセットする。アドレス情報有効フラグ（ＦＦ−Ｃ）２０３がセットされており、かつ、ＲＱＢＣ１１３が０より大きく、かつ、主記憶アクセスで異常を検出し以降の主記憶アクセスを抑止するたの主記憶アクセス抑止信号が０であると主記憶アクセス要求フラグ（ＦＦ−Ａ）２０１がセットされ主記憶インタフェース制御部へ主記憶アクセス要求と主記憶アドレス情報を送出する。主記憶インタフェース制御部で主記憶アクセス要求が受付けられると主記憶アクセス要求受付信号が返送される。主記憶アクセス要求受付信号によりＲＱＢＣ１１３から主記憶アクセスで処理したデータ長であるＲＥＱＬが減算され、ＡＤＲＩＮＦ１１４のアドレスにＲＥＱＬが加算され次に処理すべき主記憶アドレスを指し示す。主記憶アクセス要求受付信号で主記憶へのアクセス要求フラグであるＦＦ−Ａ２０１はりセットされるが、ＲＱＢＣ１１３が０またはＡＤＲＩＮＦ１１４の主記憶アドレスがページ境界の先頭アドレスを指し示すまでは再度セットされ、主記憶へのアクセス要求を送出しつづける。ＲＱＢＣ１１３が０になった場合は、チャネルマイクロプログラムが設定した総転送長のデータに対する主記憶アクセス要求をすべて完了した状態であり、主記憶アクセスは終了する。ＡＤＲＩＮＦ１１４の主記憶アドレスがページ境界を指し示す場合は、現在実行中のカレントページに対する主記憶アクセスが正常終了し、次ページのデータ転送の実行許可を示す次ページ許可信号を受ける迄、主記憶アクセスを抑止する。次ページ許可信号を受けるとＦＦ−Ｂ２０２がセットされＡＤＲＢＵＦ１０８に対しＡＤＲＢＵＦ読み出し要求を送出し、新たにアドレス情報を読み出した後にデータ転送を再開する。

上記のような手順により、データ転送を実施する際の主記憶アドレスは、データ転送を開始するアドレスとページ境界をまたぐ場合は次ページの先頭アドレスをＰＣＩインタフェース経由でチャネルから取り込むが、ページ内のアドレスはデータ転送装置内部で生成しデータ転送を実施する。

図３により主記憶応答制御部１１２の詳細を説明する。転送残カウント保持レジスタ（ＡＶＢＣ）１１５には、データ転送を開始する前に、チャネルマイクロプログラムがＰＣＩインタフェースを介して総転送長をセットしておく。ＡＶＢＣ１１５への総転送長セットと同時に主記憶アクセスの結果を保持する主記憶結果保持レジスタ（ＭＦＩ）１１６が０クリアされる。

主記憶要求制御部１１１から送出された主記憶アクセス要求は、主記憶インタフェース制御部１０６を経由して主記憶装置へ送信され、主記憶装置はアクセス要求に対し、アクセス要求が異常終了した場合の要因を示す結果情報およびアクセス要求がフェッチの場合はフェッチデータを返送する。結果情報は主記憶インタフェース制御部１０６を経由し、データ転送制御部１０７内の主記憶応答制御部１１２へ主記憶アクセス応答信号とともに転送される。主記憶応答制御部１１２では主記憶アクセス応答信号により主記憶アクセスで処理したデータ長であるＲＥＱＬがＡＶＢＣ１１５から減算され、主記憶アクセスの結果情報が主記憶結果保持レジスタ（ＭＦＩ）１１６にセットされ、主記憶アクセス完了フラグ（ＡＶＦＬＧ）３０１がインクリメントされる。

ＡＶＦＬＧ３０１はデータ転送がどこまで完了しているかを示すカウンタであり、フェッチが完了し、フェッチしたデータをＦＤＢへ格納する毎にインクリメントし、フェッチデータをチャネルへ返送する毎にデクリメントする。ＡＶＦＬＧ３０１は、主記憶アクセス完了フラグとしてＰＣＩインタフェース制御部へ送られ、ＰＣＩインタフェース制御部は主記憶アクセス完了フラグが０でなければチャネルへフェッチデータを返送する。ＰＣＩインタフェース制御部はチャネルへフェッチデータを返送するとＰＣＩ送出完了信号を主記憶応答制御部１１２へ通知し、ＡＶＦＬＧ３０１がデクリメントされる。

主記憶アクセスが正常に処理された場合、主記憶装置から返送される結果情報はオール０であり、主記憶装置へのアクセス完了の都度、主記憶結果保持レジスタ（ＭＦＩ）１１６へは０がセットされ、ＡＶＢＣ１１５は減算される。全てのデータ転送が終了した時点でＭＦＩ１１６、ＡＶＢＣ１１５はオール０になる。

主記憶アクセスで異常が発生した場合は、主記憶装置から返送される結果情報は異常の要因に対応するビットが１となりＭＦＩ１１６にセットされる。結果情報がオール０で無い場合、ＡＶＢＣ１１５の減算は抑止され、転送残カウントとして保持される。全てのデータ転送が終了した時点でＭＦＩ１１６には異常となった要因がセットされ、ＡＶＢＣ１１５は転送残カウントが保持された状態となる。また、ＭＦＩ１１６に異常となった要因がセットされると、以降の主記憶装置へのアクセスを抑止するために、主記憶アクセス抑止信号を主記憶要求制御部１１１へ送出する。

ＡＶＢＣ１１５とＭＦＩ１１６は、チャネルマイクロプログラムがＰＣＩインタフェースを介してアクセス可能であり、チャネルマイクロプログラムはＡＶＢＣ１１５とＭＦＩ１１６の値によりデータ転送の結果を把握することができる。

前述した本発明の一実施例によれば、データ転送を実施する際の主記憶アドレスは、データ転送を開始するアドレスとページ境界をまたぐ場合は次ページの先頭アドレスをＰＣＩインタフェース経由でチャネルから受け取るが、ページ内のアドレスはデータ転送装置内部で生成し、要求長保持手段の値が０またはアドレスがページ境界を示すまで、主記憶装置との間でデータ転送を実施する。主記憶装置からフェッチしたデータはバッファへ格納しておき、チャネルから該ページへの主記憶アクセス要求を受けたときに、バッファからデータをチャネルへ返送することで、チャネルがＰＣＩバスにリードコマンドとアドレスを出してからターゲットデータを受け取るまでのターンアラウンド時間を短縮できスループットの低下を防止できる。

また、本発明の一実施例によれば、主記憶アクセスで異常が発生した場合に、異常の要因と、異常が発生した時点の転送残カウントを保持しておけるレジスタを用意し、該レジスタをチャネルマイクロからアクセス可能とすることで、チャネルマイクロプログラムがデータ転送の結果を把握することができる。

なお、本発明の他の形態は次の通りである。
（１）主記憶装置とチャネル装置との間でデータ転送を行うデータ転送装置において、転送するデ−タを一時的に格納するデ−タバッファを具備し、チャネル装置とはＰＣＩバスインタフェースを介してデータ転送を実施し、主記憶装置とは独自の内部インタフェースを介してデータ転送を実施するデータ転送装置であって、チャネル装置からあらかじめ指定された総データ転送長を保持しておき主記憶装置へのデータ要求毎にデータ要求が完了したデータ長を減算し保持しておく要求長保持手段、前記要求長保持手段に格納されたデータ長にしたがい主記憶装置とデータ転送を実施する手段、チャネル装置からあらかじめ指定された総データ転送長を保持しておき主記憶装置とのデータ転送が完了する毎にデータ転送が完了したデータ長を減算し保持しておく転送残カウント保持手段、主記憶装置とのデータ転送が完了する毎にデータ転送の結果を蓄積しておく結果保持手段を備える。
（２）（１）に追加してさらに、ライト系のコマンドを実行するとき、チャネル装置からデータ転送を開始するアドレスまたは、ページ境界をまたぐ場合は次ページの先頭アドレスを受け取ると、チャネルから次の主記憶へのアクセス要求を受ける前に、ページ内のアドレスをデータ転送装置内部で生成し、上記要求長保持手段の値が０またはアドレスがページ境界を示すまで、主記憶装置との間でデータ転送を実施し、主記憶装置からフェッチしたデータをバッファへ格納しておき、チャネルから該ページへの主記憶アクセス要求を受けたときにバッファからデータをチャネルへ返送する。
（３）（１）または（２）に追加して、さらに主記憶装置との間でデータ転送を実施する際、主記憶装置とのデータ転送が完了する毎に前記転送残カウント長保持手段からデータ転送が完了したデータ長を減算し、主記憶装置から返送されたデータ転送の結果を前記結果保持手段に蓄積しておき、チャネルが該転送残カウント長保持手段と該結果保持手段を参照することでデータ転送の結果を確認する。

前記データ転送装置で、ライト系のコマンドを実行するとき、チャネル装置からデータ転送を開始するアドレスまたは、ページ境界をまたぐ場合は次ページの先頭アドレスを受け取ると、チャネルから次の主記憶へのアクセス要求を受ける前に、ページ内のアドレスをデータ転送装置内部で生成し、要求長保持手段の値が０またはアドレスがページ境界を示すまで、主記憶装置との間でデータ転送を実施する。主記憶装置からフェッチしたデータはバッファへ格納しておき、チャネルから該ページへの主記憶アクセス要求を受けたときに、バッファからデータをチャネルへ返送することで、チャネルがＰＣＩバスにリードコマンドとアドレスを出してからターゲットデータを受け取るまでのターンアラウンド時間を短縮できスループットの低下を防止できる。

また、前記データ転送装置で、主記憶装置との間でデータ転送を実施する際、主記憶装置とのデータ転送が完了する毎に転送残カウント保持手段からデータ転送が完了したデータ長を減算すると共に、主記憶装置から返送されたデータ転送の結果を結果保持手段に蓄積しておくことで、チャネルが該転送残カウント保持手段と該結果保持手段を参照しでデータ転送の結果を確認することができるようになる。

本発明の一実施例によるデータ転送装置を搭載したチャネルカードのブロック図を示す。データ転送装置内の主記憶要求制御部のブロック図を示す。データ転送装置内の主記憶応答制御部のブロック図を示す。ＰＣＩアドレスによるアドレス空間の割当て図を示す。

符号の説明

１００チャネルカード
１０１データ転送装置
１０２チャネル
１０３ＰＣＩバス
１０４主記憶装置
１０５ＰＣＩインタフェース制御部
１０６主記憶インタフェース制御部
１０７データ転送制御部
１０８アドレス情報格納バッファ
１０９ストアデータバッファ
１１０フェッチデータバッファ
１１１主記憶要求制御部
１１２主記憶応答制御部
１１３主記憶要求長保持レジスタ
１１４アドレス情報レジスタ
１１５転送残カウント保持レジスタ
１１６主記憶結果保持レジスタ
２０１主記憶アクセス要求フラグ
２０２ＡＲＤＢＵＦ読み出し要求フラグ
２０３アドレス情報有効フラグ
３０１主記憶アクセス完了フラグ

Claims

転送するデ−タを一時的に格納するデ−タバッファを具備し、
チャネル装置とＰＣＩバスインタフェースを介してデータ転送を実施し、
主記憶装置と独自の内部インタフェースを介してデータ転送を実施するデータ転送装置であって、
前記チャネル装置からあらかじめ指定された総データ転送長と前記主記憶装置へのデータ要求毎にデータ要求が完了したデータ長を減算し保持しておく要求長保持手段と、
前記要求長保持手段に格納されたデータ長に従い前期主記憶装置とデータ転送を実施する手段と、
前記主記憶装置とのデータ転送が完了する毎に前記要求長保持手段が保持する前記総データ転送長からデータ転送が完了したデータ長を減算する転送残カウント保持手段と、
前記主記憶装置とのデータ転送が完了する毎にデータ転送の結果を蓄積しておく結果保持手段を備えたことを特徴とするデータ転送装置。