JP2006172004A - デバッグ支援装置およびインサーキットエミュレータ - Google Patents
デバッグ支援装置およびインサーキットエミュレータ Download PDFInfo
- Publication number
- JP2006172004A JP2006172004A JP2004361797A JP2004361797A JP2006172004A JP 2006172004 A JP2006172004 A JP 2006172004A JP 2004361797 A JP2004361797 A JP 2004361797A JP 2004361797 A JP2004361797 A JP 2004361797A JP 2006172004 A JP2006172004 A JP 2006172004A
- Authority
- JP
- Japan
- Prior art keywords
- address
- cpu
- information
- access
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
【課題】 不定期に出現し得る現象を捉え得るデバッグ支援装置およびエミュレータ装置を提供する。
【解決手段】 デバッグ支援装置20では、アクセス変換部25により、ターゲットCPU11がRAM15等に対して送出し得る読出制御情報Rおよび書込制御情報W¬のいずれも書込制御情報W¬に変換し、この書込制御情報W¬に基づいて、アクセス監視メモリ23により、ターゲットCPU11がRAM15等からデータを読み出すときの読み出しアドレスおよび/またはターゲットCPU11がRAM15にデータを書き込むときの書き込みアドレスに対応してターゲットCPU11からアクセスのあるアドレス情報ADRをアドレスバス19aから取得して記憶し、それをデータ監視部21によりアクセス監視メモリ23から読み出して入出力部27に出力する。
【選択図】 図1
【解決手段】 デバッグ支援装置20では、アクセス変換部25により、ターゲットCPU11がRAM15等に対して送出し得る読出制御情報Rおよび書込制御情報W¬のいずれも書込制御情報W¬に変換し、この書込制御情報W¬に基づいて、アクセス監視メモリ23により、ターゲットCPU11がRAM15等からデータを読み出すときの読み出しアドレスおよび/またはターゲットCPU11がRAM15にデータを書き込むときの書き込みアドレスに対応してターゲットCPU11からアクセスのあるアドレス情報ADRをアドレスバス19aから取得して記憶し、それをデータ監視部21によりアクセス監視メモリ23から読み出して入出力部27に出力する。
【選択図】 図1
Description
本発明は、デバッグ支援装置およびインサーキットエミュレータに関するものである。
従来より、CPUやマイクロプロセッサ等(以下これらを総称し「CPU」という。)を組み込んだコンピュータシステムの開発では、当該CPU上で実行されるコンピュータプログラム(以下「プログラム」という。)のデバッグ作業において、例えば、図8に示すようなインサーキットエミュレータ100が用いられている。
即ち、図8に示すように、デバッグの対象となるプログラムを実行し得るコンピュータシステム90のCPU(以下「ターゲットCPU」という。)91には、システムバス99(アドレスバス99a、データバス99bおよび制御バス99c)を介して、ROM93、RAM95等のメモリ装置や周辺機器(PER)97等が接続されており、これらに対してデータの読み出しや書き込みを可能にしている。
一方、このターゲットCPU91の代わりに、当該プログラムを実行可能にエミュレートするインサーキットエミュレータ100は、例えば、エミュレータCPU101、ブレーク検出部103、トレースメモリ105および入出力部107により構成されており、ターゲットCPU91を実装するための図略のCPUソケット等を介して、コンピュータシステム90のシステムバス99に接続可能に構成されている。
エミュレータCPU101は、ターゲットCPU91の動作をエミュレートしてターゲットCPU91の代わりにデバッグの対象となるプログラムを実行する機能を有するもので、入出力部107と併せて、例えば、パーソナルコンピュータ(以下「パソコン」という。)により実現されている。入出力部107は、ターゲットCPU91によるエミュレートを停止させるブレークポイント(ブレークアドレス)を入力したり、またエミュレート停止後にそれまで採取したアドレス情報ADR、データ情報DATAおよび制御情報R/W¬を表示したりするデータの入出力機能を有する。なお「¬」は、その直前の1文字に負論理記号であるアッパーバーが付されていることを意味する記号である。
このエミュレータCPU101にバス接続されているブレーク検出部103は、コンピュータシステム90のシステムバス99に接続可能に構成されている。このブレーク検出部103は、システムバス99のアドレスバス99aから入力されるアドレス情報ADRが、予め設定されているブレークアドレスに一致するか否かを判断し、一致した場合にその旨のブレーク検出通知をエミュレータCPU101に出力し得る機能を有する。このブレークアドレスは、入出力部107からエミュレータCPU101に入力されるブレークポイントに基づいてエミュレータCPU101がブレーク検出部103に設定するもので、通常、エミュレートの開始前に設定されている。
ブレーク検出部103と同様にトレースメモリ105も、エミュレータCPU101にバス接続されるとともにコンピュータシステム90のシステムバス99に接続可能に構成されている。このブレーク検出部103は、アドレスバス99aから入力されるアドレス情報ADR、データバス99bから入力されるデータ情報DATAおよび制御バス99cから入力される制御情報R/W¬(以下、これらを「トレース情報」と総称する。)を、それぞれ蓄積し得る機能を有し、例えば、半導体メモリ装置により構成されている。なお、トレースメモリ105によって蓄積されたトレース情報は、必要に応じてエミュレータCPU101に出力可能に構成されている。
なお、図8では、システムバス99との接続関係を明確にするため、インサーキットエミュレータ100は、ターゲットCPU用のソケットを介することなく、システムバス99に直接接続されているように表現されていること、またターゲットCPU91とインサーキットエミュレータ100とが併存するように記載されているが、実際には、これらのうちのいずれか一方のみシステムバス99に接続されていること、に留意されたい。
このようにインサーキットエミュレータ100を構成することで、エミュレータCPU101は、図9に示すようなエミュレート処理を行う。即ち、図9に示すように、エミュレータCPU101によるエミュレート処理では、まずステップS901によりトレースメモリ105等の初期化処理が行われた後、ステップS903によりブレークアドレスを設定する処理が行われる。このブレークアドレス設定処理では、入出力部107から入力されたブレークポイントに基づいたブレークアドレスを、エミュレータCPU101がブレーク検出部103に設定する。
ステップS903によりブレークアドレスが設定されると、続くステップS905では、ターゲットCPU91の動作をエミュレートする処理、つまりエミュレート処理の実行が行われる。この処理は、図略のサブルーチンにより行われるもので、ターゲットCPU91の機能を、例えば、1命令ごとにエミュレートするとともにトレースメモリ105によってトレース情報(アドレス情報ADR、データ情報DATAおよび制御情報R/W¬)を取得する。
ステップS907では、ステップS905によるエミュレート処理後のアドレスがブレークアドレスと一致するか否かを判断する処理が行われる。この処理では、ブレーク検出部103から入力されるブレーク検出通知に基づいて判断され、当該処理後のアドレスがブレークアドレスと一致する場合には(S907:Yes)、エミュレータCPU101によるエミュレート処理を止める必要があるため、続くステップS909に処理を移行してエミュレート処理を中断する(中断フラグをオンにする)。これに対し、当該処理後のアドレスがブレークアドレスと一致しない場合には(S907:No)、エミュレータCPU101によるエミュレート処理を続ける必要があるため、続くステップS909をスキップしてステップS911に処理を移行する。
ステップS911では、エミュレート処理がステップS909により中断されたか(中断フラグがオンか)、それともエミュレート処理が終了したか(プログラムの終了か)否かを判断する処理が行われる。そして、この判断処理によりエミュレート処理が中断も終了もしていない場合には(S911:No)、処理をステップS905に戻して再びステップS905によるエミュレート処理の実行を行う。一方、ステップS911によりエミュレート処理が中断または終了している場合には(S911:Yes)、続くステップS913により、トレースメモリ105に蓄積されたトレース情報をトレースメモリ105から読み出す処理を行う。
ステップS915では、ステップS913によりトレースメモリ105から読み出されたトレース情報を入出力部107に出力、例えば液晶ディスプレィやCRTに表示する処理が行われる。これにより、エミュレートの開始からブレークアドレスで止まるまで、あるいはプログラムが終了するまでのトレース情報(アドレス情報ADR、データ情報DATA等)、つまりターゲットCPU91による実行軌跡と実質的に同等のものを視覚的に把握することが可能となる。なお、ブレークポイントとしては、アドレスだけではなく、例えば、レジスタやプログラムカウンタの値等をトリガ情報にすることもある。
このように従来のインサーキットエミュレータ100では、ブレークポイント(アドレス、レジスタ値等)といった予め設定されているトリガ情報に従ってエミュレート処理の中断条件を設定している。そのため、例えば、再現性の乏しい不定期に出現する現象を捉えてデバッグ作業をしようとしても、それについてのブレークポイント等を設定すること非常に難しい。つまり、毎回ではなく、いつ発生するのか予想できない現象については、エミュレート処理を中断させるトリガ情報として何を設定すれば良いのか見当がつき難いため、ブレークポイントの設定をすることが極めて困難になる。
そこで、下記特許文献1に開示される「異常動作検出方法及びエミュレータ」では、プロセッサ(CPU)によるターゲットプログラム(プログラム)の実行情報を記憶しておき、この記憶情報と、その後に実行して得られるターゲットプログラム(プログラム)の実行情報とを比較することで、例えば、ループ処理等の繰り返し実行される処理において再現性の低い異常動作状態を検出可能にしている。
特開平5−173830号公報(第2頁〜第5頁)
しかしながら、上記特許文献1に開示される技術では、デバッグの対象となるプログラムが一定の実行パターンで処理されるもの、例えば、ループ処理内の実行については、有効に機能するものの、当該処理中に条件分岐等が含まれる場合には、分岐条件の組み合わせによる複数通りの実行パターンが存在する。そのため、このような場合において、当該開示技術を適用しようとすれば、一定の実行パターンを分岐条件ごとに設定する必要が生じることから、デバッグ条件の設定が煩雑となり、デバッグ作業の実情に沿わないという新たな課題が発生し得る。
また、デバッグの対象となるプログラムが、最初(開始)から最後(終了)まで条件判断等がなく処理されることは希であるため、プログラムの全体について再現性の乏しい現象を捉えてデバッグ作業を行いたい場合には、当該開示技術の適用は難しい。
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、不定期に出現し得る現象を捉え得るデバッグ支援装置およびエミュレータ装置を提供することにある。
上記目的を達成するため、特許請求の範囲に記載の請求項1のデバッグ支援装置では、デバッグの対象となるプログラムを実行し得るCPU[11]とこのCPU[11]に接続されるアドレスバス[19a]を介して前記CPU[11]がアクセス可能なメモリ装置[13,15]とを含んで構成されるコンピュータシステム[10]に対するデバッグ作業を支援し得るデバッグ支援装置であって、前記CPU[11]が前記メモリ装置[13,15]に対して送出し得る読出制御情報[R]および書込制御情報[W¬]を伝送する制御バス[19c]に接続され得るとともに、前記読出制御情報[R]および前記書込制御情報[W¬]のいずれも書込制御情報[W¬]に変換して出力し得る制御情報変換手段[25]と、前記アドレスバス[19a]に接続され得るとともに、前記制御情報変換手段[25]から出力される前記書込制御情報[W¬]に基づいて、前記CPU[11]が前記メモリ装置[13,15]からデータを読み出すときの読み出しアドレスおよび/または前記CPU[11]が前記メモリ装置[15]にデータを書き込むときの書き込みアドレスに対応して前記CPU[11]からアクセスのあるアドレス情報[ADR]を前記アドレスバス[19a]から取得して記憶可能なアクセス情報記憶手段[23]と、前記アクセス情報記憶手段[23]により記憶された前記アドレス情報[ADR]を前記アクセス情報記憶手段[23]から読み出して出力装置[27]に出力し得るアドレス情報出力手段[21]と、を備えることを技術的特徴とする。なお、[ ]内の数字等は、[発明を実施するための最良の形態]の欄で説明する符号に対応し得るものである(以下同じ)。
特許請求の範囲に記載の請求項2のデバッグ支援装置では、請求項1記載のデバッグ支援装置において、前記アクセス情報記憶手段[23]は、一方のポート[ADR−1,DAT−1]から前記アドレス情報[ADR]を入力して記憶し、この記憶されたアドレス情報[ADR]を他方のポート[ADR−2,DAT−2]から出力し得るデュアルポートメモリ[23’]であることを技術的特徴とする。
特許請求の範囲に記載の請求項3のインサーキットエミュレータでは、デバッグの対象となるプログラムを実行し得るCPU[11]とこのCPU[11]に接続されるアドレスバス[19a]を介して前記CPU[11]がアクセス可能なメモリ装置[13,15]とを含んで構成されるコンピュータシステム[10]に対して、前記CPU[11]上で実行し得る前記プログラムの実行をエミュレート[31(S225)]するとともに、前記メモリ装置[13,15]にアクセスするアドレスが任意のアドレス値を示した場合[31(S227:Yes)]、前記エミュレートを止めて[31(S229)]前記プログラムの実行状態を出力[31(S233,S235)]し得るインサーキットエミュレータであって、請求項1または2に記載のデバッグ支援装置の前記アドレス情報出力手段[31(21)]から出力される前記アドレス情報[ADR]を取得するアドレス情報取得手段[31(S215)]と、前記アドレス情報取得手段[31(S215)]により取得された前記アドレス情報を前記任意のアドレス値として設定するブレークアドレス設定手段[31(S223)]と、を備えることを技術的特徴とする。
請求項1の発明では、制御情報変換手段[25]によって、CPU[11]がメモリ装置[13,15]に対して送出し得る読出制御情報[R]および書込制御情報[W¬]のいずれも書込制御情報[W¬]に変換し、この制御情報変換手段[25]から出力される書込制御情報[W¬]に基づいて、アクセス情報記憶手段[23]により、CPU[11]がメモリ装置[13,15]からデータを読み出すときの読み出しアドレスおよび/またはCPU[11]がメモリ装置[15]にデータを書き込むときの書き込みアドレスに対応してCPU[11]からアクセスのあるアドレス情報[ADR]をアドレスバス[19a]から取得して記憶し、アドレス情報出力手段[21]によって、アクセス情報記憶手段[23]により記憶されたアドレス情報[ADR]をアクセス情報記憶手段[23]から読み出して出力装置[27]に出力する。これにより、CPU[11]からメモリ装置[13,15]にアクセスがあった場合には、データの読み書きにかかわらずそのアクセスのあったアドレスのアドレス情報[ADR]を出力装置[27]に出力するので、メモリ装置[13,15]の全アドレス空間において予定外のメモリアクセスがあったか否かを確認することができる。したがって、当該予定外のメモリアクセスに基づいて、不定期に出現し得る現象を捉えることができる。
請求項2の発明では、アクセス情報記憶手段[23]は、デュアルポートメモリ[23’]であり、一方のポート[ADR−1,DAT−1]からアドレス情報[ADR]を入力して記憶し、この記憶されたアドレス情報[ADR]を他方のポート[ADR−2,DAT−2]から出力し得ることから、アクセス情報記憶手段[23]に対して切替手段を設ける必要がない。即ち、アクセス情報記憶手段[23]が入力および出力を1つのポートで行うものである場合には、CPU[11]のアドレスバス[19a]からアドレス情報[ADR]を入力するときに使用されるポートと、アクセス情報記憶手段[23]に記憶されたアドレス情報[ADR]をアドレス情報出力手段[21]により出力するときに使用されるポートと、が同一のものになるため、アクセス情報記憶手段[23]をアドレスバス[19a]に接続する場合と、アクセス情報記憶手段[23]をアドレス情報出力手段[21]に接続する場合と、を切替可能な切替手段を設ける必要が生じる。これにより、アクセス情報記憶手段[23]をデュアルポートメモリ[23’]にした場合には、このような切替手段を必要しないので、回路構成を簡易な構成にすることが可能となる。したがって、簡易な構成により、当該予定外のメモリアクセスに基づいて、不定期に出現し得る現象を捉えることができる。
請求項3の発明では、アドレス情報取得手段[31(S215)]により、アドレス情報出力手段[31(21)]から出力されるアドレス情報[ADR]を取得し、ブレークアドレス設定手段[31(S223)]により、アドレス情報取得手段[31(S215)]により取得されたアドレス情報を任意のアドレス値として設定する。これにより、例えば、メモリ装置[13,15]の全アドレス空間において予定外のメモリアクセスがあった場合、その予想外のメモリアドレスをエミュレートを止める任意のアドレス値に設定するので、当該インサーキットエミュレータによって、不定期に出現し得る現象を捉えることができる。つまり、請求項1または2に記載のデバッグ支援装置の機能とインサーキットエミュレータの機能とを連携させることで、不定期に出現し得る現象であっても確実に捉えることが可能となる。
以下、本発明のデバッグ支援装置およびインサーキットエミュレータの実施形態について図を参照して説明する。まず、本発明のデバッグ支援装置の一実施形態を図1〜図5に基づいて説明する。
図1に示すように、デバッグ支援装置20は、ターゲットCPU11とこのターゲットCPU11に接続されるアドレスバス19aを介してターゲットCPU11がアクセス可能なROM13およびRAM15とを含んで構成されるコンピュータシステム10に対するデバッグ作業を支援し得るもので、主に、データ監視部21、アクセス監視メモリ23、アクセス変換部25、入出力部27により構成されている。なお、コンピュータシステム10は、ターゲットCPU11を組み込んだコンピュータシステムで、[背景技術]の欄で説明したコンピュータシステム90と実質的に同様に構成されている。即ち、コンピュータシステム10のターゲットCPU11には、システムバス19(アドレスバス19a、データバス19bおよび制御バス19c)を介して、ROM13、RAM15等のメモリ装置や周辺機器(PER)17等が接続されており、これらに対してデータの読み出しや書き込みを可能にしている。
即ち、デバッグ支援装置20は、主に、ターゲットCPU11がメモリ装置(ROM13およびRAM15)に対して送出し得る読出制御情報Rおよび書込制御情報W¬(制御情報R/W¬)を伝送する制御バス19cに接続され得るとともに、読出制御情報Rおよび書込制御情報W¬(制御情報R/W¬)のいずれも書込制御情報W¬(制御情報W¬/W¬)に変換して出力し得るアクセス変換部25と、アドレスバス19aに接続され得るとともに、アクセス変換部25から出力される書込制御情報W¬に基づいて、ターゲットCPU11がメモリ装置からデータを読み出すときの読み出しアドレスおよび/またはターゲットCPU11がメモリ装置にデータを書き込むときの書き込みアドレスに対応してターゲットCPU11からアクセスのあるアドレス情報ADRをアドレスバス19aから取得して記憶可能なアクセス監視メモリ23と、アクセス監視メモリ23により記憶されたアドレス情報ADRをアクセス監視メモリ23から読み出して入出力部27に出力し得るデータ監視部21と、から構成されている。
なお、図1では、システムバス19との接続関係を明確にするため、デバッグ支援装置20は、コンピュータシステム10のシステムバス19に直接接続されているように表現されているが、実際には、図2に示すように、デバッグ支援装置20は、実装されているターゲットCPU11のアドレスバス端子や制御バス端子に、図略の治具を介して電気的に接続可能な接続ポート20a、20bを備えている。ここで、図2を参照しながら、データ監視部21、アクセス監視メモリ23、アクセス変換部25等について説明する。
図2に示すように、データ監視部21はマイクロコンピュータ(以下「マイコン」という。)等からなる制御装置で、次に説明するバス切替スイッチ22を介してアクセス監視メモリ23に接続可能に構成されている。
即ち、このデータ監視部21は、アドレスポート21-ADRがバス切替スイッチ22の第1回路22aを介してアクセス監視メモリ23のアドレスポート23-ADRに、またデータポート21-DATがバス切替スイッチ22の第2回路22bを介してアクセス監視メモリ23のデータポート23-DATに、さらに制御ポート21-R/Wがバス切替スイッチ22の第3回路22cを介してアクセス監視メモリ23の制御ポート23-R/Wに、それぞれ接続可能にするとともに、バス切替スイッチ22に対してスイッチの切替制御を可能にする切替制御情報を制御ポートCNTから出力可能に構成されている。
また、後述するように、データ監視部21に対するコマンドや設定データを入力したりアクセス情報等の出力データを出力したりする手段として入出力部27を入出力ポートI/Oに接続可能にしている。なお、データ監視部21のアドレスポート21-ADRはnビット構成、データポート21-DATはmビット構成、のそれぞれパラレルバスである(n、mは、正の整数を意味し、例えば、8、16、24、32、64等である。)。
バス切替スイッチ22は、3回路構成の多極切替スイッチで、半導体スイッチング回路により構成されている。即ち、バス切替スイッチ22は、n本構成のパラレル信号を2状態に切り替え可能な第1回路22a、m本構成のパラレル信号を2状態に切り替え可能な第2回路22bおよびシリアル信号を2状態に切り替え可能な第3回路22cからなり、いずれもデータ監視部21から入力される切替制御情報に従って、ほぼ同時に切り替え可能に構成されている。
アクセス監視メモリ23は、ターゲットCPU11からROM13およびRAM15にアクセス可能なアドレスのそれぞれに対して少なくとも1ビット(2値)分の情報(「0」、「1」)を記憶可能なDRAM等の半導体メモリ装置で、バス切替スイッチ22を介してコンピュータシステム10のアドレスバス19aやデータ監視部21のアドレスポート21-ADR等に接続可能に構成されている。即ち、このアクセス監視メモリ23は、バス切替スイッチ22の第1回路22aを介してアドレスポート23-ADRを接続ポート20aやデータ監視部21のアドレスポート21-ADRに接続され、また同第2回路22bを介してデータポート23-DATを電源Vddのプルアップ抵抗rやデータ監視部21のデータポート21-DATに接続され、さらに同第3回路22cを介して制御ポート23-R/Wをアクセス変換部25の出力ポート25-W/Wやデータ監視部21の制御ポート21-R/Wに接続されている。なお、アクセス監視メモリ23のアドレスポート23-ADRはnビット構成、同データポート23-DATはmビット構成、のそれぞれパラレルバスである。
アクセス変換部25は、接続ポート20bを介して制御バス19cに接続可能に構成されているロジック回路で、ターゲットCPU11から制御バス19cに送出される読出制御情報Rおよび書込制御情報W¬をいずれも書込制御情報W¬に変換して可能に構成されている。変換された書込制御情報W¬は、バス切替スイッチ22の第3回路22cを介してアクセス監視メモリ23の制御ポート23-R/Wに出力される。これにより、ターゲットCPU11からアドレスバス19aにアドレスデータが出力される場合には、それが読み出し時のものであるか、書き込み時のものであるかにかかわらず、アクセス監視メモリ23に対する制御情報を全て書込制御情報W¬にすることができる。つまり、アクセス変換部25は、入力された読出制御情報R/書込制御情報W¬を書込制御情報W¬/書込制御情報W¬に変換して出力し得る。
入出力部27は、入力部として例えば押しボタンスイッチやキーボード等、出力部として液晶ディスプレィやCRT等、をそれぞれ備える端末装置で、例えば、パソコンが用いられる。この入出力部27は、前述したように、データ監視部21の入出力ポートI/Oに接続されることで、データ監視部21に対するコマンドや設定データを入力したりアクセス情報等の出力データを出力したりする入出力手段として機能する。
このように、デバッグ支援装置20を構成することで、データ監視部21から出力される切替制御情報によりバス切替スイッチ22が図2において実線側に切り替えられている場合には、アクセス監視メモリ23のアドレスポート23-ADRが接続ポート20aを介してアドレスバス19aに、またアクセス監視メモリ23のデータポート23-DATがプルアップ抵抗rに、さらにアクセス監視メモリ23の制御ポート23-R/Wがアクセス変換部25の出力ポート25-W/Wに、それぞれ電気的に接続される。これにより、アクセス監視メモリ23では、ターゲットCPU11からアクセスのあるアドレス(読み出し、書き込みを問わず)に対応したデータビットに「1」を書き込むことができるので、アクセスのあるアドレス情報ADRをアドレスバス19aから取得して記憶することが可能となる。
一方、データ監視部21から出力される切替制御情報によりバス切替スイッチ22が図2において破線側に切り替えられている場合には、アクセス監視メモリ23のアドレスポート23-ADRがデータ監視部21のアドレスポート21-ADRに、またアクセス監視メモリ23のデータポート23-DATがデータ監視部21のデータポート21-DATに、さらにアクセス監視メモリ23の制御ポート23-R/Wがデータ監視部21の制御ポート21-R/Wに、それぞれ電気的に接続される。これにより、データ監視部21では、アクセス監視メモリ23に記憶されているアドレス情報ADRを読み出すことが可能となる。
続いてデータ監視部21によるデータ監視処理の流れを図3を参照して説明する。なおこのデータ監視処理は、データ監視部21を構成するマイコンのROMに予め書き込まれているか、あるいは入出力部27を構成するパソコンから同マイコンのRAMにダウンロードされて当該マイコンのCPUにより実行可能な状態に準備されているものである。
図3に示すように、データ監視処理は、まずステップS101によりバス切替スイッチ22を図2に示す破線側に切り替えるスイッチ切替処理が行われる。これにより、アクセス監視メモリ23のアドレスポート23-ADRはデータ監視部21のアドレスポート21-ADRに、またアクセス監視メモリ23のデータポート23-DATはデータ監視部21のデータポート21-DATに、さらにアクセス監視メモリ23の制御ポート23-R/Wはデータ監視部21の制御ポート21-R/Wに、それぞれ電気的に接続される。この処理は、次ステップS103によるアクセス監視メモリ初期化処理に備えるものである。
ステップS103では、アクセス監視メモリ23を初期化する処理が行われる。即ち、アクセス監視メモリ23が有する、ROM13およびRAM15にアクセス可能なアドレスのそれぞれに対応する1ビットに「0」を書き込む処理を行う。前述したように、アクセス監視メモリ23のデータポート23-DATにはプルアップ抵抗rが接続されていることから、後述するステップS107によりターゲットCPU11からアクセスのあるアドレスに対応するアドレス情報ADRとして「1」が書き込まれる。そのため、このステップS103では「0」を書き込むことによって、以前記憶されたアドレス情報ADR等をすべてクリアする。なお、アクセス監視メモリ23のデータポート23-DATにプルダウン抵抗が接続されている場合には、アドレス情報ADRとして「0」が書き込まれるため、本ステップでは「1」を書き込むことにより、以前記憶されたアドレス情報ADR等をすべてクリアする。
続くステップS105では、バス切替スイッチ22を図2に示す実線側に切り替えるスイッチ切替処理が行われる。これにより、アクセス監視メモリ23のアドレスポート23-ADRは接続ポート20aを介してアドレスバス19aに、またアクセス監視メモリ23のデータポート23-DATはプルアップ抵抗rに、さらにアクセス監視メモリ23の制御ポート23-R/Wはアクセス変換部25の出力ポート25-W/Wに、それぞれ電気的に接続される。この処理は次ステップS107によるターゲットCPU実行処理に備えるものである。
ステップS107ではターゲットCPU11を実行させる処理が行われ、ステップS109によりターゲットCPU11の実行処理が終了した判断されない(S109;No)間はステップS107を継続する。このステップ107では、コンピュータシステム10に対する図略の制御信号または手動操作によりターゲットCPU11にデバッグの対象となるプログラムを実行させる。これにより、ターゲットCPU11からROM13やRAM15にアクセスがあると、アドレスバス19aにアドレスデータが出力されるとともに制御バス19cに制御情報R/W¬が出力されるため、デバッグ支援装置20のアクセス監視メモリ23では、ターゲットCPU11からアクセスのあるアドレス(読み出し、書き込みを問わず)に対応したデータビットに「1」を書き込む。つまり、アクセスのあるアドレス情報ADRをアドレスバス19aから取得して記憶することが可能となる。
ステップS109によりターゲットCPU11の実行処理が終了した判断されると(S109でYes)、続くステップS111により再びバス切替スイッチ22を図2に示す破線側に切り替えるスイッチ切替処理が行われる。これにより、アクセス監視メモリ23のアドレスポート23-ADRはデータ監視部21のアドレスポート21-ADRに、またアクセス監視メモリ23のデータポート23-DATはデータ監視部21のデータポート21-DATに、さらにアクセス監視メモリ23の制御ポート23-R/Wはデータ監視部21の制御ポート21-R/Wに、それぞれ電気的に接続されるため、次のステップS113によってアクセス監視メモリ23の内容をデータ監視部21が読み出すことが可能となる。
ステップS113では、アクセス監視メモリ23を読み出す処理が行われる。即ち、ステップS111によるバス切替スイッチ22の切替によって、アクセス監視メモリ23とデータ監視部21の各バス同士がそれぞれ電気的に接続可能になるため、アクセス監視メモリ23に記憶されているアドレス情報ADRをデータ監視部21を読み出すことが可能となる。
データ監視部21によりアクセス監視メモリ23から必要なアドレス情報ADRを読み出し終わると、次のステップS115によって、読み出したアドレス情報ADRをメモリアクセス情報として入出力部27に出力し表示する処理が行われる。これにより、例えば図4に示すように編集されたメモリアクセス情報が入出力部27の表示装置に出力される。ここで、図4に示す表示例を簡単に説明する。
図4に示すように、例えば、メモリアクセス情報として、画面左側に16番地ごとに16進表示される「アドレス」、その右側に1番地ごとに対応するアクセス情報が16番地分「0」または「1」で表示され、さらにその右側にこの16番地分のアクセス情報を16進表示したものが<>で囲まれて表示されている。
例えば、図4に示す例では、0000番地から0009番地までは「0」、000A番地から000C番地(10進で10番地〜12番地)までは「1」、000D番地(10進で13番地)は「0」、000E番地から001D番地(10進で14番地〜29番地)までは「1」、001E番地、001F番地(10進で30番地、31番地)は「0」というように表示され、この16番地分のアクセス情報を16進で4桁表示したものが<003B>、<FFFC>で表示されている。
このようにデバッグ支援装置20では、ターゲットCPU11からROM13やRAM15にアクセスのあったアドレス情報ADRをそのアドレスごとに「0」または「1」のビット情報として視覚的に把握することができるので、例えば、図4に示す7FF2番地のように、予想外のアドレスにターゲットCPU11からアクセスがあれば、一目してそれを確認することができる。また、16番地分のアクセス情報をまとめて16進で4桁表示しているので、図4に示す7FF2番地の例では、その前後の大半がアクセスのないことを示す「0」であっても、<0000>、…、<0000>、<2000>、<0000>のように、アクセスのあることを示す「1」を見落とすことなく容易に把握することができる。
なお、上述した実施形態では、ターゲットCPU11から制御バス19cに送出される読出制御情報Rおよび書込制御情報W¬を、アクセス変換部25によりいずれも書込制御情報W¬に変換可能に構成しているが、RAM15に書き込む場合のメモリアクセス情報だけをアクセス監視メモリ23に記憶させるのであれば、アクセス変換部25を省略して制御バス19cをポート端子20bを介しバス切替スイッチ22に接続しても良い。またROM13やRAM15から読み出す場合のメモリアクセス情報だけをアクセス監視メモリ23に記憶させるのであれば、入力された読出制御情報R/書込制御情報W¬を、逆の、書込制御情報W¬/読出制御情報Rに変換して出力し得るようにアクセス変換部を構成し、これを介して制御バス19cをポート端子20bをバス切替スイッチ22に接続しても良い。
ここで、アクセス監視メモリ23として、一方のポートからアドレス情報ADRを入力して記憶し、この記憶されたアドレス情報ADRを他方のポートから出力し得るデュアルポートメモリを用いた例を図5を参照して説明する。
図1で示したデバッグ支援装置20では、図2に示すように、アクセス監視メモリ23とアドレスバス19a等との間およびアクセス監視メモリ23とデータ監視部21との間に、バス切替スイッチ22を介在させて、アクセス監視メモリ23とアドレスバス19a等とのバス接続と、アクセス監視メモリ23とデータ監視部21とのバス接続と、を調整し両者間のバス競合を防止していたが、バス切替スイッチ22を必要とする分、回路構成が複雑化していた。
そのため、図5に示すデバッグ支援装置20’では、アクセス監視メモリ23’にデュアルポートメモリを用いることで、アクセス監視メモリ23’の一方のポート、即ちアドレスポートADR-1に接続ポート20a、データポートDAT-1にプルアップ抵抗r、制御ポートR/W-1にアクセス変換部25の出力ポート25-W/Wをそれぞれ接続し、アクセス監視メモリ23’の他方のポート、即ちアドレスポートADR-2、データポートDAT-2および制御ポートR/W-2に、データ監視部21のアドレスポート21-ADR、データポート21-DATおよび制御ポート21-R/Wをそれぞれ接続する。
これにより、アクセス監視メモリ23’とデータ監視部21との間や、アクセス監視メモリ23とアドレスバス19a等との間に、バス切替スイッチ22を介在させる必要がなくなるので、デバッグ支援装置20’の回路構成を簡易な構成にすることが可能となる。なお、このアクセス監視メモリ23’もアクセス監視メモリ23と同様に、ROM13およびRAM15にアクセス可能なアドレスのそれぞれに対して少なくとも1ビット(2値)分の情報(「0」、「1」)を記憶可能なDRAM等の半導体メモリ装置であることに変わりはなく、入出力ポートを2ポート備えている点が異なる。
以上説明したように、本実施形態に係るデバッグ支援装置20によると、アクセス変換部25によって、ターゲットCPU11がROM13やRAM15に対して送出し得る読出制御情報Rおよび書込制御情報W¬のいずれも書込制御情報W¬に変換し、このアクセス変換部25から出力される書込制御情報W¬に基づいて、アクセス監視メモリ23により、ターゲットCPU11がROM13やRAM15からデータを読み出すときの読み出しアドレスおよびターゲットCPU11がRAM15にデータを書き込むときの書き込みアドレス、あるいはターゲットCPU11がROM13やRAM15からデータを読み出すときの読み出しアドレスまたはターゲットCPU11がRAM15にデータを書き込むときの書き込みアドレス、に対応してターゲットCPU11からアクセスのあるアドレス情報ADRをアドレスバス19aから取得して記憶し、データ監視部21により、アクセス監視メモリ23により記憶されたアドレス情報ADRをアクセス監視メモリ23から読み出して入出力部27に出力する。
これにより、ターゲットCPU11からROM13やRAM15にアクセスがあった場合には、データの読み書きにかかわらずそのアクセスのあったアドレスのアドレス情報ADRを入出力部27に出力するので、ROM13やRAM15の全アドレス空間において予定外のメモリアクセスがあったか否かを確認することができる。したがって、当該予定外のメモリアクセスに基づいて、不定期に出現し得る現象を捉えることができる。また、アクセス監視メモリ23’にデュアルポートメモリを用いることで、簡易な構成により、当該予定外のメモリアクセスに基づいて不定期に出現し得る現象を捉えることができる。
次に、本発明のインサーキットエミュレータの一実施形態を図6および図7に基づいて説明する。図6に示すように、インサーキットエミュレータ30は、[背景技術]の欄で説明したインサーキットエミュレータ100に、前述したデバッグ支援装置20を組み合わせた構成にほぼ等しいものではあるが、デバッグ支援装置20から出力されるメモリアクセス情報がブレークアドレスとして設定され得る点に特徴がある。なお、図6において、図1に示すコンピュータシステム10やデバッグ支援装置20と実質的に同一の構成部分には、同一符号を付し、ここではそれらの説明を省略する。
インサーキットエミュレータ30は、エミュレータCPU31、ブレーク検出部33、トレースメモリ35および入出力部27により構成されており、例えば、ターゲットCPU11を実装するための図略のCPUソケット等を介して、コンピュータシステム10のシステムバス19に接続可能に構成されている。
エミュレータCPU31は、ターゲットCPU11の動作をエミュレートしてターゲットCPU11の代わりにデバッグの対象となるプログラムを実行する機能と、前述したデバッグ支援装置20を構成するデータ監視部21の機能と、を兼ね備えたもので、入出力部27と併せて、例えばパソコンにより実現されている。
入出力部27は、ターゲットCPU11によるエミュレートを停止させるブレークポイント(ブレークアドレス)を入力したり、またエミュレート停止後にそれまで採取したアドレス情報ADR、データ情報DATAおよび制御情報R/W¬を表示したり、さらにはデータ監視部21として機能するエミュレータCPU31に対するコマンドや設定データを入力したりアクセス情報等の出力データを出力したりする入出力手段として機能する。
このエミュレータCPU31にバス接続されているブレーク検出部33は、コンピュータシステム10のシステムバス19に接続可能に構成されている。このブレーク検出部33は、システムバス19のアドレスバス19aから入力されるアドレス情報ADRが、予め設定されているブレークアドレスに一致するか否かを判断し、一致した場合にその旨のブレーク検出通知をエミュレータCPU31に出力し得る機能を有する。このブレークアドレスは、入出力部27からエミュレータCPU31に入力されるブレークポイントに基づいてエミュレータCPU31がブレーク検出部33に設定するもので、通常、エミュレートの開始前に設定されている。
ブレーク検出部33と同様にトレースメモリ35も、エミュレータCPU31にバス接続されるとともにコンピュータシステム10のシステムバス19に接続可能に構成されている。このブレーク検出部33は、アドレス情報ADR、データ情報DATAおよび制御情報R/W¬(トレース情報)をそれぞれ蓄積し得る機能を有し、例えば、半導体メモリ装置により構成されている。なお、トレースメモリ35によって蓄積されたトレース情報は、必要に応じてエミュレータCPU31に出力可能に構成されている。
なお、デバッグ支援装置20を構成するアクセス監視メモリ23は、前述同様にアドレスバス19aに接続可能に構成され、またアクセス変換部25は、制御バス19cに接続可能に構成されている(図2参照)。アクセス監視メモリ23は、データ監視部21として機能するエミュレータCPU31にもバス接続可能に構成されている(図2参照)。
また、図6では、システムバス19との接続関係を明確にするため、インサーキットエミュレータ30は、ターゲットCPU用のソケットを介することなく、システムバス19に直接接続されているように表現されていること、またターゲットCPU11とインサーキットエミュレータ30とが併存するように記載されているが、実際には、これらのうちのいずれか一方のみシステムバス19に接続されていること、さらにデバッグ支援装置20が機能する場合には、ターゲットCPU11がシステムバス19に接続されてインサーキットエミュレータ30によるエミュレーションではなく、ターゲットCPU11による実処理が行われ得ることに留意されたい。
このようにデバッグ支援装置20を備えたインサーキットエミュレータ30を構成することで、エミュレータCPU31は、図7に示すようなデータ監視・エミュレート処理を行う。なおこのデータ監視・エミュレート処理は、エミュレータCPU31のROMやHDDに予め書き込まれ、エミュレータCPU31により実行可能な状態に準備されているものである。なお、図7において、図3に示すデータ監視処理と実質的に同一の処理ステップ部分には、同一符号を付し、ここではそれらの説明を省略する。
図7に示すように、データ監視・エミュレート処理は、まずステップS101、S103、S105、S107、S109、S111、S113により、図3を参照して説明したデータ監視処理と同様に各処理を行う。なお、ステップS103とステップS105との間に存在するステップS211では、アクセス監視すべき領域(アクセス監視領域)を設定する処理を行う。この設定は、入出力部27の入力部から入力される設定データにより決定される。
これにより、ターゲットCPU11からROM13やRAM15にアクセスがあった場合には、データの読み書きにかかわらずそのアクセスのあったアドレスのアドレス情報ADRをアクセス監視メモリ23に記憶するので、このアクセス監視メモリ23に記憶されたアドレス情報ADRをアクセス情報として出力し(S113)、これをステップS201により設定されたアクセス監視領域内にメモリアクセスがあったか否かをステップS203により判断する。つまり、監視すべきアドレス空間において予想外のアクセスがあったか否かをこのステップS213により判断する。
そして、ステップS213によりアクセス監視領域内においてメモリアクセスがあったと判断された場合には(S213:Yes)、ステップS221以降に処理を移行して当該メモリアクセスのあったアドレスをブレークアドレスに設定してエミュレート処理を行う。一方、ステップS213によりアクセス監視領域内においてメモリアクセスがあったと判断されない場合には(S213:No)、想定外のメモリアクセスはなかったことになるので、ステップS221以降によるエミュレート処理を行うことなく、本データ監視・エミュレート処理を終了する。
ステップS221以降では、エミュレータCPU31によるエミュレート処理が行われる。エミュレート処理では、まずステップS221によりトレースメモリ35等の初期化処理が行われた後、ステップS223によりブレークアドレスを設定する処理が行われる。このブレークアドレス設定処理では、アクセス監視領域内においてメモリアクセスのあったアドレスをブレークアドレス(任意のアドレス値)に設定する。具体的には、ステップS223により見つけたアクセス監視領域内のアドレス情報をブレークアドレスとして、エミュレータCPU31がブレーク検出部33に設定する。
ステップS223によりブレークアドレスが設定されると、続くステップS225では、ターゲットCPU11の動作をエミュレートする処理、つまりエミュレート処理の実行が行われる。この処理は、図略のサブルーチンにより行われるもので、ターゲットCPU11の機能を、例えば、1命令ごとにエミュレートするとともにトレースメモリ35によってトレース情報(アドレス情報ADR、データ情報DATAおよび制御情報R/W¬)を取得する。
ステップS227では、ステップS225によるエミュレート処理後のアドレスがブレークアドレスと一致するか否かを判断する処理が行われる。この処理では、ブレーク検出部33から入力されるブレーク検出通知に基づいて判断され、当該処理後のアドレスがブレークアドレスと一致する場合には(S227:Yes)、エミュレータCPU31によるエミュレート処理を止める必要があるため、続くステップS229に処理を移行してエミュレート処理を中断する(中断フラグをオンにする)。これに対し、当該処理後のアドレスがブレークアドレスと一致しない場合には(S227:No)、エミュレータCPU31によるエミュレート処理を続ける必要があるため、続くステップS229をスキップしてステップS231に処理を移行する。
ステップS231では、エミュレート処理がステップS229により中断されたか(中断フラグがオンか)、それともエミュレート処理が終了したか(プログラムの終了か)否かを判断する処理が行われる。そして、この判断処理によりエミュレート処理が中断も終了もしていない場合には(S231:No)、処理をステップS225に戻して再びステップS225によるエミュレート処理の実行を行う。一方、ステップS231によりエミュレート処理が中断または終了している場合には(S231:Yes)、続くステップS233により、トレースメモリ35に蓄積されたトレース情報をトレースメモリ35から読み出す処理を行う。
ステップS235では、ステップS233によりトレースメモリ35から読み出されたトレース情報を入出力部27に出力に表示する処理が行われる。これにより、エミュレートの開始からブレークアドレスで止まるまで、あるいはプログラムが終了するまでのトレース情報(アドレス情報ADR、データ情報DATA等)、つまりターゲットCPU11による実行軌跡と実質的に同等のものを視覚的に把握することが可能となる。
このように本実施形態に係るインサーキットエミュレータ30によると、ROM13やRAM15の監視領域内のアドレス空間において予定外のメモリアクセスがあった場合、その予想外のメモリアドレスをエミュレートを止めることができるので、当該インサーキットエミュレータ30によって、不定期に出現し得る現象を捉えることができる。つまり、デバッグ支援装置20の機能と従来のインサーキットエミュレータ100の機能とを連携させることで、不定期に出現し得る現象であっても確実に補足可能なインサーキットエミュレータ30を実現可能にし得る。
10…コンピュータシステム
11…ターゲットCPU(CPU)
13…ROM(メモリ装置)
15…RAM(メモリ装置)
17…周辺機器
19…システムバス
19a…アドレスバス
19b…データバス
19c…制御バス
20…デバッグ支援装置
21…データ監視部
22…バス切替スイッチ
23…アクセス監視メモリ(アクセス情報記憶手段)
23’…アクセス監視メモリ(アクセス情報記憶手段、デュアルポートメモリ)
25…アクセス変換部(制御情報変換手段)
27…入出力部(出力装置)
30…インサーキットエミュレータ
31…エミュレータCPU(アドレス情報取得手段、ブレークアドレス設定手段)
33…ブレーク検出部
35…トレースメモリ
ADR…アドレス情報
DATA…データ情報
R/W¬…制御情報
11…ターゲットCPU(CPU)
13…ROM(メモリ装置)
15…RAM(メモリ装置)
17…周辺機器
19…システムバス
19a…アドレスバス
19b…データバス
19c…制御バス
20…デバッグ支援装置
21…データ監視部
22…バス切替スイッチ
23…アクセス監視メモリ(アクセス情報記憶手段)
23’…アクセス監視メモリ(アクセス情報記憶手段、デュアルポートメモリ)
25…アクセス変換部(制御情報変換手段)
27…入出力部(出力装置)
30…インサーキットエミュレータ
31…エミュレータCPU(アドレス情報取得手段、ブレークアドレス設定手段)
33…ブレーク検出部
35…トレースメモリ
ADR…アドレス情報
DATA…データ情報
R/W¬…制御情報
Claims (3)
- デバッグの対象となるプログラムを実行し得るCPUとこのCPUに接続されるアドレスバスを介して前記CPUがアクセス可能なメモリ装置とを含んで構成されるコンピュータシステムに対するデバッグ作業を支援し得るデバッグ支援装置であって、
前記CPUが前記メモリ装置に対して送出し得る読出制御情報および書込制御情報を伝送する制御バスに接続され得るとともに、前記読出制御情報および前記書込制御情報のいずれも書込制御情報に変換して出力し得る制御情報変換手段と、
前記アドレスバスに接続され得るとともに、前記制御情報変換手段から出力される前記書込制御情報に基づいて、前記CPUが前記メモリ装置からデータを読み出すときの読み出しアドレスおよび/または前記CPUが前記メモリ装置にデータを書き込むときの書き込みアドレスに対応して前記CPUからアクセスのあるアドレス情報を前記アドレスバスから取得して記憶可能なアクセス情報記憶手段と、
前記アクセス情報記憶手段により記憶された前記アドレス情報を前記アクセス情報記憶手段から読み出して出力装置に出力し得るアドレス情報出力手段と、
を備えることを特徴とするデバッグ支援装置。 - 前記アクセス情報記憶手段は、一方のポートから前記アドレス情報を入力して記憶し、この記憶されたアドレス情報を他方のポートから出力し得るデュアルポートメモリであることを特徴とする請求項1記載のデバッグ支援装置。
- デバッグの対象となるプログラムを実行し得るCPUとこのCPUに接続されるアドレスバスを介して前記CPUがアクセス可能なメモリ装置とを含んで構成されるコンピュータシステムに対して、前記CPU上で実行し得る前記プログラムの実行をエミュレートするとともに、前記メモリ装置にアクセスするアドレスが任意のアドレス値を示した場合、前記エミュレートを止めて前記プログラムの実行状態を出力し得るインサーキットエミュレータであって、
請求項1または2に記載のデバッグ支援装置の前記アドレス情報出力手段から出力される前記アドレス情報を取得するアドレス情報取得手段と、
前記アドレス情報取得手段により取得された前記アドレス情報を前記任意のアドレス値として設定するブレークアドレス設定手段と、
を備えることを特徴とするインサーキットエミュレータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004361797A JP2006172004A (ja) | 2004-12-14 | 2004-12-14 | デバッグ支援装置およびインサーキットエミュレータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004361797A JP2006172004A (ja) | 2004-12-14 | 2004-12-14 | デバッグ支援装置およびインサーキットエミュレータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006172004A true JP2006172004A (ja) | 2006-06-29 |
Family
ID=36672706
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004361797A Pending JP2006172004A (ja) | 2004-12-14 | 2004-12-14 | デバッグ支援装置およびインサーキットエミュレータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006172004A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010087140A1 (ja) * | 2009-01-30 | 2010-08-05 | 三菱電機株式会社 | 状態表示装置 |
-
2004
- 2004-12-14 JP JP2004361797A patent/JP2006172004A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010087140A1 (ja) * | 2009-01-30 | 2010-08-05 | 三菱電機株式会社 | 状態表示装置 |
CN102301341A (zh) * | 2009-01-30 | 2011-12-28 | 三菱电机株式会社 | 状态显示装置 |
JPWO2010087140A1 (ja) * | 2009-01-30 | 2012-08-02 | 三菱電機株式会社 | 状態表示装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH06314213A (ja) | デバッグ装置 | |
JP2006172004A (ja) | デバッグ支援装置およびインサーキットエミュレータ | |
JP2808757B2 (ja) | デバッグ用マイクロプロセッサ | |
JP2007280378A (ja) | プログラマブル・コントローラ・システム | |
JP2007080292A (ja) | デバッグシステム | |
JP2003263340A (ja) | デバッグ装置 | |
JPH05241879A (ja) | システム開発支援装置 | |
JPS6235947A (ja) | 制御装置 | |
JPH05204710A (ja) | イベントトレース装置 | |
JPS62235635A (ja) | 印字装置 | |
JPH0744420A (ja) | プログラムデバッグ装置 | |
JPH05313937A (ja) | ウインドウコントロール方式、及びエミュレータ | |
JPH07281924A (ja) | トレース装置及びこれを備えたエミュレータ | |
JPH02307135A (ja) | 命令実行動作監視方法 | |
JP2005165964A (ja) | デバッガ、デバッグ装置およびオーバーレイモジュール | |
JPH08286944A (ja) | インサーキットエミュレータ装置 | |
JPH05189267A (ja) | マイクロプロセッサの動作制御方式、及びエミュレータ | |
JPH01111238A (ja) | デバッグ装置 | |
JPS6158052A (ja) | マイクロコンピユ−タプログラム簡易デバツグ装置 | |
JPS59202546A (ja) | デバツグ装置 | |
JPH0444973B2 (ja) | ||
JPH04314140A (ja) | エミュレータ | |
JPS59202550A (ja) | デバツグ装置 | |
JPH0619736A (ja) | エミュレータ | |
JPH04314139A (ja) | デバッグ装置 |