JP2006163552A - マルチプロセッサシステムとそのシステムにおけるプログラム実行方法 - Google Patents
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Abstract
【解決手段】 マルチプロセッサシステム100において、第1のプロセッサの割込発生部24は、実行中のメインルーチンにおいて所定のコール命令を実行したとき第2のプロセッサに対して割込を発生させる。第2のプロセッサのアドレス退避部44は、割込発生部24から割込を受けたとき、コール命令によって呼び出されるサブルーチンの処理が完了したときメインルーチンへ戻るための戻りアドレスを所定のメモリ領域に退避する。割込発生部24は、サブルーチンにおいて所定のリターン命令を実行したとき第2のプロセッサに対して再度割込を発生させ、第2のプロセッサのアドレス通知部48は、再度発生された割込を受けたとき、戻りアドレスを第1のプロセッサへ通知する。
【選択図】 図1
Description
ある態様は、第1のプロセッサと第2のプロセッサを含む。第1のプロセッサは、実行中のメインルーチンにおいて所定のコール命令を実行したとき第2のプロセッサに対して割込を発生する割込発生部を備える。第2のプロセッサは、当該割込発生部から割込を受けたとき、コール命令によって呼び出されるサブルーチンの処理が完了したときメインルーチンへ戻るための戻りアドレスを所定のメモリ領域に退避するアドレス退避部を備える。ここで、「メインルーチン」および「サブルーチン」とは、コール元のルーチンとコール先のルーチンとの関係を示した記載表現であり、例えば、特定のルーチンがコール元のルーチンとの関係では「サブルーチン」と、コール先のルーチンとの関係では「メインルーチン」と表現されてもよい。
図1は、本発明の実施形態におけるマルチプロセッサシステム100の構成を示す図である。本実施形態におけるマルチプロセッサシステム100は、同一バス32上にGPU12、CPU14、およびメインメモリ16が接続された構成である。なお図1のブロック図では、GPU12、CPU14、およびメインメモリ16に関し、本実施形態の説明に必要な範囲で、それぞれの機能やデータ構造を記載しており、それらの一般的な機能やデータ構造は省略してある。
Claims (13)
- 第1のプロセッサと第2のプロセッサを含み、
第1のプロセッサは、実行中のメインルーチンにおいて所定のコール命令を実行したとき第2のプロセッサに対して割込を発生する割込発生部を備え、
第2のプロセッサは、割込発生部から割込を受けたとき、前記コール命令によって呼び出されるサブルーチンの処理が完了したときメインルーチンへ戻るための戻りアドレスを所定のメモリ領域に退避するアドレス退避部を備えることを特徴とするマルチプロセッサシステム。 - 請求項1に記載のシステムにおいて、
前記割込発生部は、サブルーチンにおいて所定のリターン命令を実行したとき第2のプロセッサに対して再度割込を発生し、
第2のプロセッサは、再度発生された割込を受けたとき、前記戻りアドレスを第1のプロセッサへ通知するアドレス通知部をさらに備えることを特徴とするマルチプロセッサシステム。 - 請求項2に記載のシステムにおいて、第1のプロセッサは、命令をフェッチするフェッチャーを備え、このフェッチャーによるアクセスの対象アドレスとして前記戻りアドレスが設定されることを特徴とするマルチプロセッサシステム。
- 第1のプロセッサと第2のプロセッサを含み、
第1のプロセッサは、所定のコール命令またはジャンプ命令を実行したとき第2のプロセッサに対して割込を発生する割込発生部を備え、
第2のプロセッサは、
第1のプロセッサから割込を受けたとき、前記コール命令またはジャンプ命令と、その後に置かれる実行停止命令のフォーマット中に分割して格納されたコール先アドレスまたはジャンプ先アドレスを抽出するアドレス抽出部と、
取得したコール先アドレスまたはジャンプ先アドレスを第1のプロセッサに通知するアドレス通知部と、
を備えることを特徴とするマルチプロセッサシステム。 - 請求項4に記載のシステムにおいて、第1のプロセッサは、命令をフェッチするフェッチャーを備え、このフェッチャーによるアクセスの対象アドレスとして前記コール先アドレスまたはジャンプ先アドレスが設定されることを特徴とするマルチプロセッサシステム。
- グラフィックプロセッサとメインプロセッサを含み、
グラフィックプロセッサは、
メモリからディスプレイリストとして記述される命令を順次読み出すDMACと、
読み出された命令を順次解読するデコーダと、
解読された命令がディスプレイリストのメインルーチンに含まれる所定のコール命令であるときメインプロセッサに対して移行用割込を発生し、かつ、解読された命令が前記コール命令によって呼び出されるサブルーチンに含まれるリターン命令であるときメインプロセッサに対して復帰用割込を発生する割込発生部とを備え、
メインプロセッサは、
割込発生部から移行用割込を受けたとき、前記サブルーチンの処理が完了したときメインルーチンへ戻るための戻りアドレスを所定のメモリへ退避するアドレス退避部と、
割込発生部から復帰用割込を受けたとき、前記戻りアドレスを前記所定のメモリから読み出してグラフィックプロセッサへ通知するアドレス通知部とを備え、
グラフィックプロセッサへ通知された戻りアドレスがDMACのアクセスの対象アドレスとして設定されることを特徴とするマルチプロセッサシステム。 - グラフィックプロセッサとメインプロセッサを含み、
グラフィックプロセッサは、
メモリからディスプレイリストとして記述される命令を順次読み出すDMACと、
読み出された命令を順次解読するデコーダと、
解読された命令がディスプレイリストに含まれる所定のコール命令またはジャンプ命令であるときメインプロセッサに対して割込を発生する割込発生部とを備え、
メインプロセッサは、割込発生部から割込を受けたとき、前記コール命令またはジャンプ命令と、その後に置かれる実行停止命令のフォーマット中に分割して格納されたコール命令またはジャンプ先アドレスを取得してグラフィックプロセッサへ通知するアドレス通知部を備え、
グラフィックプロセッサへ通知されたコール先アドレスまたはジャンプ先アドレスがDMACのアクセスの対象アドレスとして設定されることを特徴とするマルチプロセッサシステム。 - 第1のプロセッサが、実行中のメインルーチンにおいてコール命令を実行したとき、そのコール命令によって呼び出されるサブルーチンの処理が完了したときメインルーチンへ戻るための戻りアドレスの退避を第2のプロセッサに委託することを特徴とするマルチプロセッサシステムにおけるプログラム実行方法。
- 請求項8に記載の方法において、
第1のプロセッサ内部のスタック領域に空きがある場合は第1のプロセッサが自らそのスタック領域へ戻りアドレスを退避する一方、
前記スタック領域に空きがない場合は第2のプロセッサに戻りアドレスの退避を委託することを特徴とするマルチプロセッサシステムにおけるプログラム実行方法。 - 請求項8に記載の方法において、
前記コール命令が、戻りアドレスの退避を第2のプロセッサへ委託する旨を明示しない命令であるとき、第1のプロセッサは、自身内蔵するスタック領域へ戻りアドレスを退避する一方、
前記コール命令が、戻りアドレスの退避を第2のプロセッサへ委託する旨を明示する命令であるとき、第1のプロセッサは、第2のプロセッサに戻りアドレスの退避を委託することを特徴とするマルチプロセッサシステムにおけるプログラム実行方法。 - 第1のプロセッサがコール命令またはジャンプ命令を実行したとき、コール先アドレスまたはジャンプ先アドレスのフルアドレスの取得を第2のプロセッサに委託することを特徴とするマルチプロセッサシステムにおけるプログラム実行方法。
- 請求項11に記載の方法において、
コール先アドレスまたはジャンプ先アドレスのビット数が第1のプロセッサによって取得可能なビット数を超えているとき、コール先アドレスまたはジャンプ先アドレスのフルアドレスの取得を第2のプロセッサに委託することを特徴とするマルチプロセッサシステムにおけるプログラム実行方法。 - 請求項11に記載の方法において、
前記コール命令またはジャンプ命令が、コール先アドレスまたはジャンプ先アドレスの取得を第2のプロセッサへ委託する旨を明示する命令であるとき、コール先アドレスまたはジャンプ先アドレスのフルアドレスの取得を第2のプロセッサに委託することを特徴とするマルチプロセッサシステムにおけるプログラム実行方法。
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