JP2006157898A - インタリーバ及びデインタリーバシステム - Google Patents

Abstract

【課題】ＭＩＭＯインタリーバ及びデインタリーバに適した更に改良されたアーキテクチャー及び実施方法を提供する。
【解決手段】Ｎビットを記憶するために十分な列と行を持つマトリックスであるインタリービングマトリックスを記憶する構成のマトリックスメモリーブロック、インタリーブすべきデータを受信するマトリックスメモリーブロックへの入力、インタリーブされたデータを出力するマトリックスメモリーブロックからの出力、及び受信データをマトリックスに行単位で書き込み制御し、受信データをマトリックスから列単位で読み取り制御する、マトリックスメモリーブロックに対する制御器を含み、列の数は、ビットＮの数が列の数の整数倍とならないよう選ばれ、そのためマトリックスの最終行が完全に満たされない。
【選択図】図６ａ

Description

本発明は、ＭＩＭＯ（マルチ入力マルチ出力）通信システム、とりわけＯＦＤＭ（直交周波数分割多重）を用いたＭＩＭＯシステムにおける、ビットインタリーバ及びデインタリーバ装置、方法及びプロセッサ制御コードに関するものである。

ビットインタリーバは、通例バーストエラーの影響を防止するため畳み込み符号などのエラー訂正符号と一緒に用いられるハードウェア構造である。バーストエラーは、屋内及び屋外両方の無線環境で典型的なフェージングチャンネルなどの幾つかの物理チャネルにおいて生じる。そのようなチャンネルにおいて、多重伝搬及び／又はドップラースプレッドに起因してチャンネルのフエージングが著しい場合は、受信機側に連続したビットエラーが順次生じる。ビットインタリーバは、転送されるべきビットを入力信号として解釈し、同じビットを異なる順序で出力する。受信機側では逆演算（デインタリービング）が行われ、ビットを正しい順序に再配列する。インタリーバの効果としては、ビットエラーの位置がランダムでビームストリーム全体に渡って分散する。即ち、ビットストリーム全体にエラーを分散させることにより、たくさんのエラーの局部的集中を回避している。これによりエラー訂正及び検出が容易になり、例えば８０２．１１aなどの通信システムで一般的に使用されている。

図１は、エラー訂正及びインタリービングを採用する送信機１００a及び受信機１００ｂから構成されるＭＩＭＯ通信システム１００の典型的なシステム図を示す。送信機１００aは、ビットを生成するソース１０２を含み、ビットは、次に、例えば、レート１／２の畳み込みエンコーダを用いてチャンネルコード化１０４され、レート整合され、その後パンクチュアリング１０６に引き継がれる。パンクチュアリングは、伝送されないように選択コードビットを除去することを含み、畳み込みエンコーダを所望のレート、例えば１／２、２／３、３／４コードレート（ＩＥＥＥ Ｓｔｄ．８０２.１１ａ−１９９９に記載の通り）に低減するため用いられる。これにより全体のコード構成を変えずしてエラー訂正機能を変える。インタリーバ１０８がコード化ビットのビット位置を再編成し、その後、新たなビットストリームはＳＴ符号化器（時空符号化器）及び変調器１１０により（アンテナ上の）空間、（ＯＦＤＭシステムの場合は、サブキャリア上の）時間及び周波数サブキャリア上にマッピングされ、物理ＭＩＭＯチャンネル１１２上に伝送される。対応する受信機１００ｂは、ＭＩＭＯチャンネルを推定し、等化するためにチャンネル推定及び等化１１４を含む。例えば、トレーニング系列は各送信アンテナにより順次送信でき、その送信アンテナから受信アンテナへのチャンネルを測定するため、その都度すべての受信アンテナで受信する。いくつかの有効なトレーニングシーケンスが２００２年９月２６日に出願した、本出願人の英国特許出願番号０２２２４１０．３（ＴＲＬＰ０３４）に記載されている。これの後に、受信した信号の復調及び時空符号化といった逆処理を行う復号器１１６が続く。その結果得られたビットは、次に、例えばビタビデコーダなどを使用し、デインタリーブ１１８及び復号化１２０され、送信ソースで生成された元のビットを推定する。

８０２．１１ａ標準では、（周波数上で）等化的に分散された５２の直交サブキャリア（６４の可能サブキャリアスロット中の４つのパイロットサブキャリアを持つ４８サブキャリア）を伝送するＯＦＤＭ技術を使用している。図２は、データビットがサブキャリアにマップされる方法の一例を図式的に示している。４ｎビットのインプットビットストリーム２００がｎビットづつ四組に分けられ、（この簡略的な図式では４つの）ＯＦＤＭサブキャリア対して個々の信号点にマッピング２０２される。４つのサブキャリア１〜４は、ＯＦＤＭ符号を出力するＩＦＦＴブロック２０４への入力として用いられる。このＯＦＤＭ符号には、ＲＦ伝送に先立ち、マルチパスによる符号間干渉を軽減するためのサイクリックプレフィックス２０６が付け加えてある。この過程はＯＦＤＭシステムにおいては典型的であり、ここでは発明の説明を簡略化するために言及したに過ぎない。

図３ａはＭＩＭＯを用いた類似のＯＦＤＭシステム３００を表わし、図２と同様の構成要素は、同様の参照番号が付してある。ＭＩＭＯ ＯＦＤＭシステム３００では、ビットはシンボルに変換され、例えば二つの伝送アンテナの場合、各々の二番目のシンボルが、対応するアンテナ２０８（一つのアンテナにつき一つのＩＦＦＴブロックがある）のためのＩＦＦＴブロック２０４に入力信号として用いられる。即ち、シンボル１、３、５、７、・・・はアンテナ１に割り当てられるが、符号２、４、６、８、・・・はアンテナ２に割り当てられる。図３ｃは、図３ａのシステムの変形バージョンの一部を示している。ここでは、伝送に先立って時空符号化３１０がＯＦＤＭ入力シンボルに時空符号化を施すため用いられている。

図３ａ及び３ｃは、「多重送信システム」によりシンボルをアンテナにマップするＭＩＭＯシステムを示している。よって図３ｃでは、時空符号化の後のシンボルは送信アンテナへ多重送信されているのがわかる。逆変換の処理は受信機側で行われる。図３ａ及び３ｃの簡単な例で示されるように、この「多重送信」方法は後に説明する本発明の実施形態において、シンボルをアンテナに割り当てる方法として好ましい。図３ｂは別の方法、「ブロック」方法による符号のアンテナ割り当てを示している。ここでは、例えばはじめの２つのシンボルがアンテナ１に割り当てられ、二番目の二つのシンボルはアンテナ２に割り当てられるといった具合である。

上記に説明した通り、Forward Error Correcting（ＦＥＣ）符号を採用した通信システムの性能は、ビットインタリービングにより向上できる。ビットインタリービングは、エンコーダを中止するとき互いに隣接していたビットがチャンネルを介して伝送する過程で分離されるように符号化ビットストリームの順列を作り出すことを含む。そのような順列を数学的に定義することが一般的である。

Wireless LAN Medium Access Control (MAC) and Physical Layer (PHY) specifications High-speed Physical Layer in the 5 GHz Band,１９９９年（参考文献により合体される）に記載のＩＥＥＥ８０２．１１ａ標準において定義されているインタリービング及びデインタリービング処理を検討すると本発明の理解に役立つ。インタリーバは、二段インタリーバとして要約でき、これは連続ビットが第３ＯＦＤＭサブキャリア毎にマップされ（第一段）、またコンステレイションの異なるビット位置へマップされる（第二段）ことを確保するよう設計されている。ＩＥＥＥ８０２．１１ｇ及びＨｉｐｅｒｌａｎ／２（ＥＴＳＩＴＳ１０１４７５（ＢＲＡＮ）、ＨＩＰＥＲＬＡＮＴＹＰＥ２、Ｐｈｙｓｉｃａｌ（ＰＨＹ）Ｌａｙｅｒ、２００１）など、他のＯＦＤＭに基づく無線基準もまた同じインタリービングを用いる。

８０２．１１ａインタリーバの第一段は下記ルールにて定義される第１順列により構成される：
π(i) = (Ncbps/16)(i mod 16) + floor(i/16)
但し、ｉ＝０．．Ｎｃｂｐｓ−１は、入力ビットの位置を示し、π(i)は順列の後の位置を示す。フローア(floor)（パラメータ）は、パラメータを超えない最大整数値である。

８０２.１１ａインタリーバのこの第一段は、いわゆる伝統的な「ＬＲ／ＴＢ」ブロックインタリーバであり、例えば“Turbo Coding” by Chris Heegard and Stephen B. Wicker, Kluwer Academic Publishers, 1999のセクション３．２に記述されている。ここでＬＲ／ＴＢは、左右／上下を意味し、インタリーバの動作中にビットがどのように書かれ読まれているのかを記述しており、即ち、ビットは２−Ｄマトリックスの行として読み込まれ、列として読み出される。

図４ａは、この伝統的な左右／上下ブロックインタリーバの構造４００を示す。この構造は、Ｎｃｂｐｓ／１６列及び１６コラムの２−Ｄマトリックスより構成され、ＮｃｂｐｓはＯＦＤＭシンボル（図２及び３の４＊ｎの値に相当）毎のビット数、及びＮ_ＢＰＳＣは（図２及び３の「ｎ」に対応する）サブキャリア毎のビット数である。

このインタリーバは、数式で書き換えることができる。即ち、
π(i) = 16・i mod (Ncbps-1), i=0..Ncbps-1, π(Ncbps-1)=Ncbps-1
但し、ｉは入力ビットの位置である。この位置は１６で乗じられ、それから結果は（Ｎｃｂｐｓ−１）で割られる。結果としての余りが新たなビット位置π(i)である。これは１６番目のビット毎に取り込み、隣接する位置に配置することに相当する。

８０２．１１ａインタリーバの第二段は下記ルールにて定義される第２順列により構成される。即ち、
π(i) = s * floor(i/s) + (I + Ncbps − floor(16*i/Ncbps)) mod s
但し、ｉ＝０．．Ｎｃｂｐｓ−１は、入力ビットの位置を示し、π(i)は順列の後の位置を示す。ここでｓは、変調信号点の多値数に依存し、それは６４-ＱＡＭに対して３、１６-ＱＡＭに対して２、ＱＰＳＫ及びＢＰＳＫに対して１であり、さらに一般的には、ｓ＝ｍａｘ（Ｎ_ＢＰＳＣ／２；１）である。

この第二段においては、ビットストリームはｓビットのグループで処理され、サイクリックビットシフティングはシフトステップ＝ｔ ｍｏｄ ｓ ビット（Ｎｃｂｐｓ／１６ビット毎に１つ増加するｔ＝０..１５）を持って（１グループ当たり）行われる。これにより、ビットは交互信頼性の信号点ラベルにマッピングされる。

このことは、１６ＱＡＭ（直交振幅変調）信号点配置を示す図４ｂの例を考察することで理解できる。この図では、ドットが１６シンボルをそれぞれの同相（Ｉ）及び直交（Ｑ）成分に関してプロットしている。これらのシンボルは、二値数ｂ０ｂ１ｂ２ｂ３の００００（二値）と１１１１（二値）の間の値にマップされる。

一般的に、ベクトル［ｂ０、ｂ１、・・・、ｂＭ−１］で示される、シンボル当たりＭビットを搬送する変調信号点において、ビットが無事に受信される信頼性はベクトル内の位置によって異なることがあり、各ビット位置の信頼性は正確なビット／シンボルマッピングに依存する。信頼性は（図４ｂの同相成分に対する直交成分のグラフにプロットされているように）シンボル間のユークリッド距離及びシンボルが共通値のビットを持つビットベクトルを表しているかに依存する。例えば、ある伝送されたシンボルは多くの場合、その最も隣接するシンボルの１つとして誤って検出される可能性が最も高い。もしすべての隣接シンボルが特有のビット位置で同じビット値を表しているとしたら、このビット位置は、ビット値が異なる場合と比べ更に信頼できる。

図４ｂで示される割り当てにおいて、ビットマッピングは同等の信頼性を持つビットｂ０とｂ２、及び同等の信頼性を持つビットｂ１とｂ３という結果をもたらす。ｂ０＝０とｂ０＝１の間を区別する処理は、受信信号の同相成分が正または負であるかを決定する処理である。同様に、ｂ２＝０とｂ２＝１間を区別する処理は受信信号の直交成分が正または負であるかを決定する処理である。その一方で、ｂ１またはｂ３の値を決定する処理は、同相または直交成分それぞれの振幅に基づく。

図４ｃは、１６ＱＡＭ変調を使用するシステムにおいて、４８のサブキャリアを持つ単一ＯＦＤＭシンボルためのＩＥＥＥ８０２．１１ａインタリーバのビット割り当てを図解している図を示している。隣接ビットが三つ目のサブキャリア毎に割り当てられており、ビット位置ｂ０及びｂ１の間、またはｂ２及びｂ３の間で交互に入れ替わっているのが理解できる。８０２．１１ａインタリーバは、各々のＯＦＤＭシンボルに搬送されたコード化されるビットの数に相当するブロックサイズ用に設計されている。このため、８０２．１１ａシステムは変調やコード化の順応性を考慮するので、８０２．１１ａインタリーバもさまざまである。

次にＩＥＥＥ８０２．１１ａのデインタリーバを検討する。

受信機側でのデインタリービングにおいては、インタリービングの逆の処理が行われる。以下から始まる。即ち、
π^-1(i) = s*floor(i/s) + (i+floor(16*i/Ncbps)) mod s, i = 0..Ncbps-1
この段は、インタリービング第二段の逆である。続いて第一インタリービング段の逆が行われる。

π^-1(i) = 16*i − (Ncbps-1)*floor(16*i/Ncbps), i = 0..Ncbps-1
この第二段は、クラシック「ＴＢ／ＬＲ」ブロックデインタリーバを実行することに等しい。ここでのＴＢ／ＬＲは、上下／左右を意味し、インタリーバ動作中にビットがどのように書かれ、読まれているかを記述している。ビットは２−Ｄマトリックスの列として読み込まれ、行として読み出される（２Ｄマトリックスにおける行や列のラベリングが任意であることは十分理解されるであろう）。

このデインタリーバの構造は、ビットの取り込みや読み出し方法の違いを除けば、図４ａで示したものと同じである。インタリービングマトリックスは、Ｎｃｂｐｓ／１６行及び１６列の２−Ｄマトリックスであることは変わらない。これにより、インタリーバ第二段における単一ハードウェアリソースをデインタリービングにも使用可能にする（読み取り／読み出し手順のみが異なる）。

データの読み書きがビット単位というよりむしろワード単位で行われているブロックインタリーバの構造は、Eric Tell and Dake Liu, “A Hardware Architecture for a Multi Mode Block Interleaver”, Proc. of the International Conference on Circuits and Systems for Communications (ICCSC), Moscow, Russia, June 2004に記述されている。

インタリービングの設計はアプリケーションによって決まるため、とりわけ畳み込み符号化を用いたＭＩＭＯ ＯＦＤＭシステムなど、ＭＩＭＯシステムにおいては特有の設計が望ましい。

すべての８０２.１１ａシステムがシングルアンテナシステムであるため、インタリーバはシングルアンテナにより伝送されるビットをインタリーブする。マルチアンテナを採用する場合（ＭＩＭＯ）、入力ストリームをアンテナと同数分に分け、８０２．１１ａインタリーバを各々のストリームで別々に操作することにより８０２.１１ａインタリーバを広げることが推測できる。これは、図５に図式的に描かれている。

図５は、実施可能なＭＩＭＯ ＯＦＤＭインタリービングシステム５００の一つを示す。畳み込み符号器ＣＣ５０２は入力ビットを符号化し（パンクチュアリングも行う）、続いてシリアル／パラレル機能５０４がビットをＮｃｂｐｓビットのブロックに分割する。それから、これらブロックは８０２．１１ａインタリーバシステムにより各々別々にインタリーブ５０６される。その結果得られたビットのブロックは、パラレル／シリアル変換器５０８により再び単一の長いビットストリームに連結される。このビットストリームは次に時空符号化５１０され、図３ｂの「ブロック」方法によりアンテナにマップされ、伝送される。

（図５に図示されていない）デインタリービングは、同様ではあるが相補的方法により実行されてもよい、即ち、受信機で時空符号の復号化の後、ビットストリームは再びＮｃｂｐｓブロックのビットにグループ分けされ、デインタリーバは各々のブロックに別々に動作する。

しかしながら、発明者がこの手法の性能をシミュレートしてみたところ良い結果が得られなかった（後に説明される）。そのため、改良されたインタリービング方法及びＭＩＭＯシステムの装置、そして対応するデインタリービングの方法及び装置が必要である。

このように改良されたシステムの数々は、出願人が以前、２００４年６月１８日に出願した関連する英国特許出願番号０４１３６８７.５の中で記述した。ここでは、ＭＩＭＯインタリーバ及びデインタリーバに適した更に改良されたアーキテクチャー及び実施方法を記述している。

そのため、本発明の最初の態様では、複数の送信アンテナを用いて空間多重化送信をするためにＮビットのブロックをインタリーブするよう構成されるＭＩＭＯ通信システム用ブロックインタリーバにおいて、Ｎビットを記憶するために十分な複数の列と複数の行を持つインタリービングマトリックスを記憶するために構成されたマトリックスメモリーブロックと、インタリーブすべきデータを受信するための、マトリックスメモリーブロックへの入力と、インタリーブされたデータを出力するための、マトリックスメモリーブロックからの出力と、受信したデータをマトリックスに行単位で書き込みを制御し、受信したデータをマトリックスから列単位で読み取ることを制御するため、マトリックスメモリーブロックに対する制御器とを含み、列の数及び行の数は、Ｎビットのブロックがマトリックスに書き込まれる時、マトリックスの一行が完全に満たされないように選択される、インタリーバが提供される。

相補的態様では、本発明は、複数の送信アンテナを用いて空間多重化送信をするためにＮビットのブロックをインタリーブするよう構成されるＭＩＭＯ ＯＦＤＭ通信システム用ブロックインタリーバにおいて、Ｎビットを記憶するために十分な複数の列と複数の行を持つインタリービングマトリックスを記憶するために構成されたマトリックスメモリーブロックと、インタリーブすべきデータを受信するための、マトリックスメモリーブロックへの入力と、インタリーブされたデータを出力するための、マトリックスメモリーブロックからの出力と、行単位で前記マトリックスへの受信データの書き込みを制御し、列単位で前記マトリックスから前記受信データの読み取りを制御するため、マトリックスメモリーブロックに対する制御器とを含み、列の数は、ビットＮの数が列の数の整数倍とならないよう選ばれる、インタリーバを提供する。好ましくは、列の数とビットＮの数は互いに素である。特に好ましくは、列数が素数（Ｎ未満）であり、特に有効であると分かった値３７であり、適切な値の他の例は２３である。好ましくは、通信システムは送信データが複数の送信アンテナ上で時空符号化されるＯＦＤＭ通信システムである。マトリックスに記憶されたビット数Ｎは、ＯＦＤＭシンボル当たりのビット数と送信アンテナ上で符号化されたシンボルの数との積により決定される。

データは、マトリックスメモリーブロックへビット単位或いはワード単位で書き込まれてもよく、データは同様にマトリックスメモリーブロックから読み取られてもよい。ブロックインタリーバはＭＩＭＯ通信システムにおけるすべてのインタリービングを行ってもよく、又はこの一般型の二段システムが採用される場合、８０２．１１ａインタリービングシステムの初段の代替としてブロックインタリーバが使用されてもよい。その場合、列内の第二段順列は、メモリーブロックの出力データバス上ビットを再順序づけして行われてもよい。ブロックインタリーバの実施形態においては、ビット（或いはワード）のアドレス指定は専用のハードウェア或いはプロセッサ制御コードに従って動作するプロセッサのいずれかにより行われてもよい。

本発明は、更に、好ましくは畳み込み符号器を含み、畳み込み符号化されたデータをインタリーブするよう構成されているインタリーバを含んだ送信機を提供する。好ましくは、送信機は直交周波分割多重（ＯＦＤＭ）送信機であり、それ故、インタリーバは、周波数上、即ちＯＦＤＭサブキャリア上にＮビットのブロックをインタリーブするよう構成される。ここでは、ＭＩＭＯ通信システムにおけるブロックインタリーバの記述であるため、ＯＦＤＭシンボル上に一般的にインタリービングが存在することは十分に理解されるであろう。

本発明は、また空間多重化送信により受信するＮビットのブロックをデインタリーブするように構成されるＭＩＭＯ ＯＦＤＭ通信システム用ブロックデインタリーバであって、前記Ｎビットを記憶するために十分な複数の列と複数の行を持つインタリービングマトリックスを記憶するために構成されるマトリックスメモリーブロックと、デインタリーブすべきデータを受信するため、マトリックスメモリーブロックへの入力と、デインタリーブされたデータを出力するため、マトリックスメモリーブロックからの出力と、列単位で前記マトリックスへの受信データの書き込みを制御し、行単位でマトリックスから受信データの読み取りを制御するため前記マトリックスメモリーブロックに対する制御器を含み、列の数は、ビットＮの数が列の数の整数倍とならないよう選ばれる、デインタリーバを提供する。

本発明は更に空間多重化送信により受信したＮビットのブロックをデインタリーブするために構成されるＭＩＭＯ通信システム用ブロックデインタリーバであって、Ｎビットを記憶するために十分な複数の列と複数の行を持つインタリービングマトリックスを記憶するために構成されたマトリックスメモリーブロックと、デインタリーブすべきデータを受信するため前記マトリックスメモリーブロックへの入力と、デインタリーブされたデータを出力するため前記マトリックスメモリーブロックからの出力と、列単位で前記マトリックスへの受信データの書き込みを制御し、行単位でマトリックスから受信データの読み取りを制御する前記マトリックスメモリーブロックに対する制御器を含み、列の数及び行の数は、Ｎビットのブロックがマトリックスに書き込まれる時、マトリックスの一行が完全に満たされないように選択される、デインタリーバを提供する。

本発明は、またデインタリーバを含んだ受信機を提供し、受信機は、好ましくは畳み込み符号デコーダを含み、デインタリーバは畳み込み符号復号化に先駆けて畳み込み符号化データをデインタリーブするように構成される。好ましくは、受信機はＯＦＤＭ受信機として構成され、それ故、デインタリーバはＯＦＤＭサブキャリア上にデインタリーブするよう構成される。既述のとおり、ここで記載のデインタリーバはＭＩＭＯ通信システムにおけるものであるため、デインタリーバが一般的にＯＦＤＭシンボル上に対してデインタリーブすることが十分に理解されるであろう。

本発明は、また、ＭＩＭＯ伝送のためＮビットのデータのブロックをインタリーブする方法を提供し、この方法はＮビットを記憶するために十分な複数の列及び複数の行を持つマトリックスメモリーブロックに行単位で前記Ｎビットのデータを書き込み、マトリックスから列単位でＮビットのブロックを読み取ることを含み、列の数は、ビットＮの数が列の数の整数倍とならないよう選ばれる。

本発明は、また、ＭＩＭＯ伝送のためＮビットのデータのブロックをインタリーブする方法を提供し、この方法はＮビットを記憶するために十分な複数の列及び複数の行を持つマトリックスメモリーブロックに行単位でＮビットのデータを書き込み、マトリックスから列単位でＮビットのブロックを読み取ることを含み、列の数及び行の数は、Ｎビットのブロックがマトリックスに書き込まれる時、マトリックスの一行が完全に満たされないように選択される。

本発明は、また、ＭＩＭＯチャンネル上で受信されるＮビットのデータのブロックをデインタリーブする方法を提供し、この方法はＮビットを記憶するために十分な複数の列及び複数の行を持つマトリックスメモリーブロックに列単位で前記Ｎビットを書き込み、Ｎビットのブロックをマトリックスから行単位で読み取ることを含み、列の数は、ビットＮの数が前記列の数の整数倍とならないよう選ばれる。

本発明は、ＭＩＭＯチャンネル上で受信されるＮビットのデータのブロックをデインタリーブする方法を提供し、Ｎビットを記憶するために十分な複数の列及び複数の行を持つマトリックスメモリーブロックに列単位でＮビットを書き込み、Ｎビットのブロックをマトリックスから行単位で読み取ることを含み、列の数及び行の数は、Ｎビットのブロックがマトリックスに書き込まれる時、マトリックスの一行が完全に満たされないように選択される。

上記のインタリーバ及びデインタリーバ、そして対応する手段は、適切なプロセッサ制御コードにより制御されたデータ処理装置を使用することにより実施される。

従って、本発明の更なる態様では、上記のインタリーバ、デインタリーバ及び対応する方法を実施するためのプロセッサ制御コードを、望ましくは、ディスク、ＣＤ−或いはＤＶＤ−ＲＯＭなどのデータ記憶媒体、ＲＯＭ或いはＥＥＰＲＯＭ（ファームウェア）などのプログラムドメモリ、或いは光学や電子搬送波などのデータ記憶媒体により提供する。発明の実施形態はまた、ＡＳＩＣやＦＰＧＡにより実施可能である。従って、プロセッサ制御コードは、Ｃのような従来のプログラミング言語やマイクロコード、或いはＡＳＩＣやＰＦＧＡを制御するためのセットアップのコード、またはＶｅｒｉｌｏｇ（登録商標）、ＶＨＤＬ（超高速集積回路ハードウェア記述言語）やシステムＣ等のハードウェア記述言語のコードを含んでいる。当業者であれば、そのようなコード及び／或いは例えばネットワーク上で互いに通信して、複数の結合要素間で配信されることを理解するであろう。

発明の態様に則った送信装置及び適切に構成された受信機を含む通信システムが提供される。

本発明は更に上記の方法や装置によりインタリーブされたデータを含むＭＩＭＯ ＯＦＤＭ符号を提供する。

ここで、本発明におけるこれら及びその他の形態、好ましい例及び利点を各々の図をもとに例のみを用いて更に説明する。

インタリーバの処理は、Ｎデータビットのブロックを受け取ることにより実行される。これにより隣接するコード化ビットが異なった、そして通常広く分離されたサブキャリアに位置するように、シンボル内の異なるビット位置に、そしてそれらが異なるアンテナから送信されるように符号化時空ブロック内の異なる位置にマップされることが望ましい。デインタリービング操作は、ビット順序づけの逆順列を導くためにインタリーバによって用いられるビットインデックス順列の知識を採用する。

ここで、如何にしてこのような処理が実行されるかを説明し、一連のインタリービング及びデインタリ−ビングスキームに用いられる改良されたアーキテクチャを説明する。

図６ａは、インタリーバ６００の構造を示す。インタリーバ６００は、マトリックスメモリーブロック内で実行できる２Ｄマトリックス６０２により構成され、そのマトリックスは多数の列α（図では「ａ」が用いられている）及び多数の行Ｍ＝ｃｅｉｌ（Ｎ／α）行を持ち、ｃｅｉｌ（変数）は変数（即ち、「上限」）を超える最小整数値である。説明のためα＝３７値が用いられている。

マトリックスは、インタリーブをするためのデータビットを受け取るデータ入力６０４及びマトリックスメモリーブロックからのインタリーブされたデータビットを読み取るためのデータ出力を持っている。更に、関連の制御装置６０８によりマトリックスメモリーブロックにアドレスや制御信号（例えば、読み書き及びデータストロボ）を提供することにより、マトリックスへのデータの書き込み及びメモリからのデータの読み出しを制御し、インタリービング機能（或いは、類似のデインタリーバにおいては、デインタリービング機能）を実行している。制御装置６０８はＡＳＩＣやＦＰＧＡを用いて、例えば状態機械或いは内蔵プログラムコード６１０によって制御された処理装置によって実施される。

動作中、入力ビットは（この例では）３７列のインタリービングマトリックス６０２に左から右へ読み込みされる。しかしながら、図６ａで見られるように最終行は、αであり、この場合３７の選択により完全には満たされない。マトリックス６０２に書き込まれたビットは、次に８０２．１１ａインタリーバの第一段に類似した方法で上から下へ読み出される。しかしながら、最終（Ｎ ｍｏｄ α）列は、Ｍ−１ビットだけを記憶し、最終行はＮ ｍｏｄ αビットを有するだけである。

例えば、図３ａ及び３ｃで見られるように、例えば、時空符号化シンボルをアンテナに「多重化」マッピングすることが採用される場合には、この動作は連続的入力ビットを異なるサブキャリア、シンボルビット位置及び送信アンテナにマッピングできる。

ＯＦＤＭシステムにおいては、インタリーブされたブロック毎のデータビットＮの数はＮｃｂｐｓ（ＯＦＤＭシンボル毎のビット数）とアンテナ数との積を計算することにより決定できる。例えば、４８サブキャリア、１６ＱＡＭモジュレーション及び２送信アンテナの場合は４８×４×２である。更に一般的には、データビットＮの数はＮｃｂｐｓと一つの時空ブロックへの入力シンボルの数（時空符号器が空間多重化送信のための設定である場合は送信アンテナの数に等しく、一方で例えばＡｌａｍｏｕｔｉ符号器の設定である場合は、２に等しい）との積によって決定される。採用された時空エンコーダによっては、一つの時空ブロックへの入力シンボルの数は送信アンテナの数と同数でなくても良い。

αの値は１≦α≦Ｎの範囲であり、Ｎの任意の値（または値の集合）に対して、インタリーバに起因するビット順列が連続する入力ビットを異なるサブキャリアに、異なるシンボルビット位置に、及び時空符号化ブロックにおける異なるシンボルにセットするように選択することが望ましい。列α及びＮの数は共通因数を持つべきでなく、互いに素である（互いに素となる二つの整数に対する要求は、それらが１以外の共通正因数を共有しないことである）。Ｎは任意の値をとり得るので、Ｎがとり得る如何なる値の約数でもない素数をαとして選択することが有益である。αとして選択され得る適切な値の例として２３或いは３７が挙げられる。後者は特に効率的とされている。しかしながら、その他多くの値が選択され得ることは十分理解されるであろう。

図６ｂは、デインタリーバ６５０の構造を示しており、これは図に示すようにインタリーバの構造と類似しており、データビットのマトリックスを記憶するマトリックスメモリ６５２、マトリックスへのインプット６５４、マトリックスからのアウトプット６５６及び任意で内蔵コード６６０により制御される制御装置６５８により構成される。デインタリーバは、インタリーバに対して相補に動作し、故に、デインタリーバ手順が時空符号の復号から受信されるビットを読み込みし、該ビットを読み出すことに付随される。更に詳しくは、左右／上下書き込み／読み出し手順に代わり、ビットは上から下へ列から列へと書き込まれ、左から右へ行から行へと読み出される。よって、デインタリービングマトリックス６５２は、インタリービングマトリックス６０２と同じ容量を持ち、読み込み／読み出し手段のみが異なる必要がある。このような理由から、デインタリーバ及びインタリーバは、必要ならば、共有ハードウェアリソースを用いて都合よく共通に実行できる。

図７は、上記のように構成されたインタリーバ及びデインタリーバを内蔵するトランシーバ７００を示す。

トランシーバ７００は、各々が個別の送信／受信ＲＦ段７０２ａ、ｂ（図の説明を明確にするために示されていない送受切り替え器）、個別のアナログ／デジタル変換器７０６ａ，ｂ及びデジタル信号プロセッサ（ＤＳＰ）に接続される複数の送受信アンテナ７０２ａ、ｂ（それらの２つが図示実施形態に示されている）を備えている。ＤＳＰ７０８は、一般的に一つ以上のプロセッサ７０８ａ及び幾つかのワーキングメモリ７０８ｂを含む。ＤＳＰ７０８は、データインプット／アウトプット７１０及びアドレス、データ及び制御バス７１２を持ち、ＤＳＰをフラッシュＲＡＭやＲＯＭのような不揮発プログラムメモリ７１４に結合している。不揮発プログラムメモリ７１４は、ＤＳＰ７０８のためにコードや、状況に応じて、データ構造或いはデータ構造定義を記憶している。

図示のように、プログラムメモリ７１４はチャンネルエンコーダ／パンクチュアリングコード７１４ａ、インタリーバコード７１４ｂ、時空符号化／ＯＦＤＭ変調７１４ｃ、ＭＩＭＯチャンネル評価コード７１４ｄ、ＯＦＤＭ復調／時空復号化信号７１４ｅ、デインタリーバコード７１４ｆ、及びチャンネルデコーダコード７１４ｇを含む。状況に応じて、不揮発プログラムメモリ７１４のコードは、光学或いは電気搬送波などの搬送波、もしくは図７に示すようにディスク７１６により提供できる。

ＤＳＰ７０８のデータインプット／アウトプット７１０は、希望に応じてトランシーバ７００の更なるデータ処理要素（図７には示されていない）に接続される。これらは、例えば、より高いレベルのプロトコルを実行するためのベースバンドデータプロセッサにより構成できる。

送信機のＲＦ出力段及び受信機のフロントエンドは一般的にハードウェアで実行される。一方、受信機のプロセシングは通常少なくとも部分的にソフトウェアで実行され、一つ以上のＡＳＩＣ及び／又はＦＰＧＡが用いられることもある。当業者であれば受信機の全ての機能がハードウェアで実行可能なこと、信号がソフトウェア無線でデジタル化される正確な点が一般的にコスト／複雑さ／消費電力のトレードオフに依存することを認識できるであろう。

図８は、ＭＩＭＯ通信システムの受信アンテナ毎の信号対雑音比（ＳＮＲ）に対するブロック誤り率（ＢＬＥＲ）の曲線を、４種類の異なったインタリーバ（及びデインタリーバ）、即ち、α＝３７を有する、本発明の実施形態に従った上述のインタリーバ（曲線８０２）、ランダムインタリーバ（曲線８０４）、アンテナごとにビットストリーム別個に与えられる一つの８０２．１１ａインタリーバを有する図５に示されるインタリーバ（曲線８０６）、及び本件出願者が「インタリーバ及びデインタリーバシステム」の名称で本出願と同日付で出願した英国特許出願番号．．．に記述されているような更なる代替インタリービング（曲線８０８）と比較して示している。

図８の曲線は、畳み込み符号化及び時空符号化以前の２２９８情報ビットのブロックにおけるブロック誤りの確率を示している。シミュレーションパラメータは以下のようである。

− ３×３ＭＩＭＯシステム（３つの送信アンテナ及び３つの受信アンテナ）
― ４８サブキャリアのＯＦＤＭ送信
− 本出願人により２００４年５月１２日に出願された、英国特許出願番号０４１０６４４．９（ＴＲＬＰ１０７）で記載のＳＴコード
− ６４ＱＡＭ
− ８０２．１１ａ標準で規定されているような２／３コードレートの畳み込みコード
− ８０２．１１ｎ草案で規定されているような８０２．１１ｎＭＩＭＯｎｏｎ−ｌｉｎｅ ｏｆ ｓｉｇｈｔ（ＮＬＯＳ）チャンネルモデル（モデル「Ｂ」）。これは、実際のＭＩＭＯ物理チャンネル条件をシミュレートしているマルチパスの存在するＭＩＭＯチャンネルである。

全てのインタリーバは、図３ａ及び３ｃに示されるアンテナへ時空符号化シンボルから「多重化」マッピングされると仮定する。

ランダムインタリーバとは、入力ビットのランダム順列を行う構造である。順列は伝送されたブロック毎に異なる。つまり、送信ビットの各ブロック中に生成される順列は、ブロック毎に変化し、（コンピュータプログラム等の擬似ランダムソースから生成される乱数に基づく）擬似乱数である。ランダムインタリーバは現実的なハードウェアソースではなく、その性能ゆえ、インタリーバに関する調査のための基準ベンチマークである。即ち、性能的にランダムインタリーバに挑むインタリーバは、最適に近い性能を与える。

曲線８０２のインタリーバはランダムインタリーバと近い性能を備えているのが見受けられるが、曲線８０８に関しても同じことが言える。また、曲線８０２及び８０８のいずれのインタリーバも８０２．１１ａインタリーバの性能を１．５から２ｄＢ改善されることも見受けられる。従って、本発明の態様を具現化する改良された性能のインタリーバを明らかにしている。

上記のインタリービング及びデインタリービングシステムは、それぞれ図１の送信機１００ａ及び受信機１００ｂに内蔵することができる。多くの状況では、無線通信デバイスが送信機及び受信機を組み合わせた設備で提供されているのが理解できるであろう。しかしながら、今回の例では明瞭性の理由からデバイスを一方向の通信デバイスとして説明している。

コンピュータ装置により実行される適切なソフトウェアを導入することにより、本発明の実施形態を実行するための汎用送信機及び汎用受信機が形成されることが理解できる。これを受けて、本発明のある形態では、コンピュータで実行可能な指示をコンピュータで可読な形式で記憶したプロダクトを含み、その使用に当たって適切に設定可能なハードウェアコンポーネントをコンピュータにもたらし、記述の実施形態により裏付けられた発明に従って十分に動作できる。このプロダクトは、光ディスク、磁気記憶媒体或いは他の科学技術における如何なる記憶媒体を始めとする記憶媒体、移動可能なＲＯＭユニットやメモリカードを始めとするその他のメモリ素子などの動的機器、或いは、ダウンロードで受け取られる信号などを含む。この信号は、そのようなコンピュータで可読な指示を定義するデータを有し、コンピュータで実施可能なプログラムプロダクトを構築する。プロダクトはまた特定用途向け集積回路を含み、これが適切に設定された汎用装置に導入されると、記述の実施形態により裏付けられた発明に従って、得られたシステムを実施可能にする。

本発明の実施形態は、複雑さが低減されたインタリーバを提供し、ＩＥＥＥ８０２．１１ｎ等の無線ローカルエリアネットワーク（ＷＬＡＮ）通信システム及び、とりわけ畳み込み符号化を用いたその他のＭＩＭＯ通信システムに活用されている。

添付の請求項で請求する権利保護の範囲は、付随の図面を参考に本記述に基づいて判断されるが、本発明の具体的な実施形態の特徴が請求項の範囲の特徴を制限すると解釈されるまでには及ばない。

エラー訂正及びインタリービングを用いた典型的なＭＩＭＯ通信システムを示す。 従来の単独送信アンテナＯＦＤＭ通信システムにおいて、データビットがサブキャリアに配置される例を図式的に説明したものである。 ＭＩＭＯ ＯＦＤＭ通信システムにおいてシンボルをアンテナにマッピングする第一階多重化装置を示す。 ＭＩＭＯ ＯＦＤＭ通信システムにおいてシンボルをアンテナにマッピングするブロック配置を示す。 ＭＩＭＯ ＯＦＤＭ通信システムにおいてシンボルをアンテナにマッピングする第二階多重化装置を示す。 周知の左右／上下ブロックインタリーバを表す。 １６ＱＡＭの信号点配置のグラフを示す。 単一ＯＦＤＭシンボルのためのＩＥＥＥ８０２．１１ａインタリーバに対するビット割り当てを説明する図を示す。 ＭＩＭＯ ＯＦＤＭインタリービングシステムの一例を示す。 本発明の実施形態に従ったインタリーバの構造を示す。 本発明の実施形態に従ったデインタリーバの構造を示す。 本発明の実施形態に従ったインタリーバ及びデインタリーバを組み込むトランシーバ８００を示す。 本発明の実施形態に従ったインタリーバ及びデインタリーバを含む、異なったインタリーブ／デインタリーブを持つＭＩＭＯ通信システムの受信アンテナ毎の信号対雑音比（ＳＮＲ）に対するブロック誤り率（ＢＬＥＲ）の特性を示す。

Claims (27)

1. 複数の送信アンテナを用いて空間多重化送信をするためにＮビットのブロックをインタリーブするよう構成されるＭＩＭＯ通信システム用ブロックインタリーバにおいて、
   前記Ｎビットを記憶するために十分な複数の列と複数の行を持つインタリービングマトリックスを記憶するために構成されたマトリックスメモリーブロックと、
   インタリーブすべきデータを受信するための、前記マトリックスメモリーブロックへの入力と、
   インタリーブされたデータを出力するための、前記マトリックスメモリーブロックからの出力と、
   前記受信したデータを前記マトリックスに行単位で書き込みを制御し、前記受信したデータを前記マトリックスから列単位で読み取ることを制御するため、前記マトリックスメモリーブロックに対する制御器とで構成され、
   前記列の数及び前記行の数は、Ｎビットの前記ブロックが前記マトリックスに書き込まれる時、前記マトリックスの一行が完全に満たされないように選択される、インタリーバ。
2. 複数の送信アンテナを用いて空間多重化送信をするためにＮビットのブロックをインタリーブするよう構成されるＭＩＭＯ ＯＦＤＭ通信システム用ブロックインタリーバにおいて、
   前記Ｎビットを記憶するために十分な複数の列と複数の行を持つインタリービングマトリックスを記憶するために構成されたマトリックスメモリーブロックと、
   インタリーブすべきデータを受信するための、前記マトリックスメモリーブロックへの入力と、
   インタリーブされたデータを出力するための、前記マトリックスメモリーブロックからの出力と、
   行単位で前記マトリックスへの前記受信データの書き込みを制御し、列単位で前記マトリックスから前記受信データの読み取りを制御するため、前記マトリックスメモリーブロックに対する制御器とで構成され、
   前記列の数は、前記ビットＮの数が前記列の数の整数倍とならないよう選ばれる、インタリーバ。
3. 前記列の数と前記ビットＮの数は互いに素となる請求項２に記載のブロックインタリーバ。
4. 前記列の数は、素数、具体的には３７である請求項１、２又は３に記載のブロックインタリーバ。
5. 前記複数の送信アンテナを用いて送信するため、請求項１，２又は３記載のインタリーバを含む送信機であって、前記インタリーバは、Ｎビットの前記ブロックが空間上でインタリーブされるよう構成される、送信機。
6. 畳み込み符号化装置を更に含み、前記インタリーバが、送信のため畳み込み符号化されたデータをインタリーブするよう構成される、請求項５記載の送信機。
7. 複数のサブキャリアを持つＯＦＤＭ送信機として構成され、前記インタリーバが前記サブキャリア上でＮビットの前記ブロックをインタリーブするよう構成される、請求項５又は６記載の送信機。
8. 実行すると、請求項１乃至４のいずれか一つのブロックインタリーバを実施するためのプロセッサ制御コード。
9. 請求項８のプロセッサ制御コードを搬送する媒体。
10. 空間多重化送信により受信したＮビットのブロックをデインタリーブするために構成されるＭＩＭＯ通信システム用ブロックデインタリーバであって、
    前記Ｎビットを記憶するために十分な複数の列と複数の行を持つインタリービングマトリックスを記憶するために構成されたマトリックスメモリーブロックと、
    デインタリーブすべきデータを受信するため前記マトリックスメモリーブロックへの入力と、
    デインタリーブされたデータを出力するため前記マトリックスメモリーブロックからの出力と、
    列単位で前記マトリックスへの前記受信したデータの書き込みを制御し、行単位で前記マトリックスから前記受信データの読み取りを制御する前記マトリックスメモリーブロックに対する制御器を含み、
    前記列の数及び前記行の数は、Ｎビットの前記ブロックが前記マトリックスに書き込まれる時、前記マトリックスの一行が完全に満たされないように選択される、デインタリーバ。
11. 空間多重化送信により受信するＮビットのブロックをデインタリーブするように構成されるＭＩＭＯ ＯＦＤＭ通信システム用ブロックデインタリーバであって、
    前記Ｎビットを記憶するために十分な複数の列と複数の行を持つインタリービングマトリックスを記憶するために構成されるマトリックスメモリーブロックと、
    デインタリーブすべきデータを受信するため、前記マトリックスメモリーブロックに結合される入力と、
    デインタリーブされたデータを出力するため、前記マトリックスメモリーブロックに結合される出力と、
    列単位で前記マトリックスへの前記受信データの書き込みを制御し、行単位で前記マトリックスから前記受信データの読み取りを制御するため前記マトリックスメモリーブロックに対する制御器を含み、
    前記列の数は、前記ビットＮの数が前記列の数の整数倍とならないよう選ばれる、デインタリーバ。
12. 前記列の数と前記ビットＮの数とは互いに素である請求項１１に記載のブロックデインタリーバ。
13. 前記列の数が、素数、具体的には３７である請求項１０、１１又は１２に記載のブロックデインタリーバ。
14. デインタリーバがＮビットの前記ブロックを空間上でデインタリーブするよう構成される、請求項１０乃至１３のいずれか１記載のデインタリーバを含む受信機。
15. 畳み込み符号に対する復号器を更に含み、前記デインタリーバが、畳み込み符号に対する復号化に先駆けて畳み込み符号化データをデインタリーブするように構成される、請求項１４で記載の受信機。
16. 複数のサブキャリアを持つＯＦＤＭ受信機として構成され、前記デインタリーバが前記サブキャリア上でＮビットの前記ブロックをデインタリーブするよう構成される、サブキャリア請求項１３又は１４記載の受信機。
17. 実行すると、請求項１０乃至１２のいずれか一つのブロックデインタリーバを実施するためのプロセッサ制御コード。
18. 請求項１７のプロセッサ制御コードを搬送する媒体。
19. ＭＩＭＯ伝送のためＮビットのデータのブロックをインタリーブする方法において、
    前記Ｎビットを記憶するために十分な複数の列及び複数の行を持つマトリックスメモリーブロックに行単位で前記Ｎビットのデータを書き込み、
    前記マトリックスから列単位でＮビットの前記ブロックを読み取ることを含み、
    前記列の数は、前記ビットＮの数が前記列の数の整数倍とならないよう選ばれる、方法。
20. ＭＩＭＯ伝送のためＮビットのデータのブロックをインタリーブする方法において、
    前記Ｎビットを記憶するために十分な複数の列及び複数の行を持つマトリックスメモリーブロックに行単位で前記Ｎビットのデータを書き込み、
    前記マトリックスから列単位でＮビットの前記ブロックを読み取ることを含み、
    前記列の数及び前記行の数は、Ｎビットの前記ブロックが前記マトリックスに書き込まれる時、前記マトリックスの一行が完全に満たされないように選択される、方法。
21. ＭＩＭＯチャンネル上で受信されるＮビットのデータのブロックをデインタリーブする方法において、
    前記Ｎビットを記憶するために十分な複数の列及び複数の行を持つマトリックスメモリーブロックに列単位で前記Ｎビットを書き込み、
    Ｎビットの前記ブロックを前記マトリックスから行単位で読み取ることを含み、
    前記列の数は、前記ビットＮの数が前記列の数の整数倍とならないよう選ばれる、方法。
22. ＭＩＭＯチャンネル上で受信されるＮビットのデータのブロックをデインタリーブする方法において、
    前記Ｎビットを記憶するために十分な複数の列及び複数の行を持つマトリックスメモリーブロックに列単位で前記Ｎビットを書き込み、
    Ｎビットの前記ブロックを前記マトリックスから行単位で読み取ることを含み、
    前記列の数及び前記行の数は、Ｎビットの前記ブロックが前記マトリックスに書き込まれる時、前記マトリックスの一行が完全に満たされないように選択される、方法。
23. 実行すると、請求項１９乃至２２のいずれか一つの方法を実施するためのプロセッサ制御コード。
24. 請求項２３のプロセッサ制御コードを搬送する媒体。
25. 請求項１９又は２０の方法を実施するための手段を含む送信機。
26. 請求項２１又は２２の方法を実施するための手段を含む受信機。
27. 請求項１乃至４のいずれか一つのインタリーバ、又は請求項５乃至７のいずれか一つの送信機、或いは請求項１９又は２０の方法によりインタリーブされたデータを含むＭＩＭＯ ＯＦＤＭ信号。

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