KR100884098B1 - 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서혼합 기수 시스템을 이용한 블록 인터리빙 장치 및 방법 - Google Patents

다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서혼합 기수 시스템을 이용한 블록 인터리빙 장치 및 방법 Download PDF

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Abstract

본 발명은 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서, 전송하고자 하는 M 비트의 입력 스트림을 모듈러 k에 의해 블록 인터리빙 또는 디인터리빙하는 인터리빙 장치에 관한 것으로, 특히 M개의 셀로 열의 개수가 k이고, 행의 개수가 M/k인 배열의 어레이 프로세서를 포함하며, 상기 어레이 프로세서는 상기 입력 스트림을 상기 어레이 프로세서의 우측 하단 셀에서 수평 또는 수직 방향으로 좌측 상단의 마지막 셀에 도달할 때까지 입력시키며, 상기 입력 스트림의 첫 번째 비트가 상기 마지막 셀에 도달한 후, 상기 어레이 프로세서의 출력을 수평 또는 수직 방향으로부터 수직 또는 수평 방향으로 방향을 변경하여 인터리빙 또는 디인터리빙된 출력 스트림을 생성하는 것을 특징으로 한다.
MRS, MB-OFDM, 블록 인터리빙, 어레이 프로세서, 셀

Description

다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서 혼합 기수 시스템을 이용한 블록 인터리빙 장치 및 방법{Apparatus and method for block interleaving using mixed radix system in MB-OFDM}
본 발명은 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에 관한 것으로, 보다 상세하게는 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서 혼합 기수 시스템을 이용한 블록 인터리빙 장치 및 방법에 관한 것이다.
다중 대역 직교 주파수 분할 다중 접속(Multi-band Orthogonal Frequency Division Multiplex; 이하, 'MB-OFDM'라 한다.) 통신 시스템은 UWB(Ultra Wide Band) 시스템의 표준 중 하나로 널리 사용되고 있다. 상기 MB-OFDM 시스템의 특성 중 하나로서 낮은 전력 소모에도 불구하고 480Mbps까지의 높은 통신 속도를 제공한다. 이러한 성능 요구로 인해 MB-OFDM 시스템의 구현은 개발자들에게 매우 어려운 과제로 대두되고 있는 실정이다.
한편, 인터리버(interleaver)는 상기 MB-OFDM 시스템뿐만 아니라 대부분의 통신 시스템에서 사용되는 중요한 구성 요소 중 하나로서, 전송시 채널에서의 버스트 에러(burst error)에 대한 강성(robustness)을 증가시키기 위해 상기 인터리빙 처리로 입력 비트 시퀀스(input bit sequence)가 인접하지 않도록 하는 방법에 의해 재배열된다.
상기 MB-OFDM 시스템의 인터리버는 심볼 인터리빙(symbol interleaving), 톤 인터리빙(tone interleaving) 및 순환 시프트(cyclic shift) 등의 3개의 연속된 부처리(sub-process) 절차를 포함한다.
도 1은 일반적인 인터리빙 장치의 구조를 나타낸 블록도이다. 상기 도 1을 참조하면, 일반적인 인터리빙 장치(100)(즉, 인터리버)는 심볼 인터리빙부(110), 톤 인터리빙부(120), 순환 시프트부(130) 및 2 개의 메모리들(140, 150)로 구성된다. 즉, 전송하고자 하는 입력 신호는 상기 인터리빙 장치(100) 내에서 심볼 인터리빙, 톤 인터리빙 및 순환 시프트의 3단계 처리 절차를 수행하게 된다. 이때, 상기 제1 메모리(140) 및 제2 메모리(150)는 상기 인터리빙 과정에서 처리되는 데이터를 임시 저장하는 버퍼의 역할을 하게 된다.
한편, 상기 인터리빙의 각 부처리 절차의 수학적 공식은 하기 <수학식 1> 내지 <수학식 3>으로 표현될 수 있다.
Figure 112007070189950-pat00001
Figure 112007070189950-pat00002
Figure 112007070189950-pat00003
상기 <수학식 1>, <수학식 2> 및 <수학식 3>은 각각 심볼 인터리빙, 톤 인터리빙, 순환 시프트를 나타낸다.
상기 수학식들에서 a는 인터리버로 입력되는 입력 비트이며, aS는 심볼 인터리버의 출력이며, aT는 톤 인터리버의 출력이며, b는 순환 시프트의 출력이며, m(i)는
Figure 112007070189950-pat00004
이다. 또한, 상기 NCBPS, NTDS, NTint, 및 Ncyc는 상기 MB-OFDM 시스템의 데이터 전송률에 관련된 상수값이다. 상기 상수값들은 하기 <표 1>에서와 같이 정의된다.
Data Rate (Mb/s) TDS Factor (NTDS) Coded Bits/ OFDM Symbol (NCBPS) Tone Interleaver Block Size (NTint) Cyclic Shift (Ncyc)
53.3 2 100 10 33
80 2 100 10 33
106.7 2 200 20 66
160 2 200 20 66
200 2 200 20 66
320 1 200 20 33
400 1 200 20 33
480 1 200 20 33
일반적으로 상기 3 단계의 절차는 각 부처리로부터의 결과를 일시적으로 저장하는 인터페이스 버퍼와 같은 전용 메모리(즉, 140, 150)로 구분하여 구현되어 왔다. 또한, 각 부처리가 직렬적으로 실행되어야 하기 때문에, 인터리버의 지연 및 성능은 각 부처리의 성능 매트릭들의 합에 의해 결정된다. 예컨대, 상기 도 1에서와 같은 일반적인 인터리버에서는 심볼 인터리빙을 위해 6심볼의 지연이 발생하며, 톤 인터리빙을 위해 1심볼의 지연이 발생하며, 순환 시프트를 위해 1심볼의 지연이 발생하여 총 8심볼 만큼의 시간 지연이 발생하게 된다.
이러한, 지연 문제를 해결하기 위한 변경 중 하나로서 파이프라인 구조가 성능을 증가시키기 위해 고려될 수 있다. 그러나 상기 파이프라인 접근 방법도 파이프라인이 아닌 방식에 사용되는 메모리보다 훨씬 더 복잡하게 만드는 파이프 라인 고유의 메모리 시스템을 필요로 한다. 또한, 상기 파이프라인 접근 방법은 일반적으로 높은 전력 소모를 야기시키게 되는 문제점이 있다.
본 발명의 목적은 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서 인터리빙 처리 시 시간 지연을 줄일 수 있는 혼합 기수 시스템을 이용한 블록 인터리빙 장치 및 방법을 제공함에 있다.
또한, 본 발명의 목적은 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서 인터리빙 구현 시 복잡성을 줄일 수 있는 혼합 기수 시스템을 이용한 블록 인터리빙 장치 및 방법을 제공함에 있다.
또한, 본 발명의 목적은 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서 인터리빙 구현 시 전력 소모를 줄일 수 있는 혼합 기수 시스템을 이용한 블록 인터리빙 장치 및 방법을 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명의 제1 장치는, 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서, 전송하고자 하는 M 비트의 입력 스트림을 모듈러 k에 의해 블록 인터리빙하는 인터리빙 장치에 있어서, M개의 셀로 열의 개수가 k이고, 행의 개수가 M/k인 배열의 어레이 프로세서를 포함하며, 상기 어레이 프로세서는 상기 입력 스트림을 상기 어레이 프로세서의 우측 하단 셀에서 수평 방향으로 좌측 상단의 마지막 셀에 도달할 때까지 입력시키며, 상기 입력 스트림의 첫 번째 비트가 상기 마지막 셀에 도달한 후, 상기 어레이 프로세서의 출력을 수평 방향으 로부터 수직 방향으로 방향을 변경하여 인터리빙된 출력 스트림을 생성하는 것을 특징으로 한다.
상기 각 셀은, 수직 방향 또는 수평 방향의 선택 신호에 따라 입력 스트림의 수평 방향 및 수직 방향을 선택하기 위한 스위치; 상기 수직 방향의 선택 신호에 따라 수직 방향의 입력 스트림을 입력받는 제1 저장부; 상기 수평 방향의 선택 신호에 따라 수평 방향의 입력 스트림을 입력받는 제2 저장부; 상기 선택 신호에 따라 상기 2개의 저장부들 중 하나의 저장부로부터 출력되는 출력 스트림을 수직 방향으로 출력하는 제1 멀티플렉서; 및 상기 선택 신호에 따라 상기 2개의 저장부들 중 하나의 저장부로부터 출력되는 출력 스트림을 수평 방향으로 출력하는 제2 멀티플렉서;를 포함하는 것을 특징으로 한다.
상기 제1 저장부 및 제2 저장부는, 1비트 정보를 저장하는 플립플롭으로 구현되는 것을 특징으로 한다.
상기 스위치는, 상기 수직 방향 선택 신호에 따라 수직 방향의 입력 스트림을 상기 제1 저장부로 출력시키고, 상기 수평 방향 선택 신호에 따라 수평 방향의 입력 스트림을 상기 제1 저장부로 출력시키는 제3 멀티플렉서; 및 상기 수직 방향 선택 신호에 따라 수평 방향의 입력 스트림을 상기 제2 저장부로 출력시키고, 상기 수평 방향 선택 신호에 따라 수직 방향의 입력 스트림을 상기 제2 저장부로 출력시키는 제4 멀티플렉서;를 포함하는 것을 특징으로 한다.
상기 어레이 프로세서는, 동일한 배열 크기를 가지는 하나 이상의 다른 어레이 프로세서와 연결하여 인터리빙 처리 블록 크기를 확장시키는 것을 특징으로 한 다.
상기한 목적을 달성하기 위한 본 발명의 제2 장치는, 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서, 전송하고자 하는 M 비트의 입력 스트림을 모듈러 k에 의해 블록 인터리빙하는 인터리빙 장치에 있어서, M개의 셀로 열의 개수가 k×l('l'은 영문 'L'의 소문자)이고, 행의 개수가 M/(k×l)('l'은 영문 'L'의 소문자)인 배열의 어레이 프로세서를 포함하며, 상기 어레이 프로세서는 상기 입력 스트림을 상기 어레이 프로세서의 우측 하단 셀에서 수평 방향으로 좌측 상단의 마지막 셀에 도달할 때까지 입력시키며, 상기 입력 스트림의 첫 번째 비트가 상기 마지막 셀에 도달한 후, 상기 어레이 프로세서의 출력을 수평 방향으로부터 수직 방향으로 방향을 변경하여 인터리빙된 출력 스트림을 생성하는 것을 특징으로 한다.
상기 어레이 프로세서는, 모듈러 k의 심볼 인터리빙 및 모듈러 l의 톤 인터리빙을 동시에 처리하는 것을 특징으로 한다.
상기 각 셀은, 수직 방향 또는 수평 방향의 선택 신호에 따라 입력 스트림의 수평 방향 및 수직 방향을 선택하기 위한 스위치; 상기 수직 방향의 선택 신호에 따라 수직 방향의 입력 스트림을 입력받는 제1 저장부; 상기 수평 방향의 선택 신호에 따라 수평 방향의 입력 스트림을 입력받는 제2 저장부; 상기 선택 신호에 따라 상기 2개의 저장부들 중 하나의 저장부로부터 출력되는 출력 스트림을 수직 방향으로 출력하는 제1 멀티플렉서; 및 상기 선택 신호에 따라 상기 2개의 저장부들 중 하나의 저장부로부터 출력되는 출력 스트림을 수평 방향으로 출력하는 제2 멀티플렉서;를 포함하는 것을 특징으로 한다.
상기 제1 저장부 및 제2 저장부는, 1비트 정보를 저장하는 플립플롭으로 구현되는 것을 특징으로 한다.
상기 스위치는, 상기 수직 방향 선택 신호에 따라 수직 방향의 입력 스트림을 상기 제1 저장부로 출력시키고, 상기 수평 방향 선택 신호에 따라 수평 방향의 입력 스트림을 상기 제1 저장부로 출력시키는 제3 멀티플렉서; 및 상기 수직 방향 선택 신호에 따라 수평 방향의 입력 스트림을 상기 제2 저장부로 출력시키고, 상기 수평 방향 선택 신호에 따라 수직 방향의 입력 스트림을 상기 제2 저장부로 출력시키는 제4 멀티플렉서;를 포함하는 것을 특징으로 한다.
상기 어레이 프로세서는, 동일한 배열 크기를 가지는 하나 이상의 다른 어레이 프로세서와 연결하여 인터리빙 처리 블록 크기를 확장시키는 것을 특징으로 한다.
상기 각 셀에서, 상기 모듈러 k에 의해 구분되는 각 셀들의 배열들을 선택된 특정 위치 간에 연결함으로써 입력 스트림을 순환 시프트시키는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 제1 방법은, 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서, 전송하고자 하는 M 비트의 입력 스트림을 모듈러 k에 의해 블록 인터리빙하는 인터리빙 방법에 있어서, M개의 셀로 열의 개수가 k이고, 행의 개수가 M/k인 배열의 어레이 프로세서를 구성하는 단계; 상기 어레이 프로세서에서 상기 입력 스트림을 상기 어레이 프로세서의 우측 하단 셀에서 수평 방향으로 좌측 상단의 마지막 셀에 도달할 때까지 입력시키는 단계; 및 상기 입력 스 트림의 첫 번째 비트가 상기 마지막 셀에 도달한 후, 상기 어레이 프로세서의 출력을 수평 방향으로부터 수직 방향으로 방향을 변경하여 인터리빙된 출력 스트림을 생성하는 단계;를 포함하는 것을 특징으로 한다.
상기 어레이 프로세서는, 동일한 배열 크기를 가지는 하나 이상의 다른 어레이 프로세서와 연결하여 인터리빙 처리 블록 크기를 확장시키는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 제2 방법은, 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서, 전송하고자 하는 M 비트의 입력 스트림을 모듈러 k에 의해 블록 인터리빙하는 인터리빙 방법에 있어서, M개의 셀로 열의 개수가 k×l('l'은 영문 'L'의 소문자)이고, 행의 개수가 M/(k×l)('l'은 영문 'L'의 소문자)인 배열의 어레이 프로세서를 구성하는 단계; 상기 어레이 프로세서에서 상기 입력 스트림을 상기 어레이 프로세서의 우측 하단 셀에서 수평 방향으로 좌측 상단의 마지막 셀에 도달할 때까지 입력시키는 단계; 및 상기 입력 스트림의 첫 번째 비트가 상기 마지막 셀에 도달한 후, 상기 어레이 프로세서의 출력을 수평 방향으로부터 수직 방향으로 방향을 변경하여 인터리빙된 출력 스트림을 생성하는 단계;를 포함하는 것을 특징으로 한다.
상기 어레이 프로세서는, 모듈러 k의 심볼 인터리빙 및 모듈러 l의 톤 인터리빙을 동시에 처리하는 것을 특징으로 한다.
상기 어레이 프로세서는, 동일한 배열 크기를 가지는 하나 이상의 다른 어레이 프로세서와 연결하여 인터리빙 처리 블록 크기를 확장시키는 것을 특징으로 한다.
상기 각 셀에서, 상기 모듈러 k에 의해 구분되는 각 셀들의 배열들을 선택된 특정 위치 간에 연결함으로써 입력 스트림을 순환 시프트시키는 것을 특징으로 한다.
본 발명에 따르면, 인터리버 구현시 MRS 시스템을 적용함으로써 모듈적이고 확장성 있는 설계가 가능하게 되는 장점이 있다.
또한, 본 발명에 따른 인터리버는 어레이 프로세서 구조로 구현 가능함으로써, 상기 어레이 프로세서의 각 셀을 2개의 1비트 저장 공간(예컨대, 플립플롭) 및 스위치의 간단한 로직으로 구성할 수가 있게 되는 장점이 있다. 아울러, 상기 인터리빙 처리의 구조를 어떠한 설계 변경 없이도 디인터리빙 처리에 사용할 수 있게 되는 장점이 있다.
본 발명에서 제안하는 인터리버에 따르면, 일반적인 인터리버 구조에 비해 지연, 복잡성, 전력 소모 면에서 우수한 결과를 가져온다. 즉, 본 발명에 따른 인터리버에서의 지연은 최소값인 6 MB-OFDM 심볼이며, 복잡성은 200Mbps에서는 69.4%, 480Mbps에서는 40.3% 감소된다. 반면, 최대 클록 주파수는 일반적인 구조와 비교할 때, 3.38배 만큼 개선되며, 전력 소모는 200Mbps에서 73.6%, 480Mbps에서 39.8% 감소의 효과를 가져오게 되는 장점이 있다.
본 발명은 혼합 기수 시스템(Mixed-Radix System; 이하, 'MRS'라 한다.)에 기반한 MB-OFDM 시스템에서의 새로운 인터리빙(interleaving) 구현 방법을 제안한다. 이에 따라, 본 발명에서는 어레이 프로세서(array processor)로 용이하게 인터리버(interleaver)의 구현이 가능하며, 상기 어레이 프로세서의 각 셀(cell)은 두 개의 플립플롭(flip-flop)과 간단한 디지털 로직으로 구성된 각 프로세서 셀을 사용한다.
본 발명에서는 상기 MRS를 인터리빙 처리에 적용할 수 있도록 개념적으로 입증하기 위해 MRS와 인터리빙 과정 간의 수학적 관계를 유도한다. 한편, 본 발명에 따른 상기 MRS에 기반한 인터리버 설계 방법은 완전히 계층적이다. 따라서, 본 발명에 따른 구현 방법은 MB-OFDM 시스템을 위해 요구되는 모든 데이터 전송률 및 모듈러 디자인을 지원한다. 또한, 디인터리빙(de-interleaving) 과정은 인터리빙에 사용된 동일한 어레이 프로세서가 설계 변경 없이 그대로 사용될 수 있다.
본 발명에 따라 인터리빙 처리에 따른 지연은 최소값으로서 6MB-OFDM 심볼이다. 또한, 본 발명에 따른 인터리버에 의해 200Mbps에 대해서는 69.4%, 480Mbps에서는 40.3% 만큼 복잡성을 감소시켰다. 반면에 일반적인 방법과 비교할 때, 3.38배 만큼의 허용된 최대 클록 주파수(maximum clock frequency)를 증가시킨다. 게다가 전력은 200Mbps에서 73.6%, 480Mbps에서 39.8% 감소시키게 된다.
본 발명에서는 MRS를 사용하여 인터리빙 처리를 위한 새로운 어레이 프로세서를 제안한다. 즉, 상기 <수학식 1> 및 <수학식 2>에서와 같은 심볼 인터리빙 및 톤 인터리빙 처리 모두를 기본적으로 모듈로 연산을 사용하여 치환 작업을 수행하 게 된다.
한편, 상기 MRS는 엔지니어링 분야(예컨대, 특히 FFT, RNS 변환을 위한 병렬 처리 구조 등)에 주로 사용되는 개념이다. 본 발명에서는 어레이 프로세서에서의 셀 처리 유닛이 어레이 메모리를 사용하는 대신에 간단한 스위칭 로직을 사용하기 때문에 종래 기술과 근본적인 차이가 있다. 이에 따라, 본 발명에 따른 구현 방법은 지연이 적고, 다른 방법들에 비해 전력 소모와 하드웨어의 복잡성이 낮게 된다.
본 발명에서는 3가지 주요한 개념을 설명한다. 첫째, MRS와 인터리빙 처리 사이의 수학적 관계를 유도하고, 상기 MRS에 기초한 어레이 프로세서 구조를 제안한다. 둘째, 본 발명에 따른 구현 방법은 낮은 지연으로 인해 상기 <표 1>에서 제공하는 모든 데이터 전송 요구 조건을 만족시킬 수가 있다. 마지막으로, 완전히 모듈화되기 때문에 높은 성능의 인터리버도 용이하게 구현될 수 있다.
이하 본 발명의 바람직한 실시 예에 따른 상세한 설명을 첨부된 도면들을 참조하여 설명한다. 하기에는 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
후술하는 설명에서는 먼저 MRS 및 인터리빙 처리에 대해 간단히 설명하고, MRS와 인터리빙 처리 사이의 수학적 관계를 유도한다. 다음으로 본 발명에 따른 MRS 구조에 의한 인터리버 구조를 설명한 후, 상기 인터리버의 상세한 구조를 설명하며, 마지막으로 본 발명에 따른 인터리버의 성능 평가 결과를 설명한다.
<MRS를 인터리빙에 적용하는 개념>
비트 위치(bit position)의 관점에서, 모듈러 연산(modular operation)을 하는 인터리빙 비트 시퀀스는 근본적인 10진법 시스템(Decimal Number System; 이하, 'DNS'라 한다.)으로부터 MRS를 통한 인터리빙된 비트까지 전송의 문제를 감소시키게 된다. 디인터리빙은 인터리빙된 비트들의 위치를 또 다른 MRS를 통해 원래 위치로의 변환시키는 역변환 절차이다. 이때, 상기 또 다른 MRS는 인터리빙을 위한 MRS의 변환된 형태이다. 이하, 상기 인터리빙 처리가 수 체계 변환(Number system transformation)으로 표현될 수 있음을 증명한다.
먼저, 상기 MRS에 대해 간략히 설명하기로 한다.
상기 MRS는 수치적 기초 변환에 의해 위치를 바꾸는 잘 알려진 수학적 시스템 중 하나이다. n차 기수 MRS(n-Radix MRS(pn|...|p1)에서, DNS의 숫자 X는 하기 <수학식 4>와 같이 표현된다.
Figure 112007070189950-pat00005
이때, 상기 <수학식 4>는 하기 <수학식 5>로 표현할 수 있게 된다.
Figure 112007070189950-pat00006
상기 <수학식 5>의 wk는 하기 <수학식 6>으로 나타낼 수 있다.
Figure 112007070189950-pat00007
상기 <수학식 5> 및 <수학식 6>에서 pi는 기수(radices)이고, wk는 가중치(weight value)이며, ak는 혼합 기수 자릿수(mixed-radix digit)이다. 이때, MRS 표현에서 모든 pi=10일 경우 10진법 표현으로 된다. 상기 MRS에서 0≤=X<M 범위의 어떤 숫자는 고유한 표현을 가지도록 보장되며, 이때, M은 동적 범위를 가진다.
다음으로, 디지트 역 치환(digit-reversal permutation)에 기초한 MRS를 이용한 인터리빙을 구현하기 위한 기술을 설명한다.
<MRS가 적용된 인터리빙/디인터리빙>
i 위치에서의 DNS 시퀀스 α는 하기 <수학식 7>과 같이 MRS(p1) 시퀀스 β로 표현될 수 있다.
Figure 112007070189950-pat00008
이때, DNS에서 i는 MRS(p1)에서
Figure 112007070189950-pat00009
로 표현된 다.
상기 시퀀스가 DNS 표현으로 다시 변환되기 전 MRS(p1)에서의 디지트(digit) 위치가 2차원 배열에서의 MRS(p'1)의 새로운 디지트 위치로 변환된다고 가정한다.
DNS 시퀀스 α'[i]의 새로운 형태는 하기 <수학식 8> 및 <수학식 9>와 같이 MRS(p'1)에 의해 생성될 수 있다.
Figure 112007070189950-pat00010
Figure 112007070189950-pat00011
이때, 상기 β'[j,k]는 새로운 기수 (p'1)에서 디지트 역 MRS 이다.
마지막으로, 상기 새로운 DNS와 상기 <수학식 7>, <수학식 8> 및 β[j,k]=α[j×p1+k]으로부터 계산된 원래 DNS의 관계를 하기 <수학식 10>과 같이 유도한다.
Figure 112007070189950-pat00012
유도된 상기 <수학식 10>은 상술한 <수학식 1> 및 <수학식 2>와 동일한 형태로 표현됨을 알 수 있다. 또한, 두 개의 모듈러 p1 및 p'1을 각각 사용하여 MRS로 2차원 배열을 변환함으로써 인터리빙/디인터리빙을 설명할 수 있다.
<MB-OFDM을 위한 인터리빙/디인터리빙 프로세서>
이하, MB-OFDM을 위해 숫자 시스템 변환을 수행하는 인터리빙/디인터리빙 프로세서의 구조 및 동작을 설명한다.
도 2는 계수 k를 가지는 모듈러 연산을 통해 M 비트를 인터리빙하는 어레이 프로세서(array processor)를 나타낸다. 이때, 상기 M은 프로세서에서 셀의 수이다. 상기 어레이 프로세서는 크기가
Figure 112007070189950-pat00013
를 가지는 2차원 어레이로 구성되며, 각 셀은 4개의 인접 셀들과 연결된다. 상기 각 셀은 우측 아래 인접 셀로부터 입력되고, 좌측 위 인접셀로 출력된다. 예컨대, 셀 C1 ,1 은 셀 C1 ,2 및 C2 , 1으로부터 입력을 받고, C1 ,0 및 C0 ,1로 출력시킨다. 이러한 구조를 가지고 상기 프로세서는 입력 비트들을 수평 방향(오른쪽에서 왼쪽으로) 및 수직 방향(아래쪽에서 위쪽으로)으로 전송할 수 있다.
한편, MRS(k)를 가지는 인터리빙의 경우, 상기 프로세서는 입력 데이터를 수평 방향으로 실선을 따라 INencode에서 왼쪽으로 좌측 위 모서리에 위치한 마지막 셀 C0,0에 도달할 때까지 전송한다. X 번째 위치에 있는 각 개별 비트는 고유한 셀 Ca1,a0에 위치한다. 이때, X=a1×k+a0이다. 상기 위치는 MRS(k)에서 <a1|a0>로 표현될 수 있다.
입력 스트림의 첫 번째 비트가 상기 마지막 셀에 도달한 후, 상기 프로세서는 점선을 따라 수평 방향으로부터 수직 방향으로 방향을 변경함으로써 인터리빙된 출력을 생성한다. 상기 프로세서는 MRS(M/k)에서의 비트 위치들을 인터리빙된 비트 위치를 가지는 DNS로 변환시킨다. 이때, 상기 프로세서는 상술한 바와 같이 개념적으로 디지트 역 치환 알고리즘을 수행한다. 보다 상세하게 설명하면, 상기 인터리빙 과정은 다음 세 가지 변환 과정으로 구성된다. 즉, 인터리빙되지 않은 DNS에서 MRS(k), MRS(k)에서의 디지트 역 변환 및 MRS(M/k)에서 인터리빙된 DNS 과정으로 구성된다.
마찬가지 방법으로, 디인터리빙은 상기 인터리빙과 동일한 방법으로 수행될 수 있다. 그러나 상기 변환은 동일한 구조에서 MRS(M/k)에서 MRS(k)로 수행된다. 상기 디인터리빙 과정은 INdecode에서 수직 방향으로 점선을 따라 시작되며, 디인터리빙된 비트들은 실선을 따라 수직 방향으로 출력된다.
상기 구조는 MRS(pμ|....|p2|p1)의 μ연속 모듈러 치환을 구현하는 것으로 쉽게 확장될 수 있다. 왜냐하면, 이는 하나의 1-기수 MRS(pμ×...×p2×p1)로 표현될 수 있기 때문이다. 상기 연속된 치환은 또한 1-기수 MRS(pi)의 직렬 구성으로 구 현될 수 있다.
도 3은 1-기수 MRS(k)를 연속적인 모듈로 치환 MRS(m|l|k)('l'은 영문 'L'의 소문자)로 확장하는 방법을 나타낸다.
상술한 바와 같이 일반적인 경우, 상기 <수학식 1> 및 <수학식 2>와 같은 2개의 연속적 모듈러 치환은 심볼 인터리빙에서 k=6/NTDS 이고, 톤 인터리빙 처리에서 l=10인 2개의 1-기수 MRS의 직렬 구조로 표현될 수 있다. 의존적으로 2개의 인터리빙 블록을 직렬로 사용하는 대신 본 발명에서는 1-기수 MRS(k×l)('l'은 영문 'L'의 소문자)을 2-기수 MRS(l|k)('l'은 영문 'L'의 소문자)로 확장한다.
도 4는 MRS(l|k)('l'은 영문 'L'의 소문자)로 확장된 구조를 나타낸다. 상기 구조는 심볼 인터리빙 처리 및 톤 인터리빙 처리를 하나의 처리로 결합한다. 즉, 상기 구조는 상기 도 2와 유사한 구조를 가지나, 상기 도 2의 구조에 도 3에서와 같은 확장성을 적용하게 된다. 상기 도 4에서 수직으로 연결된 각 색상(흰색, 회색 및 검정색의 명암으로 구분)은 MRS(k)에서의 치환을 나타낸다. a0 색상(명암)을 가지는 셀 Ca2,a1은 DNS에서 X 번째 비트 위치를 나타내며, 상기 X는 2차원 배열에서 MRS(l|k)('l'은 영문 'L'의 소문자)에서의 <a2|a1|a0>로 변환된다. 이때, 상기 X=a2×l×k+a1×k+a0 이다.
상기 프로세서는 상기 도 2에서 도시된 1-기수 MRS 프로세서와 유사한 방법으로 인터리빙/디인터리빙을 수행한다. 상기 변환은 인터리버에서는 MRS(l|k)('l'은 영문 'L'의 소문자)로부터 MRS(l|M/(l×k))('l'은 영문 'L'의 소문자)로의 변환이며, 반면 디인터리버에서는 MRS(l|M/(l×k))('l'은 영문 'L'의 소문자)로부터 MRS(l|k)('l'은 영문 'L'의 소문자)로의 변환이다. 상기 도 2와 달리, 출력 생성 측면에서, 동일한 색상(명암)의 모든 셀은 상기 출력이 또 다른 색상(명암)으로부터 받아들이기 전에 마지막까지 처리되어야 한다. 상기 과정은 도 4에서 동일한 색상(명암)을 가지는 셀들 사이의 연결로 구현된다. Ai는 다른 색상(명암)들 사이의 연결(즉, MRS(l|k)에서 a0)을 나타낸다.
한편, 전체 인터리빙 과정은 상술한 바와 같이 심볼 인터리빙, 톤 인터리빙, 순환 시프트의 3개의 부 처리 절차가 있으나, 상기 도 4에서의 프로세서는 첫 두 연속 단계(즉, 심볼 인터리빙 및 톤 인터리빙)를 처리한다. MRS와 DNS의 변환으로 포함되지 않는 마지막 단계(즉, 순환 시프트)에 대해서는, 상기 프로세서의 기본적 구조를 간단히 변화시킴으로써 구현이 가능하게 되며, 이는 후술하기로 한다.
<하드웨어 구현>
이하에서는, MRS를 사용하여 MB-OFDM 시스템을 위한 인터리버를 FPGA(Field-Programmable Gate Array) 상에서 실제 구현하는 방법을 설명한다. 하기 <표 2>는 MB-OFDM 시스템에 대한 블록 인터리빙의 특성 파라미터들을 나타낸다.
Data Rate (Mb/s) Block Size 1st Modulus (m1) 2nd Modulus (m2)
53.3 300 3 10
80 300 3 10
106.7 600 3 10
160 600 3 10
200 600 3 10
320 1200 6 10
400 1200 6 10
480 1200 6 10
상기 <표 2>에서 첫 번째 열은 시스템에서 지원되는 데이터 전송률을 나타낸다. 두 번째 열은 배열 프로세서에서 셀 들의 수로 결정되는 각 데이터 전송률에 대한 블록 크기를 나타낸다. 나머지 열들은 심볼 인터리빙 및 톤 인터리빙 처리에서 2개의 연속된 모듈러 처리를 위해 사용되는 1st(m1) 및 2nd(m2) 모듈러를 나타낸다. 상기 두 모듈러 m1 및 m2 는 각각 <표 2>의 k 및 l로 간주될 수 있다. 다음으로 상기 <표 2>의 다양한 특성을 지원하기 위해 요구되는 구현 측면에서의 고려 사항들을 설명한다.
도 5는 상기 <표 2>에서 설명한 모든 데이터 전송률을 지원하는 제안된 인터리버의 개략도를 나타낸다. 상기 하드웨어는 A, B, C의 3가지 부분으로 구성되며, 각각은 300, 600, 1200 비트 블록 크기를 나타낸다. 첫째, 80Mbps 이하의 데이터 전송률에 사용되는 블록 크기 300을 위한 인터리빙을 지원하기 위해 좌측 하단 부분(A)이 사용될 수 있다. 둘째, 80Mbps에서 200Mbps까지의 데이터 전송률에 사용되는 블록 크기 600을 위한 인터리빙을 지원하기 위해 좌측 상단 부분(B)까지 확장하여 사용한다. 마지막으로 200Mbps를 초과하는 데이터 전송률에 사용되는 블록 크기 1200을 위한 인터리빙을 지원하기 위해 우측 부분(C)이 추가된다. 추가적으로, 다른 블록 크기에 따라 선택적으로 블록들을 선정하기 위한 멀티플렉서들을 사용한다.
한편, 모듈러 k 및 l을 가지는 연속적인 심볼 인터리빙 및 톤 인터리빙에 대해, 상기 도 4에서 도시된 구조를 설명했다. 그러나, 구현을 용이하게 하기 위한 모듈러 설계를 제공하기 위해 실질적인 구현상에서의 구조를 직접적으로 사용하지는 않았다. 즉, MRS(10|6)을 사용하는 대신에, MRS(10|3)의 600개 셀을 가지는 어레이 프로세서 2개를 결합하여 사용했다. 이때, 2개의 어레이 프로세서가 200Mbps 이상의 데이터 전송률에서 입력 비트들을 수신하는 동안 1st 모듈러(k)에 따라 매 3비트마다 번갈아가면서 동작할 수 있도록 제어기가 추가된다. 그런 다음, 상기 2개의 프로세서로부터 출력 스트림을 연결시킴으로써 인터리빙된 비트 스트림을 출력하게 된다. 상기 제어기를 통해 MRS(10|6)에서의 어레이 프로세서를 가지는 동일한 기능을 제공하게 된다.
도 6은 도 5에 도시된 어레이 프로세서 내의 각 셀의 구조를 나타낸다. 상기 각 셀(600)은 2개의 플립플록(즉, 제1 플립플록(650), 제2 플립플록(660)), 2개의 멀티플렉서(즉, 제1 멀티플렉서(610), 제2 멀티플렉서(620)) 및 하나의 스위치로 구성되며, 상기 스위치는 선택 신호(select signal)에 의해 동작되는 2개의 멀티플렉서(즉, 제3 멀티플렉서(630), 제4 멀티플렉서(640))로 구현 가능하다.
한편, 상기 플립플록들(650, 660)은 1비트 저장 공간으로서 상기 각 셀 내에서 구성될 때, 다른 어떠한 저장 매체로도 상기 플립플록들(650, 660)을 대체할 수 있으며, 이하 설명에서는 1비트 저장 공간의 예로서 플립플롭을 예로 들어 설명하기로 한다.
보다 구체적으로 설명하면, 하나의 입력 비트가 하나의 플립플롭으로 저장되고, 동시에 다른 플립플롭으로부터 출력 비트가 생성된다. 상기 플립플롭들의 기능은 제어 신호 선택에 의해 상호 변경되며, 상기 선택 신호는 플립플롭이 입력을 위해 사용될지 출력을 위해 사용될지 여부를 결정한다. V_OUT 및 V_IN은 비트 스트림의 수직적 이동을 위해 사용된다. 반면, H_OUT 및 H_IN은 수평적 이동을 위해 사용된다.
한편, 본 발명의 실시 예에 따른 어레이 프로세서는 입력 및 출력을 위한 플립플롭들을 상호 변경하여 사용함으로써, 단지 6 MB-OFDM 심볼의 지연만으로도 전체 블록 인터리빙을 구현할 수가 있게 된다. 즉, 각 셀은 6 심볼의 시간 동안 하나의 플립플롭을 통해 인터리빙된 비트 시퀀스를 출력하며, 다음 6 심볼의 시간 동안 또 다른 플립플롭을 통해 인터리빙된 비트 시퀀스를 출력한다. 상기 하나의 플립플롭은 다른 플립플롭이 출력을 위해 사용될 동안 새로운 입력 비트를 저장하는데 사용된다. 이러한 이유로 상기 구조는 6 OFDM 심볼 이상의 추가적인 지연을 발생시키지 않게 된다. 상기 6 OFDM은 인터리빙 처리를 위한 최소한의 지연 시간이다.
상기 도 6에 도시된 어레이 프로세서는 다음과 같은 'Verilog HDL' 알고리즘으로 구현될 수 있다.
reg [1:0] FF;
assign H_OUT = SELECT ? FF[1] : FF[0];
assign V_OUT = SELECT ? FF[0] : FF[1];
always @(posedge CLOCK or negedge nCLEAR)
begin
if(!nCLEAR) begin
FF <= 2'b00;
end
else begin
if(SELECT) begin
if(H_EN) FF[1] <= H_IN;
if(V_EN) FF[0] <= V_IN;
end
else begin
if(H_EN) FF[0] <= H_IN;
if(V_EN) FF[1] <= V_IN;
end
end
end
<순환 시프트의 확장>
상기 도 4의 어레이 프로세서가 단지 심볼 인터리빙 및 톤 인터리빙 처리를수행하기 위해 설계되었기 때문에 인터리빙 알고리즘 중에서 추가적인 부 처리(즉, 순환 시프트)를 지원하기 위한 프로세서의 확장이 요구된다. 상기 MB-OFDM에서의 순환 시프트는 상기 <수학식 3>에서 설명하였다. 상기 <표 1>에서의 결정된 파라미터 Ncyc를 가지는 이전 두 처리에 의해 인터리빙된 상기 시트 시퀀스를 순환 시프트하기 위하여 몇 개의 선을 연결하고, 몇 개의 멀터플렉서들을 추가하게 된다.
도 7은 모듈러 연산(X mod k)의 결과로서 특성화된 3개의 비트 시퀀스 사이의 순환 시프트를 나타낸다. 이때, 상기 X는 최초 입력 비트 시퀀스에서의 각 비트 위치이다. (Ncyc×0) 번째, (Ncyc×1) 번째 및 (Ncyc×2) 번째 위치로부터의 비트 시퀀스들을 각각 취함으로써, 상기 각 비트 시퀀스들은 순환하여 시프트된다. 상기 첫 비트 시퀀스의 끝점(e)은 상기 두 번째 비트 시퀀스의 시작점(s)과 연결되고, 상기 두 번째 끝점은 세 번째 시작점과 연결된다. 이러한 연결에 의해 3비트 시퀀스를 위한 순환 시프트가 구현된다.
어레이 프로세서의 구현에서, 만약 33 비트 순환 시프트가 상기 도 4에서의 회색 색상의 시퀀스에 적용된다면, 34번째 셀의 V_OUT은 계승자로서 흰색 시퀀스에서의 마지막 셀의 V_IN에 연결된다. 또한, 상기 회색 시퀀스에서의 마지막 셀의 V_IN은 첫 번째 셀의 V_OUT과 연결된다. 동일한 방법으로, 회색 시퀀스에서의 33번째 셀은 셀의 다음 시퀀스에서의 67번째셀과 연결된다.
<성능 분석>
성능 및 복잡도 측면에서 본 발명에서 제안하는 구조의 장점을 보여주기 위해 'Verilog HDL'을 사용하여 제안된 구조를 구현하였다. 그런 다음, 'Xilinx-ISE'를 가지고 분석하며, 'Xilinx Virtex-4XC4VLX100-10FF1148 FPGA 로직'으로 타겟팅하였다. 제안된 구조의 성능 및 복잡도를 비교하기 위해 기본적인 구조로서 일반적인 인터리버 구조를 사용했다. 상기 일반적인 구조는 성능을 증가시키기 위해 파이프라인 처리로 다중 치환을 결합했다. 상기 일반적인 구조는 각 치환을 순차적으로 사용하고, 상기 각 치환 결과를 임시 저장하기 위해 RAM을 사용한다. 상기 일반적인 구조는 또한 200Mbps 및 480Mbps 데이터 전송률을 지원할 수 있다.
하기 <표 3>은 제안된 구조와 일반적인 구조의 성능 및 복잡도를 나타낸다.
Max Clock Frequency Logic Elements Latency
conventional 148.32 4161 8 symbols
Proposed(200 Mbps) 501.253 1274 6 symbols
Proposed(480 Mbps) 500.5 2484 6 symbols
상기 본 발명에 따라 제안된 구조는 200Mbps에서는 69.4%, 480Mbps에서는 40.3%의 복잡도 감소를 가져왔다. 반면, 3.38배 만큼의 최대 클록 주파수를 개선했다. 본 발명의 최대 클록 주파수는 500MHz이며, 이는 480Mbps의 데이터 전송률을 가지는 인터리버를 쉽게 구현할 수 있도록 한다. 추가적으로, 일반적인 구조가 8 MB-OFDM 심볼의 지연을 가져오는 반면, 본 발명에 따른 구조는 6 MB-OFDM 심볼의 지연을 가져온다.
하기 <표 4>는 일반적인 구조와 본 발명에 따른 구조 사이의 전력 소모 비교를 나타낸다.
Clock Power (mW) Logic Power (mW) Signal Power (mW) Total Power (mW)
conventional 11.29 280.43 196.87 488.59
roposed(200 Mbps) 9.69 68.90 50.62 129.21
Proposed(480 Mbps) 17.48 224.34 52.39 294.21
한편, 작동 클록 주파수는 132MHz이며, 이는 200Mbps 및 480Mbps 데이터 전송률을 지원하기 위한 MB-OFDM 시스템에 주로 사용된다. 상기 <표 4>에서 두 구조의 전력 소모는 'Xilinx XPower tool'을 사용하여 측정되었다. 입력은 회로 상에서 토글(toggle) 비율의 최악 경우를 가정하기 위해 랜덤하게 나타나는 것으로 가정했다. 200Mbps의 데이터 전송률의 경우 본 발명에 따라 제안된 구조는 일반적인 구조보다 로직 전력이 단지 25.1%만 소모되었다. 이는 본 발명에 따른 구조가 일반적인 구조와 비교하여 단지 28.8% LUT를 사용하기 때문이다. 전체적으로, 제안된 구조는 일반적인 구조와 비교하여 약 26%만의 전력을 소비하게 된다. 동시에, 480Mbps 데이터 전송률에 대해서는 로직 전력 소모가 LUT의 수 증가에 따라 약 2배 증가된다. 그러나, 전체적으로 본 발명에 따른 구조는 일반적인 구조의 전력 소모의 단지 60.2%만 소비하게 된다.
이상으로 본 발명에 따른 MB-OFDM 시스템을 위한 새로운 인터리버 구조를 설명하였다. 상술한 본 발명에 따른 인터리버는 모듈적이고 확장성있게 설계를 지원하도록 MRS 시스템을 도입하여 설계되었다. 이를 위해, 인터리버 처리와 MRS 사이의 수학적 관계가 유도되고, 상기 유도에 기반하여 인터리버 처리를 효과적으로 지원하기 위한 어레이 프로세서 구조를 제안하였다.
한편, 상술한 바와 같이 본 발명에 따라 구현되는 어레이 프로세서의 각 셀은 2개의 1비트 저장 공간(예컨대, 플립플롭) 및 스위치의 간단한 로직으로 구성된다. 또한, 상기 인터리빙 처리의 구조는 어떠한 설계 변경 없이 디인터리빙 처리를 지원할 수 있다.
결과적으로 본 발명에서 제안되는 인터리버의 구조가 일반적인 구조에 비해 지연, 복잡성, 전력 소모 면에서 우수한 결과를 가져왔다. 즉, 본 발명에 따른 구조의 지연은 최소값인 6 MB-OFDM 심볼이다. 또한, 복잡성은 200Mbps에서는 69.4%, 480Mbps에서는 40.3% 감소되었다. 반면, 최대 클록 주파수는 일반적인 구조와 비교할 때, 3.38배만큼 개선되었다. 게다가, 전력 소모는 200Mbps에서 73.6%, 480Mbps에서 39.8% 감소의 효과를 가져왔다.
한편, 본 발명의 실시 예에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구의 범위뿐만 아니라 이 특허 청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1은 일반적인 인터리빙 장치의 구조를 나타낸 블록도.
도 2는 본 발명에 따른 MRS 상에서의 인터리빙 및 디인터리빙 프로세서를 나타낸 도면.
도 3은 본 발명의 실시 예에 따른 MRS 상에서 도 2를 확장한 개념을 나타낸 도면.
도 4는 본 발명의 실시 예에 따른 도 3의 확장 개념을 도 2에 적용한 인터리빙 및 디인터리빙 프로세서를 나타낸 도면.
도 5는 본 발명의 실시 예에 따른 모든 데이터 전송률을 지원하는 어레이 프로세서의 개략도.
도 6은 본 발명의 실시 예에 따른 상기 도 5에서의 하나의 셀의 세부 구조를 나타낸 도면.
도 7은 본 발명의 실시 예에 따른 순환 시프트의 개념을 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : 인터리빙 장치 110 : 심볼 인터리빙부
120 : 톤 인터리빙부 130 : 순환 시프트부
140 : 제1 메모리 150 : 제2 메모리
600 : 셀 610 : 제1 멀티플렉서
620 : 제2 멀티플렉서 630 : 제3 멀티플렉서
640 : 제4 멀티플렉서 650 : 제1 플립플롭
660 : 제2 플립플롭

Claims (20)

  1. 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서, 전송하고자 하는 M 비트의 입력 스트림을 모듈러 k에 의해 블록 인터리빙하는 인터리빙 장치에 있어서,
    M개의 셀로 열의 개수가 k이고, 행의 개수가 M/k인 배열의 어레이 프로세서를 포함하며,
    상기 어레이 프로세서는 상기 입력 스트림을 상기 어레이 프로세서의 우측 하단 셀에서 수평 방향으로 좌측 상단의 마지막 셀에 도달할 때까지 입력시키며, 상기 입력 스트림의 첫 번째 비트가 상기 마지막 셀에 도달한 후, 상기 어레이 프로세서의 출력을 수평 방향으로부터 수직 방향으로 방향을 변경하여 인터리빙된 출력 스트림을 생성하는 것을 특징으로 하는 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서 혼합 기수 시스템을 이용한 블록 인터리빙 장치.
  2. 제1항에 있어서, 상기 각 셀은,
    수직 방향 또는 수평 방향의 선택 신호에 따라 입력 스트림의 수평 방향 및 수직 방향을 선택하기 위한 스위치;
    상기 수직 방향의 선택 신호에 따라 수직 방향의 입력 스트림을 입력받거나 상기 수평 방향의 선택 신호에 따라 수평 방향의 입력 스트림을 입력받는 제1 저장부;
    상기 수평 방향의 선택 신호에 따라 수직 방향의 입력 스트림을 입력받거나 상기 수직 방향의 선택 신호에 따라 수평 방향의 입력 스트림을 입력받는 제2 저장부;
    상기 선택 신호에 따라 상기 2개의 저장부들 중 하나의 저장부로부터 출력되는 출력 스트림을 수직 방향으로 출력하는 제1 멀티플렉서; 및
    상기 선택 신호에 따라 상기 2개의 저장부들 중 하나의 저장부로부터 출력되는 출력 스트림을 수평 방향으로 출력하는 제2 멀티플렉서;를 포함하는 것을 특징으로 하는 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서 혼합 기수 시스템을 이용한 블록 인터리빙 장치.
  3. 제2항에 있어서, 상기 제1 저장부는,
    1비트 정보를 저장하는 플립플롭으로 구현되는 것을 특징으로 하는 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서 혼합 기수 시스템을 이용한 블록 인터리빙 장치.
  4. 제2항에 있어서, 상기 제2 저장부는,
    1비트 정보를 저장하는 플립플롭으로 구현되는 것을 특징으로 하는 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서 혼합 기수 시스템을 이용한 블록 인터리빙 장치.
  5. 제2항에 있어서, 상기 스위치는,
    상기 수직 방향 선택 신호에 따라 수직 방향의 입력 스트림을 상기 제1 저장부로 출력시키고, 상기 수평 방향 선택 신호에 따라 수평 방향의 입력 스트림을 상기 제1 저장부로 출력시키는 제3 멀티플렉서; 및
    상기 수직 방향 선택 신호에 따라 수평 방향의 입력 스트림을 상기 제2 저장부로 출력시키고, 상기 수평 방향 선택 신호에 따라 수직 방향의 입력 스트림을 상기 제2 저장부로 출력시키는 제4 멀티플렉서;를 포함하는 것을 특징으로 하는 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서 혼합 기수 시스템을 이용한 블록 인터리빙 장치.
  6. 제1항에 있어서, 상기 어레이 프로세서는,
    동일한 배열 크기를 가지는 하나 이상의 다른 어레이 프로세서와 연결하여 인터리빙 처리 블록 크기를 확장시키는 것을 특징으로 하는 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서 혼합 기수 시스템을 이용한 블록 인터리빙 장치.
  7. 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서, 전송하고자 하는 M 비트의 입력 스트림을 모듈러 k에 의해 블록 인터리빙하는 인터리빙 장치에 있어서,
    M개의 셀로 열의 개수가 k×l('l'은 영문 'L'의 소문자)이고, 행의 개수가 M/(k×l)('l'은 영문 'L'의 소문자)인 배열의 어레이 프로세서를 포함하며,
    상기 어레이 프로세서는 상기 입력 스트림을 상기 어레이 프로세서의 우측 하단 셀에서 수평 방향으로 좌측 상단의 마지막 셀에 도달할 때까지 입력시키며, 상기 입력 스트림의 첫 번째 비트가 상기 마지막 셀에 도달한 후, 상기 어레이 프로세서의 출력을 수평 방향으로부터 수직 방향으로 방향을 변경하여 인터리빙된 출력 스트림을 생성하는 것을 특징으로 하는 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서 혼합 기수 시스템을 이용한 블록 인터리빙 장치.
  8. 제7항에 있어서, 상기 어레이 프로세서는,
    모듈러 k의 심볼 인터리빙 및 모듈러 l의 톤 인터리빙을 동시에 처리하는 것을 특징으로 하는 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서 혼합 기수 시스템을 이용한 블록 인터리빙 장치.
  9. 제7항에 있어서, 상기 각 셀은,
    수직 방향 또는 수평 방향의 선택 신호에 따라 입력 스트림의 수평 방향 및 수직 방향을 선택하기 위한 스위치;
    상기 수직 방향의 선택 신호에 따라 수직 방향의 입력 스트림을 입력받거나 상기 수평 방향의 선택 신호에 따라 수평 방향의 입력 스트림을 입력받는 제1 저장부;
    상기 수평 방향의 선택 신호에 따라 수직 방향의 입력 스트림을 입력받거나 상기 수직 방향의 선택 신호에 따라 수평 방향의 입력 스트림을 입력받는 제2 저장부;
    상기 선택 신호에 따라 상기 2개의 저장부들 중 하나의 저장부로부터 출력되는 출력 스트림을 수직 방향으로 출력하는 제1 멀티플렉서; 및
    상기 선택 신호에 따라 상기 2개의 저장부들 중 하나의 저장부로부터 출력되는 출력 스트림을 수평 방향으로 출력하는 제2 멀티플렉서;를 포함하는 것을 특징으로 하는 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서 혼합 기수 시스템을 이용한 블록 인터리빙 장치.
  10. 제9항에 있어서, 상기 제1 저장부는,
    1비트 정보를 저장하는 플립플롭으로 구현되는 것을 특징으로 하는 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서 혼합 기수 시스템을 이용한 블록 인터리빙 장치.
  11. 제9항에 있어서, 상기 제2 저장부는,
    1비트 정보를 저장하는 플립플롭으로 구현되는 것을 특징으로 하는 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서 혼합 기수 시스템을 이용한 블록 인터리빙 장치.
  12. 제9항에 있어서, 상기 스위치는,
    상기 수직 방향 선택 신호에 따라 수직 방향의 입력 스트림을 상기 제1 저장부로 출력시키고, 상기 수평 방향 선택 신호에 따라 수평 방향의 입력 스트림을 상기 제1 저장부로 출력시키는 제3 멀티플렉서; 및
    상기 수직 방향 선택 신호에 따라 수평 방향의 입력 스트림을 상기 제2 저장부로 출력시키고, 상기 수평 방향 선택 신호에 따라 수직 방향의 입력 스트림을 상기 제2 저장부로 출력시키는 제4 멀티플렉서;를 포함하는 것을 특징으로 하는 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서 혼합 기수 시스템을 이용한 블록 인터리빙 장치.
  13. 제9항에 있어서, 상기 어레이 프로세서는,
    동일한 배열 크기를 가지는 하나 이상의 다른 어레이 프로세서와 연결하여 인터리빙 처리 블록 크기를 확장시키는 것을 특징으로 하는 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서 혼합 기수 시스템을 이용한 블록 인터리빙 장치.
  14. 제9항에 있어서, 상기 각 셀에서,
    상기 모듈러 k에 의해 구분되는 각 셀들의 배열들을 선택된 특정 위치 간에 연결함으로써 입력 스트림을 순환 시프트시키는 것을 특징으로 하는 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서 혼합 기수 시스템을 이용한 블록 인터리빙 장치.
  15. 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서, 전송하고자 하는 M 비트의 입력 스트림을 모듈러 k에 의해 블록 인터리빙하는 인터리빙 방법에 있어서,
    M개의 셀로 열의 개수가 k이고, 행의 개수가 M/k인 배열의 어레이 프로세서를 구성하는 단계;
    상기 어레이 프로세서에서 상기 입력 스트림을 상기 어레이 프로세서의 우측 하단 셀에서 수평 방향으로 좌측 상단의 마지막 셀에 도달할 때까지 입력시키는 단계; 및
    상기 입력 스트림의 첫 번째 비트가 상기 마지막 셀에 도달한 후, 상기 어레이 프로세서의 출력을 수평 방향으로부터 수직 방향으로 방향을 변경하여 인터리빙된 출력 스트림을 생성하는 단계;를 포함하는 것을 특징으로 하는 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서 혼합 기수 시스템을 이용한 블록 인터리빙 방법.
  16. 제15항에 있어서, 상기 어레이 프로세서는,
    동일한 배열 크기를 가지는 하나 이상의 다른 어레이 프로세서와 연결하여 인터리빙 처리 블록 크기를 확장시키는 것을 특징으로 하는 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서 혼합 기수 시스템을 이용한 블록 인터리빙 방법.
  17. 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서, 전송하고자 하는 M 비트의 입력 스트림을 모듈러 k에 의해 블록 인터리빙하는 인터리빙 방법에 있어서,
    M개의 셀로 열의 개수가 k×l('l'은 영문 'L'의 소문자)이고, 행의 개수가 M/(k×l)('l'은 영문 'L'의 소문자)인 배열의 어레이 프로세서를 구성하는 단계;
    상기 어레이 프로세서에서 상기 입력 스트림을 상기 어레이 프로세서의 우측 하단 셀에서 수평 방향으로 좌측 상단의 마지막 셀에 도달할 때까지 입력시키는 단계; 및
    상기 입력 스트림의 첫 번째 비트가 상기 마지막 셀에 도달한 후, 상기 어레이 프로세서의 출력을 수평 방향으로부터 수직 방향으로 방향을 변경하여 인터리빙된 출력 스트림을 생성하는 단계;를 포함하는 것을 특징으로 하는 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서 혼합 기수 시스템을 이용한 블록 인터리빙 방법.
  18. 제17항에 있어서, 상기 어레이 프로세서는,
    모듈러 k의 심볼 인터리빙 및 모듈러 l의 톤 인터리빙을 동시에 처리하는 것을 특징으로 하는 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서 혼합 기수 시스템을 이용한 블록 인터리빙 방법.
  19. 제17항에 있어서, 상기 어레이 프로세서는,
    동일한 배열 크기를 가지는 하나 이상의 다른 어레이 프로세서와 연결하여 인터리빙 처리 블록 크기를 확장시키는 것을 특징으로 하는 다중 대역 직교 주파수 분할 다중 접속 통신 시스템에서 혼합 기수 시스템을 이용한 블록 인터리빙 방법.
  20. 제17항에 있어서, 상기 각 셀에서,
    상기 모듈러 k에 의해 구분되는 각 셀들의 배열들을 선택된 특정 위치 간에 연결함으로써 입력 스트림을 순환 시프트시키는 것을 특징으로 하는 다중 대역 직 교 주파수 분할 다중 접속 통신 시스템에서 혼합 기수 시스템을 이용한 블록 인터리빙 방법.
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