JP2006156538A - Semiconductor package and lead frame - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a configuration where no cracks and separation occur in a semiconductor element even if thermal shock by a heat cycle is given in a semiconductor package, such as diode package. <P>SOLUTION: In the diode package 1 having an anode electrode and a cathode electrode while a semiconductor element and a lead frame connected to it are covered with resin, the lead frame comprises a tab side lead frame 2 that is electrically connected while a semiconductor element 4 is placed, and a post side lead frame 3 electrically connected to the semiconductor element 4 by a gold wire 5. The tab side lead frame 2 has a groove 7 along the boundary to the semiconductor element 4 to be placed. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、アノード電極とカソード電極とを有するダイオードパッケージなどの半導体パッケージに適用して有効な技術に関する。   The present invention relates to a technique effective when applied to a semiconductor package such as a diode package having an anode electrode and a cathode electrode.

本発明者が、本発明の前提として検討した半導体パッケージについて、図８を用いて説明する。図８は、本発明の前提として検討した半導体パッケージとして、ダイオードパッケージの構成例を示す。   A semiconductor package examined by the inventor as a premise of the present invention will be described with reference to FIG. FIG. 8 shows a configuration example of a diode package as a semiconductor package studied as a premise of the present invention.

図８に示すように、半導体の中でも、例えばアノード電極とカソード電極の２電極を有するダイオードパッケージ１は、２個のリードフレーム２，３を、同一直線上に間隔をあけて互いに突き合わせるように配置してある。一方のリードフレーム２（タブ側リードフレーム）の平面上にはダイオードとしての半導体素子４が載置され、共晶接合や圧着によりボンディングされている。また、他方のリードフレーム３（ポスト側リードフレーム）の平面上には金線５が熱圧着され、この金線５により半導体素子４と電気的に接続されている。   As shown in FIG. 8, among semiconductors, for example, a diode package 1 having two electrodes, an anode electrode and a cathode electrode, has two lead frames 2 and 3 abutting each other at intervals on the same straight line. It is arranged. A semiconductor element 4 as a diode is placed on the plane of one lead frame 2 (tab-side lead frame) and bonded by eutectic bonding or pressure bonding. A gold wire 5 is thermocompression-bonded on the plane of the other lead frame 3 (post-side lead frame), and is electrically connected to the semiconductor element 4 by the gold wire 5.

さらに、半導体素子４、金線５、及び各リードフレーム２，３の一部を覆うように樹脂６が設けられ、この樹脂の外形は略直方体となるように成形されている。タブ側リードフレーム２は、半導体素子４を載置する部分では半導体素子４を載置可能な平面積を有する構成とされ、ポスト側リードフレーム３は、金線５を熱圧着する面積を有した構成とされ、ポスト側リードフレーム３はタブ側リードフレーム２よりも平面積が小さい。前記構造は、ダイオードパッケージとしては一般的であり、前記ダイオードパッケージ１の樹脂封止部の底面に緩衝材を設けた例として、特許文献１などが挙げられる。
特開平７−２３０９０１号公報 Further, a resin 6 is provided so as to cover the semiconductor element 4, the gold wire 5, and a part of each of the lead frames 2 and 3, and the outer shape of the resin is formed to be a substantially rectangular parallelepiped. The tab side lead frame 2 is configured to have a plane area where the semiconductor element 4 can be placed at a portion where the semiconductor element 4 is placed, and the post side lead frame 3 has an area where the gold wire 5 is thermocompression bonded. The post-side lead frame 3 has a smaller plane area than the tab-side lead frame 2. The structure is general for a diode package, and as an example in which a buffer material is provided on the bottom surface of the resin sealing portion of the diode package 1, Patent Document 1 and the like can be cited.
JP-A-7-230901

ところで、前記のダイオードパッケージのように、樹脂で覆われているような半導体パッケージは、はんだなどで電子基板に実装されて使用されている。近年、電子機器の小形化や複雑化に伴い、実装用基板が多層であったり、使用する半導体パッケージの数が増加する傾向にある。その際、上記半導体パッケージは、はんだなどにより基板に実装するために、例えば、リフロー炉を何度も通過したりして、ヒートサイクルによる熱衝撃を何度も受けることになる。   By the way, a semiconductor package that is covered with a resin, such as the above-described diode package, is used by being mounted on an electronic substrate with solder or the like. In recent years, with the miniaturization and complexity of electronic devices, there is a tendency that the mounting substrate is multi-layered or the number of semiconductor packages to be used is increased. At that time, in order to mount the semiconductor package on the substrate with solder or the like, for example, the semiconductor package passes through a reflow furnace many times, and receives the thermal shock due to the heat cycle many times.

また、鉛を含まない鉛フリーはんだなどの採用により、リフロー温度が高温になる傾向にある。このような状況において、上記半導体パッケージを構成する半導体素子、リードフレーム、及び樹脂はそれぞれ熱膨張係数が異なるため、上記熱衝撃を受けることで、熱による半導体素子、リードフレーム、及び樹脂の変形量が異なり、特にこの変形量の違いが大きいと半導体パッケージの不良となる。   In addition, the use of lead-free solder that does not contain lead tends to increase the reflow temperature. In such a situation, the semiconductor element, the lead frame, and the resin that constitute the semiconductor package have different coefficients of thermal expansion, and therefore, the amount of deformation of the semiconductor element, the lead frame, and the resin due to heat by receiving the thermal shock. In particular, if the difference in deformation is large, a semiconductor package becomes defective.

このような半導体パッケージでは、電気的特性機能を有するのは半導体素子であり、この半導体素子は熱膨張係数は非常に小さい。逆に、この半導体素子が搭載されるリードフレームは金属材料であり、熱膨張係数は非常に大きい。半導体素子とリードフレームの熱膨張係数の違いが要因となり、半導体素子にクラックが発生したり、半導体素子とリードフレームに剥離が発生する。このような不良は半導体パッケージメーカーからすると、半導体パッケージ納入先である顧客での実装工程で生じるため、品質低下はもちろん信頼性の低下にもつながり、市場競争力を低下させる原因となる。   In such a semiconductor package, a semiconductor element has an electrical characteristic function, and this semiconductor element has a very small coefficient of thermal expansion. Conversely, the lead frame on which this semiconductor element is mounted is a metal material and has a very large thermal expansion coefficient. The difference in the thermal expansion coefficient between the semiconductor element and the lead frame causes a crack in the semiconductor element or peeling between the semiconductor element and the lead frame. Such a defect occurs from the semiconductor package manufacturer in the mounting process at the customer to whom the semiconductor package is delivered, leading to a decrease in quality as well as a decrease in reliability and a cause of a decrease in market competitiveness.

そこで、本発明は、上記課題を解決し、ダイオードパッケージなどの半導体パッケージにおいて、ヒートサイクルによる熱衝撃が付与された場合にも半導体素子にクラックや剥離が発生しない構成を提供することを目的とするものである。   In view of the above, an object of the present invention is to solve the above problems and provide a semiconductor package such as a diode package in which a semiconductor element is not cracked or peeled even when a thermal shock due to heat cycle is applied. Is.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明では、上記目的を達成するために、樹脂に外力が加わったときに、半導体パッケージの内部において、クラックを発生し易い部分におけるパッケージのたわみまたは樹脂部に生じる応力を抑える構成とする。   In the present invention, in order to achieve the above object, when an external force is applied to the resin, the semiconductor package is configured so as to suppress the bending of the package or the stress generated in the resin portion at a portion where a crack is likely to occur.

すなわち、本発明において、リードフレームは、半導体素子が載置されて電気的に接続される第１のリードフレームと、半導体素子に対して配線により電気的に接続される第２のリードフレームとからなり、第１のリードフレームは、載置される半導体素子との境界部に沿って溝を設けるようにする。または、第１のリードフレームは、載置される半導体素子との境界部のうち、第１のリードフレームの長手方向に対して垂直な方向の境界部に沿って溝を設けるようにする。具体的には、以下の通りである。   That is, in the present invention, the lead frame includes a first lead frame on which a semiconductor element is placed and electrically connected, and a second lead frame electrically connected to the semiconductor element by wiring. Thus, the first lead frame is provided with a groove along the boundary with the semiconductor element to be mounted. Alternatively, the first lead frame is provided with a groove along a boundary portion in a direction perpendicular to the longitudinal direction of the first lead frame, of the boundary portion with the semiconductor element to be placed. Specifically, it is as follows.

（１）半導体素子とこの半導体素子に接続されたリードフレームとを樹脂で被覆した、アノード電極とカソード電極とを有する半導体パッケージにおいて、半導体素子が載置される電極側のリードフレームであり、このリードフレーム上に、載置された半導体素子との境界部に沿って溝が設置されている第１のリードフレームと、この半導体素子に対して配線により接続された第２のリードフレームとを有して構成されるようにする。   (1) In a semiconductor package having an anode electrode and a cathode electrode in which a semiconductor element and a lead frame connected to the semiconductor element are coated with a resin, the lead frame on the electrode side on which the semiconductor element is placed, On the lead frame, there is provided a first lead frame in which a groove is provided along a boundary portion with the placed semiconductor element, and a second lead frame connected to the semiconductor element by wiring. To be configured.

（２）上記（１）において、第１のリードフレーム上に載置された半導体素子の外形寸法と略同等である外周形状である溝が設置されるようにする。   (2) In the above (1), a groove having an outer peripheral shape that is substantially the same as the outer dimension of the semiconductor element placed on the first lead frame is provided.

（３）上記（１）において、第１のリードフレームの半導体素子を載置する平面上に交差角度が略直角になるように複数個の溝が格子状に設置され、かつ少なくとも複数個の溝のうち４個の溝が載置された半導体素子との境界部に設置されるようにする。   (3) In the above (1), a plurality of grooves are arranged in a lattice shape so that the crossing angle is substantially a right angle on the plane on which the semiconductor element of the first lead frame is placed, and at least the plurality of grooves Of these, four grooves are installed at the boundary with the semiconductor element on which they are placed.

（４）半導体素子とこの半導体素子に接続されたリードフレームとを樹脂で被覆した、アノード電極とカソード電極とを有する半導体パッケージにおいて、半導体素子が載置された電極側のリードフレームであり、このリードフレーム上に、載置された半導体素子との境界部のうち、リードフレームの長手方向に対して垂直な方向の境界部に沿って２個の溝が設置されている第１のリードフレームと、この半導体素子に対して配線により接続された第２のリードフレームとを有して構成されるようにする。   (4) In a semiconductor package having an anode electrode and a cathode electrode in which a semiconductor element and a lead frame connected to the semiconductor element are coated with a resin, the lead frame on the electrode side on which the semiconductor element is placed, A first lead frame in which two grooves are disposed along a boundary portion in a direction perpendicular to the longitudinal direction of the lead frame, of the boundary portion with the semiconductor element placed on the lead frame; And a second lead frame connected to the semiconductor element by wiring.

（５）上記（４）において、少なくとも複数個の溝のうち２個の溝が載置された半導体素子との境界部に設置されるようにする。   (5) In the above (4), at least two of the plurality of grooves are installed at the boundary with the semiconductor element on which the grooves are mounted.

（６）半導体素子とこの半導体素子に接続されたリードフレームとを樹脂で被覆した、アノード電極とカソード電極とを有する半導体パッケージにおいて、この半導体パッケージが組み立てられる前に、半導体素子が載置される電極側の第１のリードフレームの半導体素子を載置する平面上に、金型を押込むことにより型形状を転写して溝を設置するようにする。   (6) In a semiconductor package having an anode electrode and a cathode electrode in which a semiconductor element and a lead frame connected to the semiconductor element are coated with a resin, the semiconductor element is placed before the semiconductor package is assembled. The mold shape is transferred by pressing the mold onto the plane on which the semiconductor element of the first lead frame on the electrode side is placed, and the groove is set.

（７）半導体素子とこの半導体素子に接続されたリードフレームを樹脂で被覆した、アノード電極とカソード電極とを有する半導体パッケージにおいて、この半導体パッケージが組み立てられる前に、半導体素子が載置される電極側の第１のリードフレームの半導体素子を載置する平面上に、切欠き工具による切削により溝を設置するようにする。   (7) In a semiconductor package having an anode electrode and a cathode electrode in which a semiconductor element and a lead frame connected to the semiconductor element are covered with a resin, an electrode on which the semiconductor element is placed before the semiconductor package is assembled A groove is set by cutting with a notch tool on the plane on which the semiconductor element of the first lead frame on the side is placed.

（８）上記（６）および（７）において、半導体パッケージが組み立てられる前に、半導体素子を搭載時に半導体素子との境界部に溝が設置されるようにする。   (8) In the above (6) and (7), before the semiconductor package is assembled, a groove is provided at the boundary with the semiconductor element when the semiconductor element is mounted.

（９）上記（６）、（７）および（８）によるリードフレームにより半導体パッケージが構成されるようにする。   (9) A semiconductor package is constituted by the lead frame according to the above (6), (7) and (8).

（１０）上記（６）、（７）および（８）において、半導体素子を搭載する半導体素子のマウント工程で、リードフレーム上の溝形状を検出し、半導体素子を溝付きリードフレームに搭載したときに、半導体素子との境界部に溝が位置するようにする。   (10) In (6), (7) and (8) above, when the groove shape on the lead frame is detected and the semiconductor element is mounted on the grooved lead frame in the mounting step of the semiconductor element on which the semiconductor element is mounted. In addition, the groove is positioned at the boundary with the semiconductor element.

（１１）上記（１０）において、半導体素子を搭載する半導体素子のマウント工程でリードフレーム上の溝形状を検出し、半導体素子を溝付きリードフレームに搭載したときに、半導体素子との境界部に溝が位置するようなマウント装置を用いるようにする。   (11) In the above (10), when the groove shape on the lead frame is detected in the mounting step of the semiconductor element on which the semiconductor element is mounted, and the semiconductor element is mounted on the grooved lead frame, A mounting device in which the groove is located is used.

（１２）上記（１）および（４）による半導体パッケージをはんだ接合により基板に実装されるようにする。   (12) The semiconductor package according to the above (1) and (4) is mounted on the substrate by solder bonding.

（１３）上記（１２）により実装された半導体パッケージを電子機器や電子モジュールに用いるようにする。   (13) The semiconductor package mounted according to (12) is used for an electronic device or an electronic module.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

本発明によれば、ヒートサイクルによる耐熱衝撃性に優れた高信頼性のダイオードパッケージなどの半導体パッケージを実現することができる。   ADVANTAGE OF THE INVENTION According to this invention, semiconductor packages, such as a highly reliable diode package excellent in the thermal shock resistance by a heat cycle, are realizable.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.

本実施の形態では、アノード電極とカソード電極の２電極を有するダイオードパッケージに適用した例を示している。本実施の形態のダイオードパッケージの構成は、前述した本発明の前提として検討したダイオードパッケージ（図８）と同様であるので、重複する説明は省略する。   In this embodiment, an example is shown in which the present invention is applied to a diode package having two electrodes of an anode electrode and a cathode electrode. Since the configuration of the diode package of the present embodiment is the same as that of the diode package (FIG. 8) studied as the premise of the present invention described above, a duplicate description is omitted.

図１に示すように、本実施の形態の樹脂封止型のダイオードパッケージ１は、タブ側リードフレーム（第１のリードフレーム）２、ポスト側リードフレーム（第２のリードフレーム）３、半導体素子４、金線５、樹脂６などからなり、一定間隔をあけて同一軸線上に配置されたリードフレームに対し、一方のタブ側リードフレーム２側に半導体素子４を共晶接合や圧着によりボンディングし、この半導体素子４より、例えば金線５を用いて、他方のポスト側リードフレーム３側に金線５を熱圧着することにより、電気的に接続を行い、半導体素子４及びこの半導体素子４が搭載されたタブ側リードフレーム２及び半導体素子４から金線５により電気的に接続されたポスト側リードフレーム３を略直方体形状の樹脂６で封止した構造を有する。この樹脂封止型のダイオードパッケージ１は、樹脂６から突出されたリード部分がアノード電極とカソード電極となる。   As shown in FIG. 1, a resin-encapsulated diode package 1 of the present embodiment includes a tab side lead frame (first lead frame) 2, a post side lead frame (second lead frame) 3, a semiconductor element. 4, a semiconductor element 4 is bonded to one tab side lead frame 2 side by eutectic bonding or pressure bonding with respect to a lead frame made of gold wire 5, resin 6 and the like and arranged on the same axis at a predetermined interval. The semiconductor element 4 and the semiconductor element 4 are electrically connected by thermocompression bonding of the gold wire 5 to the other post side lead frame 3 side, for example, using the gold wire 5 from the semiconductor element 4. The post-side lead frame 3 electrically connected to the mounted tab-side lead frame 2 and the semiconductor element 4 by the gold wire 5 is sealed with a resin 6 having a substantially rectangular parallelepiped shape. In the resin-encapsulated diode package 1, the lead portions protruding from the resin 6 serve as an anode electrode and a cathode electrode.

例えば、本実施の形態のダイオードパッケージ１は、図２に示すように、略直方体形状の樹脂６は、長さが１．２ｍｍ、幅が０．８ｍｍ、高さが０．６ｍｍであり、樹脂６で被覆されている半導体素子４は、０．３ｍｍ×０．３ｍｍ×０．１５ｍｍである。また、半導体素子４の長さを０．３２ｍｍ、幅を０．３２ｍｍ、高さを０．１２ｍｍとすると、この半導体素子４が搭載されるタブ側リードフレーム２の半導体素子４を搭載する平面の長さは０．４４ｍｍ、幅は０．５ｍｍである。   For example, in the diode package 1 of the present embodiment, as shown in FIG. 2, the resin 6 having a substantially rectangular parallelepiped shape has a length of 1.2 mm, a width of 0.8 mm, and a height of 0.6 mm. The semiconductor element 4 covered with 6 is 0.3 mm × 0.3 mm × 0.15 mm. Further, when the length of the semiconductor element 4 is 0.32 mm, the width is 0.32 mm, and the height is 0.12 mm, the plane on which the semiconductor element 4 of the tab side lead frame 2 on which the semiconductor element 4 is mounted is mounted. The length is 0.44 mm and the width is 0.5 mm.

上記樹脂封止タイプのダイオードパッケージ１を電子機器あるいは電子モジュールに適用する場合、このダイオードパッケージ１を電子機器あるいは電子モジュールに用いられる基板上に実装する。このとき多くの場合、予めダイオードパッケージ１において樹脂６に覆われていないタブ側リードフレーム２、およびポスト側リードフレーム３に表面処理によりはんだが塗布された状態のダイオードパッケージ１を基板の実装位置であるフットマウントに合わせて、基板上にマウントさせる。   When the resin-encapsulated diode package 1 is applied to an electronic device or an electronic module, the diode package 1 is mounted on a substrate used for the electronic device or electronic module. In many cases, the tab-side lead frame 2 that is not previously covered with the resin 6 in the diode package 1 and the diode package 1 in which solder is applied to the post-side lead frame 3 by surface treatment at the mounting position of the substrate. Mount on a substrate to match a certain foot mount.

表面処理によるタブ側リードフレーム２、およびポスト側リードフレーム３にはんだを塗布する方法としては、ディップ方式とメッキ方式が挙げられる。このダイオードパッケージ１と基板をリフロー炉と呼ばれる炉内を通すことにより、タブ側リードフレーム２、およびポスト側リードフレーム３に塗布されたはんだの溶融、固化により、このダイオードパッケージ１は基板に実装される。   As a method of applying solder to the tab side lead frame 2 and the post side lead frame 3 by the surface treatment, there are a dipping method and a plating method. By passing the diode package 1 and the substrate through a furnace called a reflow furnace, the diode package 1 is mounted on the substrate by melting and solidifying the solder applied to the tab side lead frame 2 and the post side lead frame 3. The

上記ダイオードパッケージ１の基板への実装において、実際には基板上には多くの半導体パッケージやモジュールが実装されるため、リフロー炉内を複数回通過することがある。また、近年、鉛（Ｐｂ）を含まない鉛フリーはんだ化が進み、様々な組成のはんだが開発、適用されている。鉛フリーはんだでは、組成の違いにより融点が異なるので、実装するための温度が異なり、一般には鉛フリーはんだ化により高温になる。   In mounting the diode package 1 on the substrate, since many semiconductor packages and modules are actually mounted on the substrate, the diode package 1 may pass through the reflow furnace a plurality of times. In recent years, lead-free solder containing no lead (Pb) has been developed, and solders having various compositions have been developed and applied. Since lead-free solder has a different melting point due to a difference in composition, the temperature for mounting differs, and generally becomes higher due to lead-free soldering.

リフロー炉内では、常温（２５℃）から２００〜３００℃の高温に加熱され、また常温まで冷却される。本実施の形態のダイオードパッケージ１は、前述のように、半導体素子４、タブ側リードフレーム２、およびポスト側リードフレーム３、金線５、樹脂６から構成されており、各々の部材において、熱膨張係数が異なる。例えば、半導体素子４はシリコン（Ｓｉ）であり、熱膨張係数はおよそ３×１０-6である。また、タブ側リードフレーム２、およびポスト側リードフレーム３は、金属部材であり、例えば銅（Ｃｕ）フレームとすると、熱膨張係数はおよそ１７×１０-6である。 In the reflow furnace, it is heated from room temperature (25 ° C.) to a high temperature of 200 to 300 ° C. and cooled to room temperature. As described above, the diode package 1 of the present embodiment is composed of the semiconductor element 4, the tab side lead frame 2, the post side lead frame 3, the gold wire 5, and the resin 6. In each member, The expansion coefficient is different. For example, the semiconductor element 4 is silicon (Si), and the thermal expansion coefficient is approximately 3 × 10 −6 . The tab side lead frame 2 and the post side lead frame 3 are metal members. For example, when a copper (Cu) frame is used, the thermal expansion coefficient is approximately 17 × 10 −6 .

例えば、前述した本発明の前提として検討したダイオードパッケージ（図８）において、半導体素子４とこの半導体素子４が搭載されているタブ側リードフレーム２に着目すると、図３（ｂ）のような断面図になる。ここで、熱膨張係数の異なる半導体素子４がタブ側リードフレーム２に、例えば共晶結合による接合されていた場合、リフロー炉内への投入により、雰囲気温度が、例えば２６０℃の高温になると、熱膨張係数により、半導体素子４およびタブ側リードフレーム２は膨張し、各膨張量が異なる。   For example, in the diode package (FIG. 8) studied as a premise of the present invention described above, when attention is paid to the semiconductor element 4 and the tab side lead frame 2 on which the semiconductor element 4 is mounted, a cross section as shown in FIG. It becomes a figure. Here, when the semiconductor elements 4 having different thermal expansion coefficients are bonded to the tab-side lead frame 2 by eutectic bonding, for example, when the ambient temperature reaches a high temperature of 260 ° C., for example, by insertion into the reflow furnace, Due to the thermal expansion coefficient, the semiconductor element 4 and the tab-side lead frame 2 expand, and the respective expansion amounts are different.

しかし、半導体素子４とタブ側リードフレーム２は接合されているため、接合部８では膨張（変形）が拘束される。上記状況を数値解析により評価した結果を図４（ｂ）に示す。つまり、半導体素子４、タブ側リードフレーム２、樹脂６が境界する点２１で大きな応力が発生し、この点２１から半導体素子４にクラックが発生したり、半導体素子４とこの半導体素子４が搭載されているタブ側リードフレーム２の接合部８で剥離現象が発生する。このクラックや剥離といった不良現象は、電気特性に欠陥が生じるため、致命的な問題となる。   However, since the semiconductor element 4 and the tab side lead frame 2 are joined, expansion (deformation) is restrained at the joint 8. The result of evaluating the above situation by numerical analysis is shown in FIG. That is, a large stress is generated at the point 21 where the semiconductor element 4, the tab side lead frame 2, and the resin 6 are bounded, and the semiconductor element 4 is cracked from this point 21, or the semiconductor element 4 and the semiconductor element 4 are mounted. A peeling phenomenon occurs at the joint 8 of the tab-side lead frame 2 that has been formed. Such a defective phenomenon such as cracking or peeling becomes a fatal problem because a defect occurs in electrical characteristics.

そこで、本実施の形態によるダイオードパッケージ１は、パッケージ構成は図８と同じであるが、前記図１に示すように、半導体素子４が搭載されているタブ側リードフレーム２において、半導体素子４と境界をなす箇所に、半導体素子４の外形寸法と略同等である外周形状で４個の溝７を設けたタブ側リードフレーム２を用いる。半導体素子４とこの半導体素子４が搭載されているタブ側リードフレーム２に着目すると、図３（ａ）のような断面図になる。   Therefore, the diode package 1 according to the present embodiment has the same package configuration as that of FIG. 8, but as shown in FIG. 1, in the tab side lead frame 2 on which the semiconductor element 4 is mounted, The tab-side lead frame 2 provided with four grooves 7 in an outer peripheral shape that is substantially the same as the outer dimension of the semiconductor element 4 is used at the boundary. When attention is paid to the semiconductor element 4 and the tab side lead frame 2 on which the semiconductor element 4 is mounted, a cross-sectional view as shown in FIG.

ここで、上記同様に、熱膨張係数の異なる半導体素子４がタブ側リードフレーム２に、例えば共晶結合による接合されていた場合、リフロー炉内への投入により、雰囲気温度が、例えば２６０℃の高温になったときのダイオードパッケージ１の内部を数値解析により評価した結果を図４（ａ）に示す。これより、半導体素子４、タブ側リードフレーム２、樹脂６が境界する点２２に着目すると、半導体素子４に近接する溝７の底部に大きな引張り応力が発生している。このため、半導体素子４に生じる応力が抑制される結果となっている。   Here, in the same manner as described above, when the semiconductor elements 4 having different thermal expansion coefficients are joined to the tab side lead frame 2 by eutectic bonding, for example, the ambient temperature is, for example, 260 ° C. by being put into the reflow furnace. FIG. 4A shows the result of numerical analysis of the inside of the diode package 1 when the temperature becomes high. Thus, when attention is paid to the point 22 where the semiconductor element 4, the tab side lead frame 2, and the resin 6 are bounded, a large tensile stress is generated at the bottom of the groove 7 adjacent to the semiconductor element 4. For this reason, the stress generated in the semiconductor element 4 is suppressed.

ここで、ダイオードパッケージ１において、半導体素子４が搭載されるタブ側リードフレーム２に関して、溝７の有無による半導体素子４に生じる応力の比較結果を図５に示す。条件は上記リフロー炉内の通過を過程しており、測定箇所は図４（ａ）および図４（ｂ）で示す半導体素子４、タブ側リードフレーム２、樹脂６の境界する点での半導体素子４に生じる応力を縦軸に、横軸には温度をとる。これより、タブ側リードフレーム２に溝がない本発明の前提技術よりもタブ側リードフレーム２に溝７がある本発明の技術の応力が小さくなっていることが分かり、これより、タブ側リードフレーム２へ溝７を設けることで、半導体素子４に生じる応力低減を図ることが可能であることが分かる。   Here, FIG. 5 shows a comparison result of stress generated in the semiconductor element 4 depending on the presence or absence of the groove 7 in the diode package 1 with respect to the tab side lead frame 2 on which the semiconductor element 4 is mounted. Conditions are in the process of passing through the reflow furnace, and the measurement location is the semiconductor element at the boundary between the semiconductor element 4, the tab side lead frame 2, and the resin 6 shown in FIGS. 4 (a) and 4 (b). The vertical axis represents the stress generated in 4 and the temperature is plotted on the horizontal axis. From this, it can be seen that the stress of the technology of the present invention in which the tab side lead frame 2 has the groove 7 is smaller than the premise technology of the present invention in which the tab side lead frame 2 has no groove. It can be seen that the stress generated in the semiconductor element 4 can be reduced by providing the groove 7 in the frame 2.

また、上記のダイオードパッケージ１においては、半導体素子４が搭載されているタブ側リードフレーム２において、半導体素子４との境界部に溝７を設けるものであったが、図６に示すように、半導体素子４の下面部分へも溝７ａを設けたり、半導体素子４との境界部から離れた箇所へ溝７ｂを設けるなど、複数個の溝の交差角度が略直角になるように格子状に設けるようにしても構わない。ただし、上記リフロー炉への投入による熱履歴条件下における半導体素子４への応力低減効果があるのは、半導体素子４との境界部の溝７であって、その他の溝７ａ，７ｂの影響はない。この溝７ａ，７ｂの効果としては、例えば接合面積増加による接合強度向上が挙げられる。   Further, in the above-described diode package 1, the tab side lead frame 2 on which the semiconductor element 4 is mounted is provided with the groove 7 at the boundary with the semiconductor element 4, but as shown in FIG. The grooves 7a are also provided on the lower surface portion of the semiconductor element 4, and the grooves 7b are provided at locations away from the boundary with the semiconductor element 4, so that the crossing angle of the plurality of grooves is provided in a lattice shape. It doesn't matter if you do. However, it is the groove 7 at the boundary with the semiconductor element 4 that has the effect of reducing the stress on the semiconductor element 4 under the thermal history condition by the introduction into the reflow furnace, and the influence of the other grooves 7a and 7b is Absent. As an effect of the grooves 7a and 7b, for example, an improvement in bonding strength due to an increase in bonding area can be cited.

このタブ側リードフレーム２への溝の形成は、例えばダイオードパッケージ１が組み立てられる前に、金型を押込むことにより型形状を転写して溝を設けたり、切欠き工具による切削により溝を設ける方法などがある。   For example, before the diode package 1 is assembled, the groove is formed in the tab side lead frame 2 by pressing the die to transfer the mold shape to provide the groove, or by cutting with a notch tool. There are methods.

また、上記のダイオードパッケージ１においては、半導体素子４が搭載されているタブ側リードフレーム２において、半導体素子４との境界部に溝７を設けることに関して、図７に示すように、溝７の上に半導体素子４の角部が位置する場合、上記リフロー炉への投入による熱履歴条件、あるいはダイオードパッケージ１に外力が付与されることにより、クラック２０が発生する可能性がある。したがって、半導体素子４が搭載されているタブ側リードフレーム２においては、半導体素子４との境界部に溝７を設けたタブ側リードフレーム２に半導体素子４をマウント（搭載）する精度が重要である。   Further, in the above-described diode package 1, regarding the tab side lead frame 2 on which the semiconductor element 4 is mounted, regarding the provision of the groove 7 at the boundary with the semiconductor element 4, as shown in FIG. When the corner portion of the semiconductor element 4 is located on the top, the crack 20 may occur due to the thermal history condition due to the introduction into the reflow furnace or the external force applied to the diode package 1. Therefore, in the tab side lead frame 2 on which the semiconductor element 4 is mounted, the accuracy of mounting (mounting) the semiconductor element 4 on the tab side lead frame 2 provided with the groove 7 at the boundary with the semiconductor element 4 is important. is there.

例えば、半導体素子４のタブ側リードフレーム２へのマウント工程においては、タブ側リードフレーム２に設けられた溝７の形状を検出し、半導体素子４をタブ側リードフレーム２に搭載したときに、半導体素子４との境界部に溝７が位置するように位置合わせして搭載する。   For example, in the process of mounting the semiconductor element 4 on the tab side lead frame 2, when the shape of the groove 7 provided in the tab side lead frame 2 is detected and the semiconductor element 4 is mounted on the tab side lead frame 2, The groove 7 is positioned and mounted at the boundary with the semiconductor element 4.

上記実施の形態によれば、ダイオードパッケージ１を基板に実装するためのリフロー工程において、このダイオードパッケージ１に熱衝撃が付与された場合でも、半導体素子４にクラックや剥離が生じることを抑制できるため、電気的特性を保持することができる。   According to the above embodiment, in the reflow process for mounting the diode package 1 on the substrate, it is possible to prevent the semiconductor element 4 from being cracked or peeled even when a thermal shock is applied to the diode package 1. , Electrical characteristics can be retained.

なお、上記実施の形態では、半導体素子４が搭載されているタブ側リードフレーム２への溝７の形成は、半導体素子４の全周に及んでいるが、ダイオードのような２電極のリードフレーム型半導体パッケージの場合、熱による変形は、主にリードフレームの長さ方向であるため、タブ側リードフレーム２に載置された半導体素子４との境界部のうち、ダイオードパッケージのリードフレーム方向に対して垂直な方向の境界部に沿って２個、さらにはこれらに平行により多くの溝が設けられているタブ側リードフレームを採用しても、上記ダイオードパッケージ１を基板に実装するためのリフロー工程における半導体素子４への応力低減効果は十分得ることができる。   In the above embodiment, the formation of the groove 7 in the tab-side lead frame 2 on which the semiconductor element 4 is mounted extends over the entire circumference of the semiconductor element 4, but a two-electrode lead frame such as a diode. In the case of the type semiconductor package, the deformation due to heat is mainly in the length direction of the lead frame. Therefore, in the boundary portion with the semiconductor element 4 placed on the tab-side lead frame 2, in the lead frame direction of the diode package. Reflow for mounting the diode package 1 on a substrate even when a tab-side lead frame having two grooves along a boundary portion in a direction perpendicular to the vertical direction and more grooves in parallel with these is adopted. A sufficient stress reduction effect on the semiconductor element 4 in the process can be obtained.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

例えば、前記実施の形態では、アノード電極及びカソード電極の２電極を有するダイオードパッケージの例で説明したが、ダイオード以外のトランジスタなどのリードフレーム型半導体パッケージにも適用可能であることはいうまでもない。   For example, in the above-described embodiment, an example of a diode package having two electrodes, an anode electrode and a cathode electrode, has been described. However, it goes without saying that the present invention can also be applied to a lead frame type semiconductor package such as a transistor other than a diode. .

本発明は、リードフレーム型半導体パッケージに適用可能であり、特に、アノード電極とカソード電極とを有するダイオードパッケージなどの半導体パッケージに適用して有効である。   The present invention can be applied to a lead frame type semiconductor package, and is particularly effective when applied to a semiconductor package such as a diode package having an anode electrode and a cathode electrode.

本発明の一実施の形態における樹脂封止型のダイオードパッケージの概略を示す図である。It is a figure which shows the outline of the resin-sealed type diode package in one embodiment of this invention. 本発明の一実施の形態における樹脂封止型のダイオードパッケージの断面示す図である。It is a figure which shows the cross section of the resin-sealed type diode package in one embodiment of this invention. 本発明の技術と本発明の前提技術との比較において、（ａ）は本発明の一実施の形態における溝付きリードフレームに半導体素子を搭載した断面を示す図、（ｂ）は本発明の前提技術におけるリードフレームに半導体素子を搭載した断面を示す図である。In comparison between the technology of the present invention and the premise technology of the present invention, (a) is a diagram showing a cross section in which a semiconductor element is mounted on a grooved lead frame in one embodiment of the present invention, and (b) is a premise of the present invention. It is a figure which shows the cross section which mounted the semiconductor element in the lead frame in a technique. 本発明の技術と本発明の前提技術との比較において、（ａ）は本発明の一実施の形態における溝付きリードフレームによる数値解析結果の主応力分布を示す図、（ｂ）は本発明の前提技術におけるリードフレームによる数値解析結果の主応力分布を示す図である。In comparison between the technology of the present invention and the premise technology of the present invention, (a) is a diagram showing the principal stress distribution of the numerical analysis result by the grooved lead frame in one embodiment of the present invention, and (b) is the diagram of the present invention. It is a figure which shows the principal stress distribution of the numerical analysis result by the lead frame in a premise technique. 本発明の技術と本発明の前提技術との比較において、熱履歴を付与したときの半導体素子に生じる最大主応力履歴を示す図である。In the comparison with the technique of this invention and the premise technique of this invention, it is a figure which shows the largest principal stress history which arises in a semiconductor element when a thermal history is provided. 本発明の一実施の形態の変形例において、半導体素子の下面部にも溝を形成した溝付きリードフレームに半導体素子を搭載した断面を示す図である。In the modification of one Embodiment of this invention, it is a figure which shows the cross section which mounted the semiconductor element in the lead frame with a groove | channel which also formed the groove | channel also in the lower surface part of the semiconductor element. 本発明の一実施の形態の変形例において、溝付きリードフレームの溝の上部に半導体素子が搭載された場合の断面を示す図である。In the modification of one embodiment of this invention, it is a figure which shows the cross section when a semiconductor element is mounted in the upper part of the groove | channel of a lead frame with a groove | channel. 本発明の前提技術における樹脂封止型のダイオードパッケージの概略を示す図である。It is a figure which shows the outline of the resin sealing type diode package in the premise technique of this invention.

符号の説明Explanation of symbols

１…ダイオードパッケージ、２…タブ側リードフレーム、３…ポスト側リードフレーム、４…半導体素子、５…金線、６…樹脂、７…溝、８…接合部。   DESCRIPTION OF SYMBOLS 1 ... Diode package, 2 ... Tab side lead frame, 3 ... Post side lead frame, 4 ... Semiconductor element, 5 ... Gold wire, 6 ... Resin, 7 ... Groove, 8 ... Joint part.

Claims (6)

半導体素子と前記半導体素子に接続されたリードフレームとを樹脂で被覆した、アノード電極とカソード電極とを有する半導体パッケージであって、
前記リードフレームは、前記半導体素子が載置されて電気的に接続される第１のリードフレームと、前記半導体素子に対して配線により電気的に接続される第２のリードフレームとからなり、
前記第１のリードフレームは、前記載置される半導体素子との境界部に沿って溝が設けられていることを特徴とする半導体パッケージ。 A semiconductor package having an anode electrode and a cathode electrode, in which a semiconductor element and a lead frame connected to the semiconductor element are coated with a resin,
The lead frame includes a first lead frame on which the semiconductor element is placed and electrically connected, and a second lead frame electrically connected to the semiconductor element by wiring,
The semiconductor package according to claim 1, wherein the first lead frame is provided with a groove along a boundary portion with the semiconductor element placed above. 半導体素子と前記半導体素子に接続されたリードフレームとを樹脂で被覆した、アノード電極とカソード電極とを有する半導体パッケージであって、
前記リードフレームは、前記半導体素子が載置されて電気的に接続される第１のリードフレームと、前記半導体素子に対して配線により電気的に接続される第２のリードフレームとからなり、
前記第１のリードフレームは、前記載置される半導体素子との境界部のうち、前記第１のリードフレームの長手方向に対して垂直な方向の境界部に沿って溝が設けられていることを特徴とする半導体パッケージ。 A semiconductor package having an anode electrode and a cathode electrode, in which a semiconductor element and a lead frame connected to the semiconductor element are coated with a resin,
The lead frame includes a first lead frame on which the semiconductor element is placed and electrically connected, and a second lead frame electrically connected to the semiconductor element by wiring,
The first lead frame is provided with a groove along a boundary portion in a direction perpendicular to the longitudinal direction of the first lead frame, of the boundary portion with the semiconductor element placed above. A semiconductor package characterized by 請求項１または２記載の半導体パッケージにおいて、
前記溝は、複数からなることを特徴とする半導体パッケージ。 The semiconductor package according to claim 1 or 2,
A semiconductor package comprising a plurality of the grooves. アノード電極とカソード電極とを有する半導体パッケージに用いられるリードフレームであって、
前記リードフレームは、半導体素子が載置されて電気的に接続される第１のリードフレームと、前記半導体素子に対して配線により電気的に接続される第２のリードフレームとからなり、
前記第１のリードフレームは、前記載置される半導体素子との境界部に沿って溝が設けられていることを特徴とするリードフレーム。 A lead frame used in a semiconductor package having an anode electrode and a cathode electrode,
The lead frame includes a first lead frame on which a semiconductor element is placed and electrically connected, and a second lead frame electrically connected to the semiconductor element by wiring,
The lead frame is characterized in that a groove is provided along a boundary portion between the first lead frame and the semiconductor element placed above. アノード電極とカソード電極とを有する半導体パッケージに用いられるリードフレームであって、
前記リードフレームは、半導体素子が載置されて電気的に接続される第１のリードフレームと、前記半導体素子に対して配線により電気的に接続される第２のリードフレームとからなり、
前記第１のリードフレームは、前記載置される半導体素子との境界部のうち、前記第１のリードフレームの長手方向に対して垂直な方向の境界部に沿って溝が設けられていることを特徴とするリードフレーム。 A lead frame used in a semiconductor package having an anode electrode and a cathode electrode,
The lead frame includes a first lead frame on which a semiconductor element is placed and electrically connected, and a second lead frame electrically connected to the semiconductor element by wiring,
The first lead frame is provided with a groove along a boundary portion in a direction perpendicular to the longitudinal direction of the first lead frame, of the boundary portion with the semiconductor element placed above. Lead frame characterized by. 請求項４または５記載のリードフレームにおいて、
前記溝は、複数からなることを特徴とするリードフレーム。 The lead frame according to claim 4 or 5,
A lead frame comprising a plurality of the grooves.
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