JP2006136042A

JP2006136042A - 電源回路

Info

Publication number: JP2006136042A
Application number: JP2004319002A
Authority: JP
Inventors: Tsutomu Masuda; 勉増田; Hidefumi Nakagome; 秀文中込; Yasuo Hosaka; 康夫保坂; Shinichi Ishida; 晋一石田
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2004-11-02
Filing date: 2004-11-02
Publication date: 2006-05-25

Abstract

【課題】
電圧変換効率の向上とコスト低減とを両立させる。
【解決手段】
本電源回路は、主トランスと、主トランスの1次巻線側に配置され、入力電源からの電流をスイッチングするスイッチング回路と、主トランスの2次巻線側に配置され、負荷からの信号に基づきフィードバック制御処理を行い、制御信号を出力する制御回路と、制御信号を主トランスの1次巻線側に伝えるためのパルストランスと、主トランスの1次巻線側に配置され、パルストランスを介して伝えられた制御信号を処理してスイッチング回路における貫通電流発生を防止しつつスイッチングさせるスイッチング信号を生成する調整回路を有する。400Vを入力して主トランス及びスイッチング回路により2KV(AC)前後の電圧を生成することができ電圧変換効率が向上される。またスイッチング回路を動作させる上で特別にコストを増加させる回路要素を用いずに構成できるためコスト増加が抑えられる。
【選択図】図３

Description

本発明は、電源装置に関する。

従来の液晶表示装置において使用されるバックライトインバータの電源システム構成は、図１に示すようになっていた。すなわち、外部の交流電源から供給される８０乃至２６４Ｖの電圧は、入力フィルタ１００１とブリッジダイオード１００２とＰＦＣ（Power Factor Controller）１００３とを介して４００Ｖの電圧に変換され、当該ＰＦＣ１００３の出力である４００Ｖの電圧は、さらに絶縁形ＤＣ−ＤＣコンバータ１００４により２４Ｖに変換される。そして最終段の２４Ｖ入力バックライトインバータ１００５により２ＫＶ（ＡＣ）前後の電圧に変換され、当該電圧が冷陰極管などのランプ１００６に印加されている。このように絶縁形ＤＣ−ＤＣコンバータ１００４を用いて２４Ｖを生成する場合、効率は９０％程度であり、また２４Ｖ入力バックライトインバータ１００５の効率は９３％程度である。従って、４００Ｖから２４Ｖを経て２ＫＶ（ＡＣ）前後への電圧変換トータルの効率は８３．７％程度となる。

なお、特開２００３−１８９６１６号公報には、力率の向上とともに電力変換効率の向上、小型・軽量化を実現するための技術が開示されており、具体的には、スイッチング周波数制御方式電流共振形コンバータに部分電圧共振回路を組み合わせた回路において、負荷電力が１５０Ｗ以下で入力全波整流方式の場合の力率改善を、絶縁コンバータトランスの一次側に巻装された三次巻線と直列にインダクタを接続して、ブリッジ整流回路を構成する高速リカバリ型ダイオード（又は低速リカバリ型ダイオードによるブリッジ整流回路とは別に設けられた高速リカバリ型ダイオード）に電圧帰還する構成により行うようになっている。しかし、スイッチングにおけるデッドタイムの形成のための回路配置については特に考察されていない。
また、特開平１０−２２９６７３号公報には、共振型スイッチング電源の過電流保護について開示されているが、スイッチングにおけるデッドタイムの形成のための回路配置については特に考慮されていない。
さらに、特開２００３−１３４８１７号公報には、効率、低ノイズの共振型の電源装置が開示されている。具体的には、スイッチング素子ＦＥＴ１，ＦＥＴ２のデッドタイムは出力制御回路３がフォトカプラＰＣ２をオン・オフすることによって長いデッドタイムと短いデッドタイムとを切替えることができ、出力検知回路２によって検知した負荷１への目標出力値が所定の値より高い場合はフォトカプラＰＣ２をオンすることによってスイッチング制御駆動回路４はスイッチング素子ＦＥＴ１，ＦＥＴ２のデッドタイムを短くしてゼロ電圧スイッチングを行い、目標出力値が所定の値より低い場合はフォトカプラＰＣ２をオフすることによってスイッチング制御駆動回路４はスイッチング素子ＦＥＴ１，ＦＥＴ２のデッドタイムを長くし、さらに各々の場合でフォトカプラＰＣ１を介してスイッチング素子ＦＥＴ１，ＦＥＴ２のスイッチング周波数を変更するものである。但し、トランスの一次巻線側にあるスイッチング制御駆動回路４に必要な電源などについては考察されていない。なお、特開昭６１−１３５０９４号公報に開示の回路についても同様の問題がある。

また、特開平７−２８４２７０号公報及び特開平７−２７４５０２号公報には、電流共振型スイッチング電源において、補助電源を設けることなく出力電圧の安定化と電源回路の保護を行うための技術が開示されている。より詳しくは、スイッチングトランジスタＱ１、Ｑ２によって断続されているコンバートトランス（ＣＴ）に対して３次巻線Ｌ３を設け、この出力Ｖ３を出力電圧及び電流を検出している検出回路ブロック（ＣＣＢ）の電源として供給する。３次巻線Ｌ３は、２次巻線Ｌ２より１次巻線に対して結合係数Ｋが大きくなるように配置することによって、２次側の出力ダウンの際にも検出回路より制御電流を出力可能とする。また、スイッチングトランジスタＱ１、Ｑ２のスイッチング周期は直交型のドライブトランスＤＴの巻線ＬＢ１、ＬＢ２、コンデンサＣＢ１、ＣＢ２、抵抗ＲＢ１、ＲＢ２からなる直列共振周波数によってスイッチング周波数が決定される。このような技術では、コンバートトランスに特殊なトランスを用いなければならず、またスイッチングトランジスタＱ１及びＱ２における貫通電流の発生を防止するための回路についての考察もなされていない。
特開２００３−１８９６１６号公報特開平１０−２２９６７３号公報特開２００３−１３４８１７号公報特開昭６１−１３５０９４号公報特開平７−２８４２７０号公報特開平７−２７４５０２号公報

絶縁形ＤＣ−ＤＣコンバータ１００４により２４Ｖを生成するのは直接的にはバックライトのためではなく、２４Ｖを生成することなくバックライト用の２ＫＶ（ＡＣ）前後の電圧を生成するような構成も考えられるが、単純に絶縁形ＤＣ−ＤＣコンバータ１００４を取り外してしまうのには問題がある。すなわち、４００Ｖからバックライト用の電圧を生成するバックライトインバータを新たに構成する場合、その部品のために別途電源回路を設けたり、特殊な部品を用いたりするようでは部品点数の増加及びコストアップにつながり、電圧変換効率向上の効果を減じてしまう。

従って、本発明の目的は、電圧変換効率の向上とコスト低減とを両立させるための新たな電源技術を提供することである。

本発明に係る電源回路は、主トランスと、主トランスの一次巻線側に配置され、入力電源からの電流をスイッチングする、ハイサイド及びローサイドの少なくとも２つのスイッチング素子を備えたスイッチング回路と、主トランスの二次巻線側に配置され、負荷からの信号に基づきフィードバック制御処理を行い、制御信号を出力する制御回路と、制御信号を主トランスの一次巻線側に伝えるためのパルストランスと、主トランスの一次巻線側に配置され、パルストランスを介して伝えられた制御信号を処理して上記２つのスイッチング素子における貫通電流の発生を防止したスイッチング信号を生成する調整回路とを有する。

例えば入力電源を４００Ｖとすると主トランス及びスイッチング回路により例えば２ＫＶ（ＡＣ）を生成することができ、これによって電圧変換効率が向上される。また、主トランスの二次巻線側には制御回路が配置され、パルストランス以降主トランスの一次巻線側に調整回路が配置されているが、スイッチング回路を動作させる上で特別にコストを増加させるような回路要素を用いずに構成できるため、全体としてもコスト増加が抑えられている。

なお、主トランスの一次巻線側に入力電源の電圧を所定の電圧に変換する回路を使用しないようにすればよりコスト増加を抑えることができる。調整回路については、他の電源からの電圧を用いない構成にすることができる。

また、上記調整回路が、スイッチング回路に含まれる上記２つのスイッチング素子が共にオフとなるデッドタイムを有するように上記スイッチング信号を生成するようにしてもよい。これにより貫通電流を防止することができる。

さらに、主トランスの一次巻線側に配置され、パルストランスと調整回路との間に、スイッチング回路に対するピーク電圧制限回路をさらに有するようにしてもよい。本ピーク電圧制限回路は、他の電源からの電圧を用いない構成にすることができる。

また、主トランス及びスイッチング回路とは別に構成され且つ入力電源からの電圧を変換する絶縁形ＤＣ−ＤＣコンバータをさらに備え、主トランス及び絶縁形ＤＣ−ＤＣコンバータを用いて電源系統における絶縁を実現し、上記制御回路に対し、絶縁形ＤＣ−ＤＣコンバータにより生成された所定の電圧が入力されるようにしてもよい。

さらに、１つの上記パルストランスが、極性の異なる２つの出力を有し、パルストランスの各出力に対応して調整回路が設けられるようにしてもよい。これによりパルストランスを調整回路毎に設ける場合に比してコストを削減することができる。また、上記調整回路を、制御信号を利用して電源電圧を確保するような構成としてもよい。

以上のような構成を実現するための回路は複数存在しており、以下に具体例を示すが、本発明はこれに限定されるものではない。

本発明によれば、電圧変換効率の向上とコスト低減とを両立させることができるようになる。

図２に本発明の実施の形態に係る電源系統の機能ブロック図を示す。本実施の形態においても、８０乃至２６４Ｖ（ＡＣ）が外部から入力され、当該電圧が、入力フィルタ１０１、ブリッジダイオード１０２及びＰＦＣ１０３を介して４００Ｖに変換される。この４００Ｖを、本実施の形態において導入される絶縁形４００Ｖ入力バックライトインバータ１０４により、冷陰極管などのランプ１０５のための２ＫＶ（ＡＣ）前後の電圧に変換する。

図３に絶縁形４００Ｖ入力バックライトインバータ１０４の具体例を示す。絶縁形４００Ｖ入力バックライトインバータ１０４は、キャパシタＣ１、Ｃ２、Ｃ４及びＣ６、ＮチャネルＦＥＴ（Field Effect Transistor）Ｓ１、Ｓ２、Ｓ３及びＳ４、抵抗Ｒ１、制御ＩＣ（Integrated Circuit）１０４１、ピーク電圧リミッタ１０４２、１０４３、１０４４及び１０４５、第１Ｄ．Ｔ．（Dead Time：デッドタイム）回路、第２Ｄ．Ｔ．回路、第３Ｄ．Ｔ．回路、及び第４Ｄ．Ｔ．回路と、メイントランスであるトランスＴ１と、二次巻線側が２出力となっているトランスＴ２及びＴ３とを含む。

絶縁形４００Ｖ入力バックライトインバータ１０４の入力端子１０４６及び１０４７間には４００Ｖが入力され、当該４００ＶはキャパシタＣ１の両端に印加される。また、入力端子１０４６は、ＦＥＴＳ１のドレイン及びＦＥＴＳ３のドレインに接続されている。また、ＦＥＴＳ１のソースは、ＦＥＴＳ２のドレインに接続されている。同様に、ＦＥＴＳ３のソースは、ＦＥＴＳ４のドレインに接続されている。ＦＥＴＳ２及びＦＥＴＳ４のソースは接地されている。ＦＥＴＳ１のソース及びＦＥＴＳ２のドレインは、キャパシタＣ６を介してメイントランスであるトランスＴ１の一次巻線の一端に接続される。トランスＴ１の一次巻線の他端は、ＦＥＴＳ３のソース及びＦＥＴＳ４のドレインに接続される。トランスＴ１の二次巻線の一端は、絶縁形４００Ｖ入力バックライトインバータ１０４の出力端子１０４８に接続されており、他端は接地されている。トランスＴ１は、一次巻線と二次巻線とが同極性となるように用いられている。

本実施の形態では絶縁形４００Ｖ入力バックライトインバータ１０４の出力端子１０４８と１０４９の間にはランプ１０５が接続されており、出力端子１０４９は制御ＩＣ１０４１のフィードバック（ＦＢ）端子と、抵抗Ｒ１の一端とに接続されている。抵抗Ｒ１の他端は接地されている。制御ＩＣ１０４１の第１の出力ＰＷＭ１（Pulse Width Modulation）は、キャパシタＣ２を介してパルストランスであるトランスＴ２の一次巻線の一端に接続されている。トランスＴ２の一次巻線の他端は接地されている。また、制御ＩＣ１０４１の第２の出力ＰＷＭ２は、キャパシタＣ４を介してパルストランスであるトランスＴ３の一次巻線の一端に接続されている。トランスＴ３の一次巻線の他端は接地されている。このように、制御ＩＣ１０４１の出力の交流成分がトランスＴ２及びＴ３を介してその二次巻線側（メイントランスＴ１の一次巻線側）に伝えられる。

トランスＴ２の第１の二次巻線は、一次巻線と同極性となるようにピーク電圧リミッタ１０４２に接続されている。また、トランスのＴ２の第２の二次巻線は、一次巻線と逆極性となるようにピーク電圧リミッタ１０４３に接続されている。トランスＴ３の第１の二次巻線は、一次巻線と同極性となるようにピーク電圧リミッタ１０４４に接続されている。また、トランスのＴ３の第２の二次巻線は、一次巻線と逆極性となるようにピーク電圧リミッタ１０４５に接続されている。ピーク電圧リミッタの具体的回路例については後に説明する。

ピーク電圧リミッタ１０４２の第１の出力ＰＷＭ＋と第２の出力ＰＷＭ−とは、第１Ｄ．Ｔ．回路に接続される。また、ピーク電圧リミッタ１０４３の第１の出力ＰＷＭは、第２Ｄ．Ｔ．回路に接続され、第２の出力は接地されている。ピーク電圧リミッタ１０４４の第１の出力ＰＷＭ＋及び第２の出力ＰＷＭ−とは、第３Ｄ．Ｔ．回路に接続される。さらに、ピーク電圧リミッタ１０４５の第１の出力ＰＷＭは、第４Ｄ．Ｔ．回路に接続され、第２の出力は接地されている。第１Ｄ．Ｔ．回路の第１の出力ＯＵＴはＦＥＴＳ１のゲートに接続され、第２の出力ＨＳはＦＥＴＳ１のソース及びＦＥＴＳ２のドレインに接続される。第２Ｄ．Ｔ．回路の出力ＯＵＴはＦＥＴＳ２のゲートに接続されている。第３Ｄ．Ｔ．回路の第１の出力ＯＵＴはＦＥＴＳ３のゲートに接続され、第２の出力ＨＳはＦＥＴＳ３のソース及びＦＥＴＳ４のドレインに接続される。第４Ｄ．Ｔ．回路の出力ＯＵＴはＦＥＴＳ４のゲートに接続されている。

なお、トランスＴ１の二次巻線側に配置された制御ＩＣ１０４１には電力供給が必要であり、そのため絶縁形４００Ｖ入力バックライトインバータ１０４とは別に用意され、ランプ１０５には供給されない電源系統用の絶縁形ＤＣ−ＤＣコンバータ１０６を電源としてＶccを制御ＩＣ１０４１に供給している。ここでは、絶縁形ＤＣ−ＤＣコンバータ１０６も４００ＶをＶccに変換する。

また、トランスＴ１乃至Ｔ３、さらに絶縁形ＤＣ−ＤＣコンバータ１０６を用いているため、一次回路系と二次回路系の絶縁がなされている。

ここで簡単に絶縁形４００Ｖ入力バックライトインバータ１０４の動作を説明しておく。フルブリッジを構成するＦＥＴＳ１乃至Ｓ４のスイッチングによりトランスＴ１の一次巻線側に流れる電流を制御して、トランスＴ１の二次巻線側に２ＫＶ（ＡＣ）前後の電圧を生成し、ランプ１０５に供給する。ランプ１０５に流れる電流を抵抗Ｒ１で検出し、制御ＩＣ１０４１に入力する。なお、制御ＩＣ１０４１内で行われる制御処理については周知のフィードバック制御であり、ここでは説明を省略する。この制御ＩＣ１０４１の制御出力はＰＷＭ１及びＰＷＭ２であるが、これらは互いに１８０°位相のずれた信号である。制御出力ＰＷＭ１及びＰＷＭ２は、キャパシタＣ２及びＣ４により直流成分が除去された形でパルストランスであるトランスＴ２及びＴ３に出力される。トランスＴ２の第１の二次巻線の出力は、フローティングでピーク電圧リミッタ１０４２に入力され、ＦＥＴの耐圧限度内に抑えるような信号処理が施される。トランスＴ２の第２の二次巻線の出力は、ピーク電圧リミッタ１０４３に入力され、ＦＥＴの耐圧限度内に抑えるような信号処理が施される。同様に、トランスＴ３の第１の二次巻線の出力は、フローティングでピーク電圧リミッタ１０４４に入力され、ＦＥＴの耐圧限度内に抑えるような信号処理が施される。トランスＴ３の第２の二次巻線の出力は、ピーク電圧リミッタ１０４５に入力され、ＦＥＴの耐圧限度内に抑えるような信号処理が施される。

第１Ｄ．Ｔ．回路では、デッドタイムを生成するための信号処理が行われ、第１Ｄ．Ｔ．回路の第１及び第２の出力間の電圧は、フローティングでハイサイドのＦＥＴＳ１のソース・ゲート間に印加される。第２Ｄ．Ｔ．回路では、デッドタイムを生成するための信号処理が行われ、第２Ｄ．Ｔ．回路の出力はローサイドのＦＥＴＳ２のゲートに入力される。また、第３Ｄ．Ｔ．回路では、デッドタイムを生成するための信号処理が行われ、第３Ｄ．Ｔ．回路の第１及び第２の出力間の電圧は、フローティングでハイサイドのＦＥＴＳ３のソース・ゲート間に印加される。第４Ｄ．Ｔ．回路では、デッドタイムを生成するための信号処理が行われ、第４Ｄ．Ｔ．回路の出力はローサイドのＦＥＴＳ４のゲートに入力される。

ハイサイドのＦＥＴＳ１とローサイドのＦＥＴＳ２のスイッチングは、例えば図４のように行われる。すなわち、ハイサイドのＦＥＴＳ１がオフの期間については、ローサイドのＦＥＴＳ２がオンとなり、ハイサイドのＦＥＴＳ１がオンの期間については、ローサイドのＦＥＴＳ２がオフとなる。但し、オン／オフ・タイミングのずれなどより両ＦＥＴＳ１及びＳ２が共にオンとなるような状態が生ずると、４００Ｖ入力による貫通電流が流れることになるので、これを防がなければならない。そこで、第１乃至第４Ｄ．Ｔ．回路においてオン／オフの切り替え時に短時間共にオフとなるデッドタイムを生成するようにする。なお、ＦＥＴＳ３とＦＥＴＳ４の組については、図４の波形を１８０°位相をずらした信号が用いられる。

次に、第１及び第３Ｄ．Ｔ．回路の構成を図５を用いて説明する。第１又は第３Ｄ．Ｔ．回路は、ダイオード２０１と、ツェナーダイオード２０２と、抵抗Ｒ１１乃至Ｒ１４と、キャパシタＣ１１及びＣ１２と、ｎｐｎ形のトランジスタＳ１１と、ｐｎｐ形のトランジスタＳ１２及びＳ１３とを含む。ピーク電圧リミッタ１０４２又は１０４４の第１の出力ＰＷＭ＋は、ダイオード２０１のカソード及び抵抗Ｒ１１の一端に接続されている。抵抗Ｒ１１の他端は、キャパシタＣ１２の一端、抵抗Ｒ１２の一端及びトランジスタＳ１３のエミッタに接続されている。キャパシタＣ１２の他端は、ピーク電圧リミッタ１０４２又は１０４４の第２の出力ＰＷＭ−及び第１又は第３Ｄ．Ｔ．回路の第２の出力ＨＳに接続されている。抵抗Ｒ１２の他端は、トランジスタＳ１３のベース及び抵抗Ｒ１３の一端に接続されている。抵抗Ｒ１３の他端は、ツェナーダイオード２０２のカソードに接続されている。ツェナーダイオード２０２のアノードは、ピーク電圧リミッタ１０４２又は１０４４の第２の出力ＰＷＭ−及び第１又は第３Ｄ．Ｔ．回路の第２の出力ＨＳに接続される。ダイオード２０１のアノードは、トランジスタＳ１３のコレクタ、抵抗Ｒ１４の一端及びキャパシタＣ１１の一端に接続されている。抵抗Ｒ１４の他端及びキャパシタＣ１１の他端は、トランジスタＳ１１のベース及びトランジスタＳ１２のベースに接続されている。トランジスタＳ１１のコレクタは、ピーク電圧リミッタ１０４２又は１０４４の第１の出力ＰＷＭ＋に、トランジスタＳ１２のコレクタは、ピーク電圧リミッタ１０４２又は１０４４の第２の出力ＰＷＭ−及び第１又は第３Ｄ．Ｔ．回路の第２の出力ＨＳに接続されている。トランジスタＳ１１のエミッタ及びトランジスタＳ１２のエミッタは、第１又は第３Ｄ．Ｔ．回路の出力ＯＵＴとなっている。

一方、第２及び第４Ｄ．Ｔ．回路の構成を図６を用いて説明する。第２又は第４Ｄ．Ｔ．回路は、ダイオード２１１と、ツェナーダイオード２１２と、抵抗Ｒ２１乃至Ｒ２４と、キャパシタＣ２１及びＣ２２と、ｎｐｎ形のトランジスタＳ２１と、ｐｎｐ形のトランジスタＳ２２及びＳ２３とを含む。ピーク電圧リミッタ１０４３又は１０４５の出力ＰＷＭは、ダイオード２１１のカソード及び抵抗Ｒ２１の一端に接続されている。抵抗Ｒ２１の他端は、キャパシタＣ２２の一端、抵抗Ｒ２２の一端及びトランジスタＳ２３のエミッタに接続されている。キャパシタＣ２２の他端は接地されている。抵抗Ｒ２２の他端は、トランジスタＳ２３のベース、抵抗Ｒ２３の一端に接続されている。抵抗Ｒ２３の他端は、ツェナーダイオード２１２のカソードに接続されている。ツェナーダイオード２１２のアノードは、接地されている。ダイオード２１１のアノードは、トランジスタＳ２３のコレクタ、抵抗Ｒ２４の一端及びキャパシタＣ２１の一端に接続されている。抵抗Ｒ２４の他端及びキャパシタＣ２１の他端は、トランジスタＳ２１のベース及びトランジスタＳ２２のベースに接続されている。トランジスタＳ２１のコレクタは、ピーク電圧リミッタ１０４３又は１０４５の出力ＰＷＭと接続されている。またトランジスタＳ２２のコレクタは、接地されている。トランジスタＳ２１のエミッタ及びトランジスタＳ２２のエミッタは、第２又は第４Ｄ．Ｔ．回路の出力ＯＵＴとなっている。

図５と図６において大きな差は、ピーク電圧リミッタの第２の出力が存在せず、代わりに接地されている点である。第１及び第３Ｄ．Ｔ．回路により図４に示した上段の波形が形成され、第２及び第４Ｄ．Ｔ．回路により図４に示した下段の波形が形成される。

また、図５の回路に代わって図７に示すような回路を用いる場合もある。図７のＤ．Ｔ．回路は、ダイオード３０１及び３０２と、キャパシタＣ３１及びＣ３２と、抵抗Ｒ３１と、ＦＥＴドライバＩＣ３０３とを含む。ピーク電圧リミッタ１０４２又は１０４４の第１の出力ＰＷＭ＋は、ダイオード３０１のアノードと抵抗Ｒ３１の一端とダイオード３０２のカソードとに接続されている。ダイオード３０１のカソードは、キャパシタＣ３１の一端とＦＥＴドライバＩＣ３０３の電源端子とに接続されている。キャパシタＣ３１の他端は、ピーク電圧リミッタ１０４２又は１０４４の第２の出力ＰＷＭ−及び第１又は第３Ｄ．Ｔ．回路の第２の出力ＨＳに接続されている。抵抗Ｒ３１の他端とダイオード３０２のアノードとキャパシタＣ３２の一端とは、ＦＥＴドライバＩＣ３０３の入力端子に接続されている。キャパシタＣ３２の他端は、ピーク電圧リミッタ１０４２又は１０４４の第２の出力ＰＷＭ−及び第１又は第３Ｄ．Ｔ．回路の第２の出力ＨＳに接続されている。ＦＥＴドライバＩＣ３０３のグランド端子は、ピーク電圧リミッタ１０４２又は１０４４の第２の出力ＰＷＭ−及び第１又は第３Ｄ．Ｔ．回路の出力ＨＳに接続されている。ＦＥＴドライバＩＣ３０３の出力は、第１又は第３Ｄ．Ｔ．回路の出力ＯＵＴとなっている。

また、図６の回路に代わって図８に示すような回路を用いる場合もある。図８のＤ．Ｔ．回路は、ダイオード６０１及び６０２と、キャパシタＣ６１及びＣ６２と、抵抗Ｒ６１と、ＦＥＴドライバＩＣ６０３とを含む。ピーク電圧リミッタ１０４３又は１０４５の出力ＰＷＭは、ダイオード６０１のアノードと抵抗Ｒ６１の一端とダイオード６０２のカソードとに接続されている。ダイオード６０１のカソードは、キャパシタＣ６１の一端とＦＥＴドライバＩＣ６０３の電源端子とに接続されている。キャパシタＣ６１の他端は、接地されている。抵抗Ｒ６１の他端とダイオード６０２のアノードとキャパシタＣ６２の一端とは、ＦＥＴドライバＩＣ６０３の入力端子に接続されている。キャパシタＣ６２の他端は、接地されている。ＦＥＴドライバＩＣ６０３のグランド端子は、接地されている。ＦＥＴドライバＩＣ６０３の出力は、第２又は第４Ｄ．Ｔ．回路の出力ＯＵＴとなっている。

次に、図９を用いてピーク電圧リミッタの一例を示す。図９に示したピーク電圧リミッタは、抵抗Ｒ４１と、ツェナーダイオード４０１と、ダイオード４０２とを含む。パルストランスであるトランスＴ２及びＴ３の二次巻線の第１の端子は、抵抗Ｒ４１の一端に接続される。抵抗Ｒ４１の他端は、ツェナーダイオード４０１のカソードとダイオード４０２のカソードとＤ．Ｔ．回路の第１の入力端子に接続される出力端子とに接続されている。また、トランスＴ２及びＴ３の二次巻線の第２の端子は、ツェナーダイオード４０１のアノードとダイオード４０２のアノードとＤ．Ｔ．回路の第２の入力端子（又はグランド）に接続される出力端子とに接続されている。これによりＦＥＴのソース−ゲート間に印加される電圧が所定の電圧に制限される。

また、図１０に示すような回路でもよい。図１０に示したピーク電圧リミッタは、抵抗Ｒ５１と、トランジスタ５０３と、ダイオード５０２と、ツェナーダイオード５０１とを含む。パルストランスであるトランスＴ２及びＴ３の二次巻線の第１の端子は、抵抗Ｒ５１の一端と、ダイオード５０２のカソードと、トランジスタ５０３のコレクタとに接続される。また、抵抗Ｒ５１の他端は、トランジスタ５０３のベースとツェナーダイオード５０１のカソードとに接続されている。ダイオード５０２のアノードと、トランジスタ５０３のエミッタとＤ．Ｔ．回路の第１の入力端子に接続される出力端子とに接続されている。トランスＴ２及びＴ３の二次巻線の第２の端子は、ツェナーダイオード５０１のアノードとＤ．Ｔ．回路の第２の入力端子（又はグランド）に接続される出力端子とに接続されている。

このような回路構成を採用することにより、絶縁形４００Ｖ入力バックライトインバータ１０４により例えば２ＫＶ（ＡＣ）を直接生成することができ、電圧変換効率が向上する。例えば、絶縁形４００Ｖ入力バックライトインバータ１０４の電圧変換効率は９１％程度であり、トータルで９１％程度となり、２４Ｖを介して２ＫＶ（ＡＣ）に変換する場合に比して約７％の効率アップになる。また、絶縁形４００Ｖ入力バックライトインバータ１０４の一次回路系においては４００Ｖ以外の電圧を生成する必要は無く、余分な部品を用いる必要は無くコスト増加を避けることができる。なお、二次回路系においては、制御ＩＣ１０４１には電源が必要となるが、他の電源系で用いられる絶縁形ＤＣ−ＤＣコンバータ１０６を用いているので余分なコストアップはない。

なお、バックライト用のランプ１０５に対して用いることを前提として述べたが、本発明の適用範囲はバックライト用のランプに限定されるものではない。また、図３ではトランスＴ１の出力をランプ１０５に直接供給するような回路例を示したが、必ずしも直接ではなくもう一段又は複数段トランスを介してランプに接続するような場合もある。

Ｄ．Ｔ．回路及びピーク電圧リミッタは、別構成であってもよい。また、ピーク電圧リミッタは別の電源の不要な回路により置き換えられる場合もある。

従来例の電源系を示す図である。本発明の実施の形態における電源系を示す図である。本発明の実施の形態における絶縁形４００Ｖ入力バックライトインバータの回路例を示す図である。デッドタイムを説明するための波形図である。ハイサイドのＤ．Ｔ．回路の回路例を示す図である。ローサイドのＤ．Ｔ．回路の回路例を示す図である。ハイサイドのＤ．Ｔ．回路の回路の他の例を示す図である。ローサイドのＤ．Ｔ．回路の回路の他の例を示す図である。ピーク電圧リミッタの第１の例を示す図である。ピーク電圧リミッタの第２の例を示す図である。

符号の説明

Ｓ１，Ｓ２，Ｓ３，Ｓ４ＦＥＴ
１０４２，１０４３，１０４４，１０４５ピーク電圧リミッタ
１０４１制御ＩＣ
Ｃ１，Ｃ２，Ｃ４，Ｃ６キャパシタ
Ｔ１，Ｔ２，Ｔ３トランス

Claims

主トランスと、
前記主トランスの一次巻線側に配置され、入力電源からの電流をスイッチングする、ハイサイド及びローサイドの少なくとも２つのスイッチング素子を備えたスイッチング回路と、
前記主トランスの二次巻線側に配置され、負荷からの信号に基づきフィードバック制御処理を行い、制御信号を出力する制御回路と、
前記制御信号を前記主トランスの一次巻線側に伝えるためのパルストランスと、
前記主トランスの一次巻線側に配置され、前記パルストランスを介して伝えられた前記制御信号を処理して前記２つのスイッチング素子における貫通電流の発生を防止したスイッチング信号を生成する調整回路と、
を有する電源回路。
前記主トランスの一次巻線側に前記入力電源の電圧を所定の電圧に変換する回路を使用しないことを特徴とする請求項１記載の電源回路。
前記調整回路が、前記スイッチング回路に含まれる前記２つのスイッチング素子が共にオフとなるデッドタイムを有するように前記スイッチング信号を生成する
ことを特徴とする請求項１記載の電源回路。
前記主トランスの一次巻線側に配置され、前記パルストランスと前記調整回路との間に、前記スイッチング回路に対するピーク電圧制限回路をさらに有する請求項１記載の電源回路。
前記主トランス及び前記スイッチング回路とは別に構成され且つ前記入力電源からの電圧を変換する絶縁形ＤＣ−ＤＣコンバータをさらに備え、
前記主トランス及び前記絶縁形ＤＣ−ＤＣコンバータを用いて電源系統における絶縁を実現し、
前記制御回路に対し、前記絶縁形ＤＣ−ＤＣコンバータにより生成された所定の電圧が入力される
ことを特徴とする請求項１記載の電源回路。
１つの前記パルストランスが、極性の異なる２つの出力を有し、
前記パルストランスの各前記出力に対応して前記調整回路が設けられる
ことを特徴とする請求項３記載の電源回路。
前記調整回路は、前記制御信号を利用して電源電圧を確保することを特徴とする請求項１記載の電源回路。