以下、本発明の実施例を図を参照しつつ説明する。
図3は、本発明による駆動方法に基づいてプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の構成を示す図である。
図3において、プラズマディスプレイパネルとしてのPDP10は、2次元表示画面の縦方向(垂直方向)に夫々伸張して配列された列電極D1〜Dm、横方向(水平方向)に夫々伸張して配列された行電極X1〜Xn及び行電極Y1〜Ynが形成されている。尚、互いに隣接する一対の行電極X及びYにて、PDP10の1表示ライン分の表示を行う。これら行電極X1〜Xn及びY1〜Ynと、列電極D1〜Dmとの間には放電ガスが封入された放電空間(図示せぬ)が設けられており、この放電空間を含む行電極と列電極との各交叉部に画素に対応した放電セルが形成される構造となっている。
A/D変換器1は、駆動制御回路2から供給されたクロック信号に応じてアナログの入力映像信号をサンプリングしてこれを各画素毎の例えば8ビットの画素データPDに変換して駆動制御回路2及びメモリ3の各々に供給する。
メモリ3は、駆動制御回路2から供給された書込信号に従って上記画素データPDを順次書き込む。かかる書込動作により1画面(n行、m列)分の画素データPD1,1〜PDn,mの書き込みが終了すると、メモリ3は、以下の如き読み出しを行う。
先ず、後述するサブフィールドSF1のアドレス期間Wにおいて、メモリ3は、上記画素データPD1,1〜PDn,m各々の第1ビットを1表示ライン分(m個)ずつ順次読み出し、これらを画素データビットDB1〜DBmとして駆動制御回路2及びアドレスドライバ4に供給する。次に、後述するサブフィールドSF2のアドレス期間Wにおいて、メモリ3は、上記画素データPD1,1〜PDn,m各々の第2ビットを1表示ライン分ずつ順次読み出し、これらを画素データビットDB1〜DBmとして駆動制御回路2及びアドレスドライバ4に供給する。次に、後述するサブフィールドSF3のアドレス期間Wにおいて、メモリ3は、上記画素データPD1,1〜PDn,m各々の第3ビットを1表示ライン分ずつ順次読み出し、これらを画素データビットDB1〜DBmとして駆動制御回路2及びアドレスドライバ4に供給する。次に、後述するサブフィールドSF4のアドレス期間Wにおいて、メモリ3は、上記画素データPD1,1〜PDn,m各々の第4ビットを1表示ライン分ずつ順次読み出し、これらを画素データビットDB1〜DBmとして駆動制御回路2及びアドレスドライバ4に供給する。以下、同様にしてメモリ3は、サブフィールドSF5〜SF8各々のアドレス期間Wにおいて、各ビット桁毎に分離した画素データビットを1表示ライン分(DB1〜DBm)ずつ駆動制御回路2及びアドレスドライバ4に供給して行くのである。
アドレス電圧設定回路5は、アドレスドライバ4が列電極Dに印加する画素データパルス(後述する)を生成する際に用いるアドレス電源の電圧値を各列電極D1〜Dm毎に指定する為の電圧選択信号GS1〜GSmを、駆動制御回路2から供給された点灯消灯情報信号LSに基づいて生成する。この際、アドレス電圧設定回路5は、各列電極D1〜Dm毎に、
電圧VSH(例えば75ボルト)、
電圧VH(例えば60ボルト)、
電圧VL(例えば0ボルト)、
電圧VSL(例えば−15ボルト)、
の内の1つを示す電圧選択信号GS1〜GSmの各々を、夫々に対応する電源セレクタ61〜6mに供給する。
すなわち、アドレス電圧設定回路5は、先ず、後述するアドレス期間Wにて各走査パルスの印加対象となる表示ライン上の放電セル各々を個別に判別対象とし、判別対象の放電セル及びこの放電セルの上下左右斜め方向に夫々隣接する放電セル各々を設定すべき状態(点灯モード、消灯モード)を、上記点灯消灯情報信号LSに基づいて検出する。この際、図4(a)に示す如く、判別対象の放電セル(太枠に囲まれた放電セル)が点灯モード、この放電セルの周辺に隣接する放電セル各々も全て点灯モードとなる場合、アドレス電圧設定回路5は、アドレス電源電圧として電圧VLを示す電圧選択信号GSを、上記判別対象の放電セルに属する列電極Dに対応した電源セレクタ6に供給する。又、図4(b)に示す如く、判別対象の放電セルが点灯モードであり、隣接する放電セル各々の中に消灯モードとなる放電セルが存在する場合、アドレス電圧設定回路5は、アドレス電源電圧として電圧VSLを示す電圧選択信号GSを、上記判別対象の放電セルに属する列電極Dに対応した電源セレクタ6に供給する。又、図4(c)に示す如く、判別対象の放電セルが消灯モードであり、隣接する放電セル各々も全て消灯モードとなる場合、アドレス電圧設定回路5は、アドレス電源電圧として電圧VHを示す電圧選択信号GSを、上記判別対象の放電セルに属する列電極Dに対応した電源セレクタ6に供給する。又、図4(d)に示す如く、判別対象の放電セルが消灯モードであり、隣接する放電セル各々の中に点灯モードとなる放電セルが存在する場合、アドレス電圧設定回路5は、アドレス電源電圧として電圧VSHを示す電圧選択信号GSを、上記判別対象の放電セルに属する列電極Dに対応した電源セレクタ6に供給する。
電源セレクタ61〜6mの各々は、電圧VSH,VH,VL,VSLの内から、上記電圧選択信号GSにて示される電圧値を選択し、これをアドレス電源電圧としてアドレスドライバ4に供給する。
駆動制御回路2は、上記入力映像信号中の水平及び垂直同期信号に同期して、上記A/D変換器1に対するクロック信号、及びメモリ3に対する書込・読出信号を発生する。
更に、駆動制御回路2は、図5に示されるが如きサブフィールド法に基づく発光駆動フォーマットに従って、アドレスドライバ4、行電極Xドライバ7及び行電極Yドライバ8各々を制御すべき各種タイミング信号を発生する。尚、図5に示される発光駆動フォーマットは、入力映像信号における単位表示期間(1フィールド又は1フレームの表示期間)を、夫々がリセット期間R、アドレス期間W、サスティン期間I、消去期間Eを含む8個のサブフィールドSF1〜SF8に分割して、PDP10に対する階調駆動を実施させるものである。又、駆動制御回路2は、上記画素データPDに基づき、サブフィールドSF1〜SF8各々毎に、そのサブフィールドのアドレス期間Wにおいて各放電セルを点灯モード及び消灯モードのいずれに設定するのかを示す情報を生成し、これを上記点灯消灯情報信号LSとしてアドレス電圧設定回路5に供給する。
アドレスドライバ4、行電極Xドライバ7及び行電極Yドライバ8は、駆動制御回路2から供給された各種タイミング信号に応じて、各サブフィールド内にて図6に示す如き各種駆動パルスを発生してPDP10の列電極D1〜Dm、行電極X1〜Xn及び行電極Y1〜Ynに印加する。尚、図5においては、図4に示す如き8個のサブフィールドSF1〜SF8の内から、先頭部のサブフィールドSF1及びSF2のみを抜粋して示している。
先ず、各サブフィールドのリセット期間Rでは、行電極Xドライバ7及び行電極Yドライバ8各々が、PDP10の行電極X1〜Xn及びY1〜Yn各々に対して図5に示されるが如きリセットパルスRPx及びRPYを同時に印加する。これらリセットパルスRPx及びRPYの印加に応じて、PDP10中の全ての放電セルにおいてリセット放電が生起される。かかるリセット放電の終息後、各放電セル内には一様に所定量の壁電荷が形成され、全ての放電セルが点灯モードに初期化される。
次に、アドレス期間Wでは、アドレスドライバ4は、先ずPDP10の第1表示ラインに対応した画素データビットDB1〜DBm各々毎に、その論理レベルに対応したパルス電圧を有するm個の画素データパルス(DP1)を生成し、これらをPDP10の列電極D1〜Dmに夫々印加する。次に、アドレスドライバ4は、第2表示ラインに対応した画素データビットDB1〜DBm各々毎に、その論理レベルに対応したパルス電圧を有するm個の画素データパルス(DP2)を生成し、これらを列電極D1〜Dmに夫々印加する。次に、アドレスドライバ4は、第3表示ラインに対応した画素データビットDB1〜DBm各々毎に、その論理レベルに対応したパルス電圧を有するm個の画素データパルス(DP3)を生成し、これらをPDP10の列電極D1〜Dmに夫々印加する。以下、同様にして、アドレスドライバ4は、PDP10の第4〜第n表示ライン各々に対応した夫々m個の画素データパルス(DP3〜DPn)を順次、列電極D1〜Dmに印加する。
尚、アドレスドライバ4は、画素データビットDBが放電セルを点灯モードに設定させることを示す論理レベル1である場合には低電圧、消灯モードに設定させることを示す論理レベル0である場合には高電圧のパルス電圧PVを有する画素データパルスを生成して列電極D1〜Dmに印加する。この際、アドレスドライバ4は、上記電源セレクタ61から供給されたアドレス電源電圧(VSH,VH,VL,又はVSL)を上記パルス電圧PVとした画素データパルスを生成し、これを列電極D1に印加する。又、アドレスドライバ4は、上記電源セレクタ62から供給されたアドレス電源電圧を上記パルス電圧PVとした画素データパルスを生成し、これを列電極D2に印加する。又、アドレスドライバ4は、上記電源セレクタ63から供給されたアドレス電源電圧を上記パルス電圧PVとした画素データパルスを生成し、これを列電極D3に印加する。同様にして、アドレスドライバ4は、電源セレクタ(64〜6m)から供給されたアドレス電源電圧を上記パルス電圧PVとした画素データパルスを生成し、これを列電極(D4〜Dm)に夫々印加する。
更に、アドレス期間Wにおいて、行電極Yドライバ8は、画素データパルス群DP各々のタイミングに同期させて、図6に示されるが如き負極性の走査パルスSPを発生してこれを行電極Y1〜Ynへと順次印加して行く。ここで、上記走査パルスSPが印加された行電極Yと、正極性の画素データパルスが印加された列電極Dとの交叉部に形成されている放電セルにのみ放電(選択消去放電)が生じる。かかる選択消去放電の終息後、放電セル内に残存していた壁電荷が消去され、この放電セルは後述するサスティン期間Iにおいてサスティン放電することのない消灯モードの状態に設定される。一方、上記走査パルスSPが印加された行電極Yと、低電圧の画素データパルスが印加された列電極Dとの交叉部に形成されている放電セルには上述した如き選択消去放電は生起されないので、この放電セルは、上記リセット期間Rにて初期化された状態、つまり点灯モードの状態を維持する。
すなわち、アドレス期間Wにおいて、各放電セルは、論理レベル1の画素データビットDBに応じて印加された低電圧の画素データパルスによって、下記のサスティン期間Iでサスティン放電することになる点灯モードに設定される。一方、論理レベル0の画素データビットDBに応じて印加された高電圧の画素データパルスによって、サスティン期間Iでサスティン放電することのない消灯モードに設定される。
サスティン期間Iでは、行電極Xドライバ7及び行電極Yドライバ8が、行電極X1〜Xn及びY1〜Ynに対して図6に示されるように交互に繰り返しサスティンパルスIPX及びIPYを印加する。すると、上記アドレス期間Wにおいて点灯モードに設定された放電セルのみが、サスティンパルスIPX及びIPYが印加される度にサスティン放電し、その放電に伴う発光状態を維持する。尚、サスティンパルスIPX及びIPYを印加する回数は、各サブフィールドの重み付けに対応して設定されている。
そして、消去期間Eでは、行電極Yドライバ8が、図6に示されるような短パルス幅の負極性の消去パルスEPを行電極Y1〜Ynに印加する。かかる消去パルスEPの印加に応じて、その直前のサスティン期間Iにてサスティン放電の生起された放電セルのみに消去放電が生起され、この放電セルに形成されていた壁電荷が消去される。
以下に、図3に示されるプラズマディスプレイ装置による本願発明の動作について図7の一例を参照しつつ説明する。
図7は、PDP10の第1〜第3表示ラインと列電極D1〜D8各々との交叉部の放電セルを抜粋して、各放電セルの状態(点灯モード、消灯モード)と、アドレス期間Wで第2表示ラインが走査対象となった際に列電極D1〜D8各々に印加される画素データパルス各々のパルス電圧PVとの関係を表す図である。
図7において、第2表示ライン上の放電セルG21は消灯モードに設定すべき放電セルであり、この放電セルG21に隣接する5つの放電セルの各々はいずれも点灯モードに設定されるべき放電セルである。よって、この際、アドレス電圧設定回路5は、電圧VSHを示す電圧選択信号GS1を電源セレクタ61に供給する。すると、電源セレクタ61は、かかる電圧VSHをアドレス電源電圧としてアドレスドライバ4に供給する。これにより、第2表示ラインを担う行電極Y2に走査パルスSPが印加されている間、アドレスドライバ4は、パルス電圧PVとして上記電圧VSHを有する画素データパルスを列電極D1に印加する。
又、図7において、第2表示ライン上の放電セルG22は点灯モードに設定すべき放電セルであり、この放電セルG22に隣接する8つの放電セル各々の中には消灯モードに設定すべき放電セルが含まれている。よって、この際、アドレス電圧設定回路5は、電圧VSLを示す電圧選択信号GS2を電源セレクタ62に供給する。すると、電源セレクタ62は、かかる電圧VSLをアドレス電源電圧としてアドレスドライバ4に供給する。これにより、第2表示ラインを担う行電極Y2に走査パルスSPが印加されている間、アドレスドライバ4は、パルス電圧PVとして上記電圧VSLを有する画素データパルスを列電極D2に印加する。
又、図7において、第2表示ライン上の放電セルG23は消灯モードに設定すべき放電セルであり、この放電セルG23に隣接する8つの放電セル各々の中には点灯モードに設定すべき放電セルが含まれている。よって、この際、アドレス電圧設定回路5は、電圧VSHを示す電圧選択信号GS3を電源セレクタ63に供給する。すると、電源セレクタ63は、かかる電圧VSHをアドレス電源電圧としてアドレスドライバ4に供給する。これにより、第2表示ラインを担う行電極Y2に走査パルスSPが印加されている間、アドレスドライバ4は、パルス電圧PVとして上記電圧VSHを有する画素データパルスを列電極D3に印加する。
又、図7において、第2表示ライン上の放電セルG24は消灯モードに設定すべき放電セルであり、この放電セルG24に隣接する8つの放電セルも全て消灯モードに設定すべき放電セルである。よって、この際、アドレス電圧設定回路5は、電圧VHを示す電圧選択信号GS4を電源セレクタ64に供給する。すると、電源セレクタ64は、かかる電圧VHをアドレス電源電圧としてアドレスドライバ4に供給する。これにより、第2表示ラインを担う行電極Y2に走査パルスSPが印加されている間、アドレスドライバ4は、パルス電圧PVとして上記電圧VHを有する画素データパルスを列電極D4に印加する。
又、図7において、第2表示ライン上の放電セルG25は消灯モードに設定すべき放電セルであり、この放電セルG25に隣接する8つの放電セル各々の中には点灯モードに設定すべき放電セルが含まれている。よって、この際、アドレス電圧設定回路5は、電圧VSHを示す電圧選択信号GS5を電源セレクタ65に供給する。すると、電源セレクタ65は、かかる電圧VSHをアドレス電源電圧としてアドレスドライバ4に供給する。これにより、第2表示ラインを担う行電極Y2に走査パルスSPが印加されている間、アドレスドライバ4は、パルス電圧PVとして上記電圧VSHを有する画素データパルスを列電極D5に印加する。
又、図7において、第2表示ライン上の放電セルG26は点灯モードに設定すべき放電セルであり、この放電セルG26に隣接する8つの放電セル各々の中には消灯モードに設定すべき放電セルが含まれている。よって、この際、アドレス電圧設定回路5は、電圧VSLを示す電圧選択信号GS6を電源セレクタ66に供給する。すると、電源セレクタ66は、かかる電圧VSLをアドレス電源電圧としてアドレスドライバ4に供給する。これにより、第2表示ラインを担う行電極Y2に走査パルスSPが印加されている間、アドレスドライバ4は、パルス電圧PVとして上記電圧VSLを有する画素データパルスを列電極D6に印加する。
又、図7において、第2表示ライン上の放電セルG27は点灯モードに設定すべき放電セルであり、この放電セルG27に隣接する8つの放電セルも全て点灯モードに設定すべき放電セルである。よって、この際、アドレス電圧設定回路5は、電圧VLを示す電圧選択信号GS7を電源セレクタ67に供給する。すると、電源セレクタ67は、かかる電圧VLをアドレス電源電圧としてアドレスドライバ4に供給する。これにより、第2表示ラインを担う行電極Y2に走査パルスSPが印加されている間、アドレスドライバ4は、パルス電圧PVとして上記電圧VLを有する画素データパルスを列電極D7に印加する。
このように、図3に示すプラズマディスプレイ装置においては、放電セルを点灯モードに設定するにあたり、その放電セルに隣接する放電セルが全て点灯モードに設定される場合(例えば放電セルG27)には、低電圧のパルス電圧PVとして電圧VL(0ボルト)を有する画素データパルスをその放電セルに印加する。しかしながら、その放電セルに隣接する放電セル各々の中に消灯モードの放電セルが含まれる場合(例えば放電セルG26)には、低電圧のパルス電圧PVとして上記電圧VLよりも低い電圧VSL(−15ボルト)を有する画素データパルスをその放電セルに印加するようにしている。よって、消灯モードに設定する為の電圧が隣接放電セルに印加されたが故にこの電圧印加に伴う電界の影響を受ける状態にあっても、この際、点灯モードに設定すべき放電セルには低電圧のパルス電圧PVとして上記電圧VL(0ボルト)よりも低い電圧VSL(−15ボルト)が印加される。すなわち、隣接する放電セルからの電界の漏れ分を打ち消すように、本来パルス電圧PVとして印加すべき電圧VLよりも低い電圧SLを印加するのである。これにより、上記電界漏れに伴う誤った放電を防止することができる。
又、図3に示すプラズマディスプレイ装置においては、放電セルを消灯モードに設定するにあたり、その放電セルに隣接する放電セルが全て消灯モードに設定される場合(例えば放電セルG24)には、高電圧のパルス電圧PVとして電圧VH(60ボルト)を有する画素データパルスをその放電セルに印加する。しかしながら、その放電セルに隣接する放電セル各々の中に点灯モードの放電セルが含まれる場合(例えば放電セルG23)には、高電圧のパルス電圧PVとして上記電圧VHよりも高い電圧VSH(75ボルト)を有する画素データパルスをその放電セルに印加するようにしている。よって、点灯モードに設定する為の電圧が隣接放電セルに印加されたが故にこの電圧印加に伴う電界の影響を受けるような状態にあっても、この際、消灯モードに設定すべき放電セルには高電圧のパルス電圧PVとして上記電圧VHよりも高い電圧VSH(75ボルト)が印加される。すなわち、隣接する放電セルからの電界の漏れ分を打ち消すように、本来パルス電圧PVとして印加すべき電圧Hよりも高い電圧VSHを印加するのである。これにより、隣接放電セルからの電界漏れが生じていても、確実に放電を生起させることが可能となる。
尚、上記実施例においては、隣接する放電セルとして、図4(a)〜図4(d)に示す如く、上下左右横斜め方向に夫々隣接する8つの放電セルを対象としているが、例えば、従来の様に1表示ライン毎に走査を行う駆動によれば、同時に画素データパルスが印加されるのは同一表示ライン上の放電セルのみである。よって、電界の相互干渉の影響を大きく受けるのは左右方向に隣接する放電セルとなるので、この際、同一表示ライン上において左右方向に隣接する2つの放電セルのみを対象とするようにしても良い。
又、上記実施例においては、パルス電圧PVを「VSL<VL<VH<VSH」なる大小関係で設定したが、IC素子の低コスト化等を考慮し、「VSL=VL<VH<VSH」、又は「VSL<VL<VH=VSH」のどちらか一方の関係でパルス電圧を設定してもよい。すなわち、高電圧側のパルス電圧PVのみに「VH<VSH」の関係で電圧を設定するか、又は低電圧側のパルス電圧PVのみに「VSL<VL」の関係で電圧を設定する。この方法によっても、従来に比べて、隣接放電セルからの電界漏れの影響が受けにくくなる。
又、上記実施例においては、画素データパルスの高電圧側のパルス電圧PVとして、本来用いるべき電圧VH(60ボルト)の他にこの電圧VHよりも高い電圧VSH(75ボルト)を用意する必要がある。更に、低電圧側のパルス電圧PVとして、本来用いるべき電圧VL(0ボルト)の他にこの電圧VLよりも低い電圧VSL(−15ボルト)を用意しなければならない。
ところが、アドレスドライバ4を構築するIC素子において扱える電源電圧の範囲が0〜60ボルトまでに制限されている場合には、このアドレスドライバ4をIC化することが出来ない。
図8は、アドレスドライバ4において用いる電源の電圧範囲が0〜60ボルトであっても、隣接放電セルからの電界の影響を低減させて、確実な放電及び誤放電の防止を実現出来るプラズマディスプレイ装置の他の構成を示す図である。
図8において、プラズマディスプレイパネルとしてのPDP10は、2次元表示画面の縦方向(垂直方向)に夫々伸張して配列された列電極D1〜Dm、横方向(水平方向)に夫々伸張して配列された行電極X1〜Xn及び行電極Y1〜Ynが形成されている。尚、互いに隣接する一対の行電極X及びYにて、PDP10の1表示ライン分の表示を行う。これら行電極X1〜Xn及びY1〜Ynと、列電極D1〜Dmとの間には放電ガスが封入された放電空間(図示せぬ)が設けられており、この放電空間を含む行電極と列電極との各交叉部に画素に対応した放電セルが形成される構造となっている。
A/D変換器1は、駆動制御回路2から供給されたクロック信号に応じてアナログの入力映像信号をサンプリングしてこれを各画素毎の例えば8ビットの画素データPDに変換して駆動制御回路2及びメモリ3の各々に供給する。
メモリ3は、駆動制御回路2から供給された書込信号に従って上記画素データPDを順次書き込む。かかる書込動作により1画面(n行、m列)分の画素データPD1,1〜PDn,mの書き込みが終了すると、メモリ3は、以下の如き読み出しを行う。
先ず、後述するサブフィールドSF1のアドレス期間Wにおいて、メモリ3は、上記画素データPD1,1〜PDn,m各々の第1ビットを1表示ライン分(m個)ずつ順次読み出し、これらを画素データビットDB1〜DBmとして駆動制御回路2及びアドレスドライバ4に供給する。次に、後述するサブフィールドSF2のアドレス期間Wにおいて、メモリ3は、上記画素データPD1,1〜PDn,m各々の第2ビットを1表示ライン分ずつ順次読み出し、これらを画素データビットDB1〜DBmとして駆動制御回路2及びアドレスドライバ4に供給する。次に、後述するサブフィールドSF3のアドレス期間Wにおいて、メモリ3は、上記画素データPD1,1〜PDn,m各々の第3ビットを1表示ライン分ずつ順次読み出し、これらを画素データビットDB1〜DBmとして駆動制御回路2及びアドレスドライバ4に供給する。次に、後述するサブフィールドSF4のアドレス期間Wにおいて、メモリ3は、上記画素データPD1,1〜PDn,m各々の第4ビットを1表示ライン分ずつ順次読み出し、これらを画素データビットDB1〜DBmとして駆動制御回路2及びアドレスドライバ4に供給する。以下、同様にしてメモリ3は、サブフィールドSF5〜SF8各々のアドレス期間Wにおいて、各ビット桁毎に分離した画素データビットを1表示ライン分(DB1〜DBm)ずつ駆動制御回路2及びアドレスドライバ4に供給して行くのである。
アドレス電圧設定回路50は、アドレスドライバ4が列電極Dに印加する画素データパルスを生成する際に用いるアドレス電源の電圧値を各列電極D1〜Dm毎に指定する為の電圧選択信号GS1〜GSmを、駆動制御回路2から供給された点灯消灯情報信号LSに基づいて生成する。この際、アドレス電圧設定回路50は、各列電極D1〜Dm毎に、
電圧VH(例えば60ボルト)、
電圧VMH(例えば51ボルト)、
電圧VML(例えば9ボルト)、
電圧VL(例えば0ボルト)、
の内の1つを示す電圧選択信号GS1〜GSmの各々を、夫々に対応する電源セレクタ601〜60mに供給する。
すなわち、アドレス電圧設定回路50は、先ず、アドレス期間Wにて各走査パルスの印加対象となる表示ライン上の放電セル各々を個別に判別対象とし、判別対象の放電セル及びこの放電セルに隣接する放電セルを設定すべき状態(点灯モード、消灯モード)を、上記点灯消灯情報信号LSに基づいて検出する。この際、図9(a)に示す如く、判別対象の放電セル(太枠にて囲まれた放電セル)が点灯モード、この放電セルの左又は右に隣接する放電セルが消灯モードとなる場合、アドレス電圧設定回路50は、アドレス電源電圧として電圧VLを示す電圧選択信号GSを、上記判別対象の放電セルに属する列電極Dに対応した電源セレクタ60に供給する。又、図9(b)に示す如く、判別対象の放電セルが消灯モード、この放電セルの左又は右に隣接する放電セルが点灯モードとなる場合、アドレス電圧設定回路50は、アドレス電源電圧として電圧VHを示す電圧選択信号GSを、上記判別対象の放電セルに属する列電極Dに対応した電源セレクタ60に供給する。又、図9(c)に示す如く、判別対象の放電セルが消灯モードであり、左及び右に隣接する放電セル各々も全て消灯モードとなる場合、アドレス電圧設定回路50は、アドレス電源電圧として電圧VMHを示す電圧選択信号GSを、上記判別対象の放電セルに属する列電極Dに対応した電源セレクタ60に供給する。又、図9(d)に示す如く、判別対象の放電セルが点灯モードであり、左及び右に隣接する放電セル各々も全て点灯モードとなる場合、アドレス電圧設定回路50は、アドレス電源電圧として電圧VMLを示す電圧選択信号GSを、上記判別対象の放電セルに属する列電極Dに対応した電源セレクタ60に供給する。
電源セレクタ601〜60mの各々は、電圧VH,VL,VMH,VMLの内から、上記電圧選択信号GSにて示される電圧値を選択し、これをアドレス電源電圧としてアドレスドライバ4に供給する。
駆動制御回路2は、上記入力映像信号中の水平及び垂直同期信号に同期して、上記A/D変換器1に対するクロック信号、及びメモリ3に対する書込・読出信号を発生する。
更に、駆動制御回路2は、図5に示されるが如きサブフィールド法に基づく発光駆動フォーマットに従って、アドレスドライバ4、行電極Xドライバ7及び行電極Yドライバ8各々を制御すべき各種タイミング信号を発生する。尚、図5に示される発光駆動フォーマットは、入力映像信号における単位表示期間(1フィールド又は1フレーム)を、夫々がリセット期間R、アドレス期間W、サスティン期間I、消去期間Eを含む8個のサブフィールドSF1〜SF8に分割して、PDP10に対する階調駆動を実施させるものである。又、駆動制御回路2は、上記画素データPDに基づき、サブフィールドSF1〜SF8各々毎に、そのサブフィールドのアドレス期間Wにおいて各放電セルを点灯モード及び消灯モードのいずれに設定するのかを示す情報を生成し、これを上記点灯消灯情報信号LSとしてアドレス電圧設定回路50に供給する。
アドレスドライバ4、行電極Xドライバ7及び行電極Yドライバ8は、駆動制御回路2から供給された各種タイミング信号に応じて、各サブフィールド内にて図6に示す如き各種駆動パルスを発生してPDP10の列電極D1〜Dm、行電極X1〜Xn及び行電極Y1〜Ynに印加する。尚、図6においては、図5に示す如き8個のサブフィールドSF1〜SF8の内から、先頭部のサブフィールドSF1及びSF2のみを抜粋して示している。
先ず、各サブフィールドのリセット期間Rでは、行電極Xドライバ7及び行電極Yドライバ8各々が、PDP10の行電極X1〜Xn及びY1〜Yn各々に対して図6に示されるが如きリセットパルスRPx及びRPYを同時に印加する。これらリセットパルスRPx及びRPYの印加に応じて、PDP10中の全ての放電セルにおいてリセット放電が生起される。かかるリセット放電の終息後、各放電セル内には一様に所定量の壁電荷が形成され、全ての放電セルが点灯モードに初期化される。
次に、アドレス期間Wでは、アドレスドライバ4は、先ずPDP10の第1表示ラインに対応した画素データビットDB1〜DBm各々毎に、その論理レベルに対応したパルス電圧を有するm個の画素データパルス(DP1)を生成し、これらをPDP10の列電極D1〜Dmに夫々印加する。次に、アドレスドライバ4は、第2表示ラインに対応した画素データビットDB1〜DBm各々毎に、その論理レベルに対応したパルス電圧を有するm個の画素データパルス(DP2)を生成し、これらを列電極D1〜Dmに夫々印加する。次に、アドレスドライバ4は、第3表示ラインに対応した画素データビットDB1〜DBm各々毎に、その論理レベルに対応したパルス電圧を有するm個の画素データパルス(DP3)を生成し、これらをPDP10の列電極D1〜Dmに夫々印加する。以下、同様にして、アドレスドライバ4は、PDP10の第4〜第n表示ライン各々に対応した夫々m個の画素データパルス(DP3〜DPn)を順次、列電極D1〜Dmに印加する。
尚、アドレスドライバ4は、画素データビットDBが放電セルを点灯モードに設定させることを示す論理レベル1である場合には低電圧、消灯モードに設定させることを示す論理レベル0である場合には高電圧のパルス電圧PVを有する画素データパルスを生成して列電極D1〜Dmに印加する。この際、アドレスドライバ4は、上記電源セレクタ601から供給されたアドレス電源電圧(VH,VL,VMH,VML)を上記パルス電圧PVとした画素データパルスを生成し、これを列電極D1に印加する。又、アドレスドライバ4は、上記電源セレクタ602から供給されたアドレス電源電圧を上記パルス電圧PVとした画素データパルスを生成し、これを列電極D2に印加する。又、アドレスドライバ4は、上記電源セレクタ603から供給されたアドレス電源電圧を上記パルス電圧PVとした画素データパルスを生成し、これを列電極D3に印加する。同様にして、アドレスドライバ4は、電源セレクタ(604〜60m)から供給されたアドレス電源電圧を上記パルス電圧PVとした画素データパルスを生成し、これを列電極(D4〜Dm)に夫々印加する。
更に、アドレス期間Wにおいて、行電極Yドライバ8は、画素データパルス群DP各々のタイミングに同期させて、図6に示されるが如き負極性の走査パルスSPを発生してこれを行電極Y1〜Ynへと順次印加して行く。ここで、上記走査パルスSPが印加された行電極Yと、正極性の画素データパルスが印加された列電極Dとの交叉部に形成されている放電セルにのみ放電(選択消去放電)が生じる。かかる選択消去放電の終息後、放電セル内に残存していた壁電荷が消去され、この放電セルは後述するサスティン期間Iにおいてサスティン放電することのない消灯モードの状態に設定される。一方、上記走査パルスSPが印加された行電極Yと、低電圧の画素データパルスが印加された列電極Dとの交叉部に形成されている放電セルには上述した如き選択消去放電は生起されないので、この放電セルは、上記リセット期間Rにて初期化された状態、つまり点灯モードの状態を維持する。
すなわち、アドレス期間Wにおいて、各放電セルは、論理レベル1の画素データビットDBに応じて印加された低電圧の画素データパルスにより、下記のサスティン期間Iでサスティン放電することになる点灯モードに設定される。一方、論理レベル0の画素データビットDBに応じて印加された高電圧の画素データパルスにより、サスティン期間Iにおいてサスティン放電することのない消灯モードに設定される。
サスティン期間Iでは、行電極Xドライバ7及び行電極Yドライバ8が、行電極X1〜Xn及びY1〜Ynに対して図6に示されるように交互に繰り返しサスティンパルスIPX及びIPYを印加する。すると、上記アドレス期間Wにおいて点灯モードに設定された放電セルのみが、サスティンパルスIPX及びIPYが印加される度にサスティン放電し、その放電に伴う発光状態を維持する。尚、サスティンパルスIPX及びIPYを印加する回数は、各サブフィールドの重み付けに対応して設定されている。
そして、消去期間Eでは、行電極Yドライバ8が、図6に示されるような短パルス幅の負極性の消去パルスEPを行電極Y1〜Ynに印加する。かかる消去パルスEPの印加に応じて、その直前のサスティン期間Iにてサスティン放電の生起された放電セルのみに消去放電が生起され、この放電セルに形成されていた壁電荷が消去される。
以下に、図8に示されるプラズマディスプレイ装置による本願発明の動作について、図10の一例を参照しつつ説明する。
図10は、アドレス期間Wにおいて走査の対象となった1表示ライン上の列電極D1〜D18各々に属する放電セルを抜粋して、各放電セルの状態(点灯モード、消灯モード)と、アドレス期間Wにて列電極D1〜D18各々に印加される画素データパルス各々のパルス電圧PVとの関係を表す図である。
図10において、先ず、隣接する放電セルG1〜G6なる放電セル群内では、放電セルG1,G3,G5各々が点灯モードであり、これら放電セルG1,G3,G5夫々の右又は左に隣接する放電セルG2,G4,G6各々が消灯モードである。つまり、放電セルG1,G3,G5の各々は図9(a)、放電セルG2,G4,G6各々は図9(b)に示す如き状態にある。よって、この際、アドレス電圧設定回路50は、電圧VL(0ボルト)を示す電圧選択信号GS1,GS3,GS5を、夫々対応する電源セレクタ601,603,605に供給すると共に、電圧VH(60ボルト)を示す電圧選択信号GS2,GS4,GS6を、夫々対応する電源セレクタ602,604,606に供給する。これにより、電源セレクタ601,603,605各々は電圧VLをアドレス電源電圧としてアドレスドライバ4に供給し、電源セレクタ602,604,606各々は電圧VHをアドレス電源電圧としてアドレスドライバ4に供給する。従って、この間、アドレスドライバ4は、パルス電圧PVとして上記電圧VL(0ボルト)を有する画素データパルスを列電極D1,D3,D5の各々に供給すると共に、電圧VH(60ボルト)を有する画素データパルスを列電極D2,D4,D6の各々に供給する。
又、図10において、隣接する放電セルG7〜G9なる放電セル群内では、放電セルG7〜G9各々が消灯モードであり、夫々の右又は左に隣接する放電セルも消灯モードである。つまり、放電セルG7〜G9の各々は図9(c)に示す如き状態にある。よって、この際、アドレス電圧設定回路50は、電圧VMH(51ボルト)を示す電圧選択信号GS7〜GS9を、夫々対応する電源セレクタ607〜609に供給する。これにより、電源セレクタ607〜609各々は電圧VMHをアドレス電源電圧としてアドレスドライバ4に供給する。従って、この間、アドレスドライバ4は、パルス電圧PVとして上記電圧VMH(51ボルト)を有する画素データパルスを列電極D7〜D9各々に供給する。
又、図10において、放電セルG10は消灯モードであり、この放電セルG10に隣接する放電セルG11は点灯モードである。つまり、放電セルG10は図9(b)、放電セルG11は図9(a)に示す如き状態にある。よって、この際、アドレス電圧設定回路50は、電圧VH(60ボルト)を示す電圧選択信号GS10を電源セレクタ6010に供給すると共に電圧VL(0ボルト)を示す電圧選択信号GS11を電源セレクタ6011に供給する。これにより、電源セレクタ6010は電圧VHをアドレス電源電圧としてアドレスドライバ4に供給し、電源セレクタ6011は電圧VLをアドレス電源電圧としてアドレスドライバ4に供給する。従って、この間、アドレスドライバ4は、パルス電圧PVとして電圧VH(60ボルト)を有する画素データパルスを列電極D10に供給すると共に、上記電圧VL(0ボルト)を有する画素データパルスを列電極D11に供給する。
又、図10において、隣接する放電セルG12〜G15なる放電セル群内では、これら放電セルG12〜G15各々は点灯モードであり、夫々の右又は左に隣接する放電セルも点灯モードである。つまり、放電セルG12〜G15の各々は図9(d)に示す如き状態にある。よって、この際、アドレス電圧設定回路50は、電圧VML(9ボルト)を示す電圧選択信号GS12〜GS15を、夫々対応する電源セレクタ6012〜6015に供給する。これにより、電源セレクタ6012〜6015各々は電圧VMLをアドレス電源電圧としてアドレスドライバ4に供給する。従って、この間、アドレスドライバ4は、パルス電圧PVとして上記電圧VML(9ボルト)を有する画素データパルスを列電極D12〜D15各々に供給する。
又、図10において、上記放電セルG15の右側に隣接する放電セルG16は点灯モードであり、かかる放電セルG16の右側に隣接する放電セルG17は消灯モードである。つまり、放電セルG16は図9(a)、放電セルG17は図9(b)に示す如き状態にある。よって、この際、アドレス電圧設定回路50は、電圧VL(0ボルト)を示す電圧選択信号GS16を電源セレクタ6016に供給すると共に、電圧VH(60ボルト)を示す電圧選択信号GS17を電源セレクタ6017に供給する。これにより、電源セレクタ6016は電圧VLをアドレス電源電圧としてアドレスドライバ4に供給し、電源セレクタ6017は電圧VHをアドレス電源電圧としてアドレスドライバ4に供給する。従って、この間、アドレスドライバ4は、パルス電圧PVとして上記電圧VL(0ボルト)を有する画素データパルスを列電極D16に供給すると共に、電圧VH(60ボルト)を有する画素データパルスを列電極D17に供給する。
このように、図8に示すプラズマディスプレイ装置においては、隣接する放電セル同士を互いに異なる状態(点灯モード、消灯モード)に設定する場合には、以下の如き画素データパルスを印加する。つまり、消灯モードに設定する放電セルに対しては高電圧のパルス電圧PVとして電圧VH(60ボルト)を有する画素データパルスを印加し、点灯モードに設定する放電セルに対しては低電圧のパルス電圧PVとして電圧VL(0ボルト)を有する画素データパルスを印加する。
ところが、夫々隣接している少なくとも3つの放電セル各々を同一状態に設定する場合には、両端の放電セルに挟まれている少なくとも1の放電セルに対しては以下の如き画素データパルスを印加する。つまり、この放電セルを消灯モードに設定する場合には、高電圧のパルス電圧PVとして、電圧VHよりも低い電圧MH(51ボルト)を有する画素データパルスを印加する。又、この放電セルを点灯モードに設定する場合には、低電圧のパルス電圧PVとして、電圧VL(0ボルト)よりも高い電圧VML(9ボルト)を有する画素データパルスを印加するのである。
すなわち、夫々隣接する複数の放電セルを互いに同一状態に設定する場合には、これら複数の放電セル各々には同一電圧値(高電圧、又は低電圧)の画素データパルスが印加されることになるので、この放電セル群に隣接する放電セルに漏れ込む電界が増大する。
そこで、かかる電界の増大を抑制させるべく、隣接する複数の放電セル各々を消灯モードに設定させる高電圧の画素データパルスを印加する場合には、この高電圧として、本来の電圧VH(60ボルト)よりも僅かに低い電圧VMH(51ボルト)を採用する。更に、隣接する複数の放電セル各々を点灯モードに設定させるべき低電圧の画素データパルスを印加する場合には、この低電圧として、本来の電圧VL(0ボルト)よりも僅かに高い電圧VML(9ボルト)を採用するようにしたのである。これにより、互いに同一のモード(点灯モード、又は消灯モード)となる複数の放電セルからなる放電セル群から、その放電セル群に隣接する放電セルへの電界漏れが小となるので、この隣接放電セルにおいて確実な放電及び誤放電の防止が為されるようになる。
尚、図8に示されるプラズマディスプレイ装置では図9(a)〜図9(d)に示す如き点灯及び消灯パターンに基づき、各放電セルに印加する画素データパルスのパルス電圧PVを設定しているが、図9(a)〜図9(d)に代わり図11(a)〜図11(d)に示されるが如き点灯及び消灯パターンを用いても良い。
要するに、図11(a)に示す如く、判別対象の放電セル(太枠にて囲まれた放電セル)を点灯モード、この放電セルの左右に隣接する放電セルを共に消灯モードに設定する場合には、低電圧のパルス電圧PVとして電圧VL(0ボルト)を有する画素データパルスを上記判別対象の放電セルに属する列電極Dに印加する。
又、図11(b)に示す如く、判別対象の放電セルを消灯モード、この放電セルの左右に隣接する放電セルを共に点灯モードに設定する場合には、高電圧のパルス電圧PVとして電圧VH(60ボルト)を有する画素データパルスを上記判別対象の放電セルに属する列電極Dに印加する。又、図11(c)に示す如く、判別対象の放電セル及びこの放電セルの左(又は右)に隣接する放電セルを共に消灯モードに設定する場合には、高電圧のパルス電圧PVとして電圧VMH(51ボルト)を有する画素データパルスを上記判別対象の放電セルに属する列電極Dに印加する。又、図11(d)に示す如く、判別対象の放電セル及びこの放電セルの左(又は右)に隣接する放電セルを共に点灯モードに設定する場合には、低電圧のパルス電圧PVとして電圧VML(9ボルト)を有する画素データパルスを上記判別対象の放電セルに属する列電極Dに印加する。
又、上記実施例においては、パルス電圧PVを「VL<ML<VMH<VH」なる大小関係で設定したが、IC素子の低コスト化等を考慮し、「VL=VML<VMH<VH」、又は「VL<VML<VMH=VH」のどちらか一方の関係でパルス電圧を設定してもよい。すなわち、高電圧側のパルス電圧PVのみに「VMH<VH」の関係で電圧を設定するか、又は低電圧側のパルス電圧PVのみに「VL<VML」の関係で電圧を設定する。この方法によっても、従来に比べて、隣接放電セルからの電界漏れの影響が受けにくくなる。
尚、上記実施例においては、予め全ての放電セル内に壁電荷を形成させておいてから、入力映像信号に応じて選択的に各放電セル内の壁電荷を消去させることにより画素データの書込を為す、いわゆる選択消去アドレス法を採用した場合について述べた。しかしながら、画素データの書込方法としては、画素データに応じて選択的に壁電荷を形成するようにした、いわゆる選択書込アドレス法を採用した場合についても同様に適用可能である。