JP2006115050A - 差動出力回路 - Google Patents

Abstract

【課題】簡単な回路構成で、チャージインジェクションによるノイズの影響を低減できる差動出力回路を提供すること。
【解決手段】第１，第２の電位ＶDD，ＶSSの間に、第１〜第４のトランジスタＴ1〜Ｔ4が接続され、トランジスタＴ1，Ｔ3の第１の共通ゲートとトランジスタＴ2，Ｔ4の第２の共通ゲートに対して、差動のクロック信号が入力され、トランジスタＴ1，Ｔ3の第１の共通ドレインとトランジスタＴ2，Ｔ4の第２の共通ドレインとから、差動のクロック信号が出力可能とされ、第１〜第４のダミートランジスタＣ1〜Ｃ4は、第１〜第４のトランジスタＴ1〜Ｔ4の夫々に対応して設けられ、ゲートには対応する各トランジスタに供給される前記クロック信号とは逆相のクロック信号が入力され、対応する各トランジスタがオンからオフになる時にオフからオンしてチャージインジェクションをキャンセルするものである。
【選択図】 図１

Description

本発明は、スイッチング回路がオンからオフしたときに生ずるチャージインジェクションによるスイッチングノイズを低減する差動出力回路に関する。

従来のアナログスイッチには、チャージインジェクションを補償するために、アナログスイッチのオン・オフに伴ってスイッチングするスイッチ素子と、このスイッチ素子のスイッチングに伴って充・放電を行う微分回路とを備え、この微分回路の時定数を、前記アナログスイッチがオフになったとき発生するチャージインジェクションの変化する時定数に一致させるようにしたインジェクション補償回路を沿えたものがある（例えば、特許文献１参照）。

また、絶縁ゲート型のトランジスタ（Ｑｐ１，Ｑｎ１）で構成されるアナログスイッチと並列にボルテージフォロワ（ＶＦＡ）を接続したことによりアナログスイッチ回路を構成し、トランジスタ（Ｑｐ１，Ｑｎ１）のオン動作時には先ずボルテージフォロワを先に活性化させてからトランジスタ（Ｑｐ１，Ｑｎ１）を導通状態にさせ、スイッチを導通する前に出力側の寄生容量に蓄積された電荷が、スイッチを切り換えた後に入ってくる次のアナログ入力電圧のレベルに影響を与えることがないようにするものもある（例えば、特許文献２参照）。
特開平４−１７６２１４号公報 特開２００２−１１１４６１号公報

しかしながら、特許文献１では、その第１図に示されるように補償回路が複雑であり、回路規模が大きくなる。また、特許文献２についても、アナログスイッチ１つにつき、ボルテージフォロワ（ＶＦＡ）が必要になり、回路規模が大きくなる。

そこで、本発明は、上記の問題に鑑み、簡単な回路構成で、チャージインジェクションによるスイッチングノイズの影響を低減することができる差動出力回路を提供することを目的とするものである。

本発明による差動出力回路は、第１の電位に接続された第１，第２のトランジスタと、前記第１の電位より低い第２の電位に接続された第３，第４のトランジスタと、前記第１のトランジスタと前記第３のトランジスタの第１の共通ゲートと前記第２のトランジスタと前記第４のトランジスタの第２の共通ゲートに対して、差動のクロック信号が入力される一対の入力ラインと、前記第１のトランジスタと前記第３のトランジスタの第１の接続点と前記第２のトランジスタと前記第４のトランジスタの第２の接続点から、差動のクロック信号が出力可能な一対の出力ラインと、前記第１乃至第４のトランジスタの各トランジスタに対応して設けられ、対応する各トランジスタのゲートに入力される前記クロック信号とは逆相のクロック信号がゲートに入力され、各トランジスタがオンからオフになるときに発生するチャージインジェクションをキャンセルするための第１乃至第４のダミートランジスタと、を具備したものである。

このような発明の構成によれば、ダミートランジスタに入力する逆相の入力を、入力クロック信号から得ているため逆相の入力を生成する回路を必要としない。そのため、ダミートランジスタを構成するトランジスタを付加するだけで回路を構成することができるので、非常に小さい回路規模で、チャージインジェクションの影響によるスイッチングノイズを低減することができる。

本発明の上記差動出力回路において、前記第１の電位と前記第１，第２のトランジスタの共通接続点との間に電流制御用の定電流源を接続したことを特徴とする。

このような構成によれば、本発明を電流制御タイプの差動出力回路にも適用可能となる。

本発明の上記差動出力回路において、前記第２の電位と前記第３，第４のトランジスタの共通接続点との間にコモンレベル制御用のトランジスタを接続したことを特徴とする。

このような構成によれば、本発明をコモンレベル制御タイプの差動出力回路にも適用可能となる。

本発明の上記差動出力回路において、前記第１乃至第４のダミートランジスタは、その各トランジスタのゲート面積が前記第１乃至第４のトランジスタの各トランジスタのゲート面積の半分であることを特徴とする。

このような構成によれば、ダミートランジスタのゲート面積がスイッチング用のトランジスタのゲート面積の半分であるので、チャージインジェクション補償用のダミートランジスタは小型で低コストのもので済むという利点がある。

本発明の上記差動出力回路において、前記一対の出力ラインは、差動対線で構成されることを特徴とする。

このような構成によれば、一対の出力ラインが差動対線で構成されることにより、差動伝送を行う際に同相ノイズを効率的に除去することができる。

本発明の上記差動出力回路において、前記一対の出力ライン間には、終端抵抗が接続されることを特徴とする。

このような構成によれば、記差動出力回路から一対の出力ラインを通して受信回路（レシーバ）に効果的に差動伝送し、レシーバ側にて電流信号を電圧信号に変換することができる。

本発明によれば、非常に簡単な回路構成で、チャージインジェクションによるスイッチングノイズの影響を低減することが可能となる。

発明の実施の形態について図面を参照して説明する。

図１は本発明の実施例１の差動出力回路の回路図を示している。

図１において、差動出力回路１０は、電源電圧ＶDDの直流電源と基準電位点ＧＮＤとの間に、定電流源用のＰチャネルトランジスタＴ5と、第１，第２のＰチャネルトランジスタＴ1，Ｔ2と、第３，第４のＮチャネルトランジスタＴ3，Ｔ4と、コモンレベル制御用のＮチャネルトランジスタＴ6と、を備えている。

電源電圧ＶDDは第１の電位に相当し、基準電位点ＧＮＤの電位ＶSSは第１の電位より低い第２の電位に相当する。

電源電圧ＶDDの電源はＰチャネルトランジスタＴ5のソースに接続し、そのゲートには定電流用のバイアス電圧Ｖref1が供給され、そのドレインは第１，第２のＰチャネルトランジスタＴ1，Ｔ2のソースに共通に接続している。

一方、基準電位点ＧＮＤはＮチャネルトランジスタＴ6のソースに接続し、そのゲートにはコモンレベル制御用のバイアス電圧Ｖref2が供給され、そのドレインは第３，第４のＮチャネルトランジスタのソースに共通に接続している。

第１のＰチャネルトランジスタＴ1と第３のＮチャネルトランジスタＴ3のゲートは共通に接続して第１の共通ゲートとされ、第２のＰチャネルトランジスタＴ2と第４のＮチャネルトランジスタＴ4のゲートは共通に接続して第２の共通ゲートとされ、クロック入力端子ＣＫＩＮから一方の入力ラインＬ1を介して第１の共通ゲートにクロック信号ＣＫが入力され、クロック入力端子１１からインバータＩＮＶ及びもう一方の入力ラインＬ2を介して前記クロック信号ＣＫの反転信号が入力される。つまり、一対の入力ラインＬ1，Ｌ2には、差動のクロック信号が入力されるようになっている。

また、第１のＰチャネルトランジスタＴ1と第３のＮチャネルトランジスタＴ3のドレインは共通に接続して第１の共通ドレインとされ、第２のＰチャネルトランジスタＴ2と第４のＮチャネルトランジスタＴ4のドレインは共通に接続して第２の共通ドレインとされ、第１，第２の共通ドレインから一対の出力ラインＬ3，Ｌ4を介して差動のクロック信号が出力可能となっている。なお、一対の出力ラインＬ3，Ｌ4にはそれぞれ配線容量Ｃ5，Ｃ6が存在している。

一対の出力ラインＬ3，Ｌ4は差動対線例えばツイストペアケーブルで構成されている。一対の出力ラインＬ3，Ｌ4間には、終端抵抗１２が接続される。終端抵抗１２は、通常、図示しないレシーバの入力段に設けられる。なお、終端抵抗１２の中間点に発生する電圧をコモン電圧と呼んでいる。

以上の構成に加えて、本実施例１では容量として機能する第１乃至第４のダミートランジスタＣ1〜Ｃ4が設けられている。第１乃至第４のダミートランジスタＣ1〜Ｃ4は、前記第１乃至第４のトランジスタＴ1〜Ｔ4の各トランジスタに対応して設けられ、対応するトランジスタＴ1〜Ｔ4の各トランジスタのゲートに入力される前記クロック信号ＣＫの逆相のクロック信号がダミートランジスタＣ1〜Ｃ4のゲートに入力され、ダミートランジスタＣ1〜Ｃ4のソース・ドレイン間は共通接続され、ダミートランジスタＣ1のソース・ドレイン間の共通接続点は前記第１のＰチャネルトランジスタＴ1のドレインに接続され、ダミートランジスタＣ2のソース・ドレイン間の共通接続点は前記第２のＰチャネルトランジスタＴ2のドレインに接続され、ダミートランジスタＣ3のソース・ドレイン間の共通接続点は前記第３のＮチャネルトランジスタＴ3のドレインに接続され、ダミートランジスタＣ4のソース・ドレイン間の共通接続点は前記第４のＮチャネルトランジスタトランジスタＴ4のドレインに接続されている。

第１乃至第４のトランジスタＴ1〜Ｔ4の各トランジスタがオンからオフになるときには、第１乃至第４のダミートランジスタＣ1〜Ｃ4の各トランジスタはオフからオンになる。これによって、第１乃至第４のトランジスタＴ1〜Ｔ4の各トランジスタがオンからオフになるときに発生するチャージインジェクションを第１乃至第４のダミートランジスタＣ1〜Ｃ4の各トランジスタのオン動作によってキャンセル（補償）することができる。

なお、第１，第２のＰチャネルのダミートランジスタＣ1，Ｃ2及び第３，第４のＮチャネルのダミートランジスタＣ3，Ｃ4は、その各トランジスタのゲート面積が第１，第２のＰチャネルトランジスタＴ1，Ｔ2及び第３，第４のＮチャネルトランジスタＴ3，Ｔ4の各トランジスタのゲート面積の半分である。

入力クロックＣＫ＝１の時トランジスタＴ3，Ｔ2がオンして電源電圧ＶDDの直流電源（図示せず）から電流は定電流源用トランジスタＴ5，トランジスタＴ6を通して終端抵抗１２を(2)の向きに流れる。逆に、入力クロックＣＫ＝０の時トランジスタＴ1，Ｔ4がオンして直流電源（図示せず）から電流は定電流源用トランジスタＴ5，トランジスタＴ6を通して終端抵抗１２を(1)の向きに流れることになる。

図２は入力クロックＣＫと終端抵抗１２の両端に得られる電圧波形を示している。

電源電圧ＶDDを２．５Ｖ、基準電位点ＧＮＤを０Ｖとし、定電流源用のＰチャネルトランジスタＴ5のバイアス電圧Ｖref1を調整することによってトランジスタＴ5に６ｍＡの電流を流せる状態とし、且つコモンレベル制御用のＮチャネルトランジスタＴ6のバイアス電圧Ｖref2を調整することによって終端抵抗１２の中間電位に相当するコモン電圧を１．２Ｖとなるように設定し、クロック入力端子１１に図２(a)に示すような入力クロックＣＫを印加すると、１００Ωの終端抵抗１２の両端Ｎ1，Ｎ2の電圧波形は、図２(b)に示すように入力クロックＣＫの極性反転に伴い、終端抵抗１２の中間電位１．２Ｖを基準として６００ｍＶの振幅を有する矩形状の交流電圧波形が得られる。

次に、図１の回路動作を説明する。図３は図１の回路からダミートランジスタを削除した差動出力回路の回路図を示している。

先ず、図３の回路において、図１の回路からチャージインジェクション補償のためのダミートランジスタＣ1〜Ｃ4を削除した場合の動作及びそのとき生じる不具合について説明する。

入力クロックＣＫ＝１の時トランジスタＴ3，Ｔ2がオンして電流は(2)の向きに流れるので終端抵抗１２の端部Ｎ2が端部Ｎ1より高電位になる。逆に入力クロックＣＫ＝０の時トランジスタＴ1，Ｔ4がオンして電流は(1)の向きに流れるので端部Ｎ1が端部Ｎ2より高電位になる。終端抵抗１２の両端の電圧信号の電位差を検出するレシーバ（図示せず）側ではN１とN２の差よりデータのＨ，Ｌレベルを判断する。

今、入力クロックＣＫが１→０に変わる状態を考える。入力クロックＣＫが１→０に変わり始めた瞬間よりトランジスタＴ3，Ｔ2のチャネルに蓄えられていた電子および正孔がトランジスタのドレイン側およびソース側に排出され始める。（この現象をチャージインジェクションと呼ぶ。）ソース側に排出される電子および正孔は入力源などに吸収されるため出力の誤差にはならないが、ドレイン側に排出された電子および正孔は配線容量にC5、C6に蓄積される方向に動き出力の誤差として現れる。

つまり、配線容量Ｃ5→トランジスタＴ3、トランジスタＴ2→配線容量Ｃ6の向き（図３の一点鎖線にて示す矢印参照）に電流が流れる。これによって端部N１には負のオフセット電圧（図２(b)の符号ａの点線部分）として、端部N２には正のオフセット電圧（図２(b)の符号ｂの点線部分）として現れる。

同様に入力クロックＣＫが０→１に変わる状態を考えると、ＣＫが０→１に変わり始めた瞬間よりトランジスタＴ1，Ｔ4のチャネルに蓄えられていた電子および正孔がトランジスタのドレイン側に排出され始める（チャージインジェクション発生）。

つまり、トランジスタＴ1→配線容量Ｃ5、配線容量Ｃ6→トランジスタＴ4の向き（図３の点線にて示す矢印参照）に電流が流れる。これによって端部N１には正のオフセット電圧（図２(b)の符号ｃの点線部分）として、端部N２には負のオフセット電圧（図２(b)の符号ｄの点線部分）として現れる。

差動信号ではレシーバ側では正極側の信号と負極側の信号の差によってデータのＨ，Ｌを判断するため、図４の符号Ａに示すような同相のノイズはキャンセルされる。しかしながら、符号Ｂに示すような逆相のノイズはキャンセルできず誤動作の原因になる。図3に示した回路におけるチャージインジェクションの影響によるノイズはオフセット電圧の向きが端部N１，N２で逆相であるため差動信号の検出によってもキャンセルできない。

図３の回路におけるチャージインジェクションの影響によるノイズを低減するためには、チャージインジェクションによって配線容量C5,C6に蓄積される電荷の量を減らしオフセット電圧を小さくする方法と、図4の符号Aに示すように差動信号のオフセット電圧の向きを同相にしてキャンセルする方法が考えられる。

本発明の実施例１における回路は、配線容量に蓄積される電荷の量を減らしチャージインジェクションの影響を低減する回路である。

図１は本発明に係るもので、チャージインジェクションによって配線容量C5、C6へ注入される電荷をキャンセルするダミートランジスタＣ1〜Ｃ4を付加した差動出力回路を示している。

ダミートランジスタＣ1〜Ｃ4は各数字（サフィックス）に対応した第１乃至第４のスイッチング用トランジスタＴ1〜Ｔ4のゲート面積の半分のゲート面積を有するトランジスタであり、対応する各トランジスタＴ1〜Ｔ4に入力される信号の逆相の信号がゲートに入力される。

今、入力クロックＣＫが１→０に変わる状態を考える。この時、ＰチャネルトランジスタＴ2がオンからオフしたときトランジスタＴ2よりチャージインジェクションによる正孔の排出がドレイン側に起こるが、逆相の入力を持つＰチャネルのダミートランジスタＣ2はオンして正孔を吸収する方向に動作するためトランジスタＴ2より排出された正孔はダミートランジスタＣ2に蓄えられる。そのため、端部Ｎ2の配線容量Ｃ6に蓄えられる正孔は少なくなるので、Ｎ2が受けるチャージインジェクションによるオフセット電圧は小さくなる。

なお、トランジスタＴ2がオンからオフしたときトランジスタＴ2のソース側へもチャージインジェクションによる正孔の排出が起こるが、ソース側へ排出された正孔は電流源に吸収されるため出力側の終端抵抗１２への誤差（オフセット）にはならない。

また、入力クロックＣＫが０→１に変わる状態を考える。この時、ＰチャネルトランジスタＴ1がオンからオフしたときT１よりチャージインジェクションによる正孔の排出がドレイン側に起こるが、逆相の入力を持つダミートランジスタＣ1はオンして正孔を吸収する方向に動作するためトランジスタＴ１より排出された正孔はダミートランジスタＣ1に蓄えられる。そのため、端部Ｎ１の配線容量Ｃ5に蓄えられる正孔は少なくなるので、N１が受けるチャージインジェクションによるオフセット電圧は小さくなる。なお、トランジスタＴ1がオンからオフしたときトランジスタＴ1のソース側へもチャージインジェクションによる正孔の排出が起こるが、ソース側へ排出された正孔は電流源に吸収されるため出力側の終端抵抗１２への誤差（オフセット）にはならない。

ＮチャネルトランジスタＴ3，Ｔ4についても同様の動作をするので図１の回路ではチャージインジェクションの影響によるノイズを低減することが可能となる。

その結果、終端抵抗１２の両端Ｎ1，Ｎ2の各波形は、図２(b)の実線にて示すように不要なオフセット（点線部分）の除去された波形となる。

この回路の利点はダミートランジスタＣ1〜Ｃ4に入力するスイッチング用トランジスタＴ1〜Ｔ4とは逆相の入力を入力クロックＣＫから得ているため逆相の入力を生成する回路を必要としないことである。そのため、スイッチング用トランジスタ１つに対応して１つのダミートランジスタを付加するだけで回路を構成することができるので、回路規模が非常に小さくなる。すなわち、簡単な回路構成で、チャージインジェクションによるスイッチングノイズの影響を低減することが可能となる。

次に図１の差動出力回路のシュミレーション結果をについて述べる。

ダミートランジスタを付加した図１の回路と、ダミートランジスタを付加していない一般的な図３の回路とについて、シュミレーションソフトウェア（例えばSpice）によるシュミレーション比較を図５に示す。図５に示すノーマルモードが図３の回路、ダミートランジスタが図１の回路である。シュミレーション結果より、ダミートランジスタを付加した回路はチャージインジェクションの影響をほとんど受けず、波形品質がほぼ理想的な波形が得られている。

参考として、図６及び図７に図３の回路の出力波形を示す。図６は図３の回路における終端抵抗の両端Ｎ1，Ｎ2に得られる出力電圧波形（シングル）を示している。チャージインジェクションによるノイズが存在している。図７は図３の回路における終端抵抗の両端Ｎ1，Ｎ2の電位差出力（差動出力）波形を示している。図７は図６を差動プローブで測定した波形を示している。差動プローブ出力でもノイズがキャンセルできていない。

アナログスイッチ回路におけるチャージインジェクションを補償することが可能であり、特にＰＭＯＳトランジスタ及び／又はＮＭＯＳトランジスタを用いたスイッチングを利用する回路、例えばＬＶＤＳ回路などに用いて有用である。

本発明の実施例１の差動出力回路の回路図。 入力クロックＣＫと終端抵抗の両端Ｎ1，Ｎ2に得られる電圧波形を示す図。 図１の回路からダミートランジスタを削除した差動出力回路の回路図。 差動出力波形の同相ノイズ及び逆相ノイズの除去効果の有無を説明する図。 図１の回路と図３の回路における終端抵抗の両端Ｎ1，Ｎ2に得られる電圧波形（シングル）を示すシュミレーション波形図。 図３の回路における終端抵抗の両端Ｎ1，Ｎ2に得られる出力電圧波形（シングル）を示す図。 図３の回路における終端抵抗の両端Ｎ1，Ｎ2の電位差出力（差動出力）波形を示す図。

符号の説明

Ｔ1，Ｔ2…第１，第２のＰチャネルトランジスタ（第１，第２のトランジスタ）、Ｔ3，Ｔ4…第３，第４のＮチャネルトランジスタ（第３，第４のトランジスタ）、Ｔ5…Ｐチャネルトランジスタ（定電流源用トランジスタ）、Ｔ6…Ｎチャネルトランジスタ（コモンレベル制御用トランジスタ）、Ｌ1，Ｌ2…一対の入力ライン、Ｌ3，Ｌ4…一対の出力ライン、Ｃ1〜Ｃ4…第１乃至第４のダミートランジスタ。

Claims (6)

1. 第１の電位に接続された第１，第２のトランジスタと、
   前記第１の電位より低い第２の電位に接続された第３，第４のトランジスタと、
   前記第１のトランジスタと前記第３のトランジスタの第１の共通ゲートと前記第２のトランジスタと前記第４のトランジスタの第２の共通ゲートに対して、差動のクロック信号が入力される一対の入力ラインと、
   前記第１のトランジスタと前記第３のトランジスタの第１の共通ドレインと前記第２のトランジスタと前記第４のトランジスタの第２の共通ドレインから、差動のクロック信号が出力可能な一対の出力ラインと、
   前記第１乃至第４のトランジスタの各トランジスタに対応して設けられ、対応する各トランジスタのゲートに入力される前記クロック信号とは逆相のクロック信号がゲートに入力され、各トランジスタがオンからオフになるときに発生するチャージインジェクションをキャンセルするための第１乃至第４のダミートランジスタと、
   を具備したことを特徴とする差動出力回路。
2. 前記第１の電位と前記第１，第２のトランジスタの共通接続点との間に電流制御用の定電流源を接続したことを特徴とする請求項１に記載の差動出力回路。
3. 前記第２の電位と前記第３，第４のトランジスタの共通接続点との間にコモンレベル制御用のトランジスタを接続したことを特徴とする請求項１又は２に記載の差動出力回路。
4. 前記第１乃至第４のダミートランジスタは、その各トランジスタのゲート面積が前記第１乃至第４のトランジスタの各トランジスタのゲート面積の半分であることを特徴とする請求項１乃至３のいずれか１つに記載の差動出力回路。
5. 前記一対の出力ラインは、差動対線で構成されることを特徴とする請求項１乃至４のいずれか１つに記載の差動出力回路。
6. 前記一対の出力ライン間には、終端抵抗が接続されることを特徴とする請求項１１乃至５のいずれか１つに記載の差動出力回路。
   

Images