JP2006113959A

JP2006113959A - 半導体集積回路、その半導体集積回路を使用したメモリカード用リーダ及び／又はライタ

Info

Publication number: JP2006113959A
Application number: JP2004302923A
Authority: JP
Inventors: Mitsushige Baba; 充茂馬場
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2004-10-18
Filing date: 2004-10-18
Publication date: 2006-04-27

Abstract

【課題】余分な外付け回路を実装することなく容易で安価に、対応したい機能のために外部に接続された部品を検出することができる半導体集積回路、その半導体集積回路を使用したメモリカード用リーダ及び／又はライタを得る。
【解決手段】結果判定回路４は、入出力端子ｉｏに周辺部品１０が接続されて電源電圧Ｖｄｄと入出力端子ｉｏとの間に抵抗１１が接続されたか否かを、接続制御回路６によってＮＭＯＳトランジスタ２３がオンさせたときの入出力端子ｉｏの電圧で判定し、該判定結果をＮＭＯＳトランジスタ２３がオンしたタイミングで結果保持回路５に保持するようにした。
【選択図】図１

Description

本発明は、半導体集積回路、その半導体集積回路を使用したメモリカード用リーダ及び／又はライタに関し、特に、ＰＣカード又は小型メモリカードのコントローラに使用される半導体集積回路、その半導体集積回路を使用したメモリカード用リーダ及び／又はライタに関する。

デジタルカメラやビデオ等に代表されるデジタル情報家電と呼ばれる製品の出荷が著しく増大している中で、記録媒体としての小型メモリカードの需要が伸びてきている。このような小型メモリカードには複数の規格が存在しているため、小型メモリカードに対してデータの読み書きを行うカードリーダと呼ばれる装置は、複数のメディアカードをサポートしなければならなかった。しかし、カードリーダに搭載されるシステムによっては、メモリカードの内のいくつかをサポートしていたり、すべてをサポートしていたりと対応が異なっていた。

このような中で、カードリーダのインタフェースを担うコントローラＬＳＩにおいて、個々のメモリカードに対応した製品を開発することは、市場投入時期や開発資源の面から効率的ではなく、１つのコントローラＬＳＩで対応する必要があった。
システムに搭載されたＬＳＩにおいては、そのシステムがどの機能をサポートしているかを知る必要がある。ＬＳＩに搭載されたＣＰＵで動作するプログラムや、コントローラＬＳＩが接続されるホスト装置は、どのメディアカードのソフトウエアを実行させる必要があるかを最初に判断する必要があった。このため、システムでサポートするメディアカードをあらかじめ検出することが重要になる。

このような背景の中で、幾つかの検出方法が考えられる。
システムでサポートするメディアカードをハードウエアによって検出する方法（例えば、特許文献１参照。）では、該検出のために接地された抵抗が必要になり、該接地を判断するピンとして、専用ピン又は兼用ピンを使用する場合が考えられる。また、システムでサポートするメディアカードをハードウエアによって検出する他の方法として、初期化時にシリアルＲＯＭ等に代表される外部記憶装置からのデータロードを行うことが考えられる。また、システムでサポートするメディアカードをソフトウエアによって検出する方法として、個々のシステムに対応した必要なソフトウエアのみをあらかじめ組み込むことが考えられる。
特開平１０−９８２９９号公報

しかし、専用ピン又は兼用ピンを使用したハードウエアによって検出する方法において、兼用ピンの場合、本来の機能において必要ではない場合にも前記抵抗が必要になり、不要な接地抵抗を設けることによってこのピン本来の特性に影響を及ぼしてしまうという問題があった。また、専用ピンの場合には、ピン数が増加するという問題があった。兼用ピン又は専用ピンを使用する何れの場合においても、抵抗実装による実装面積の増大やピン数の増加によるチップコストの増大及びパッケージサイズの増大を招き、低コスト及び高集積化を目指す製品においては、受け入れ難い方法であった。また、スイッチとなる接地パッドを設ける必要があり、このような特別な仕様の要求は混乱を招く要因になり、実装基板製作のミスを誘発する可能性があった。

また、外部記憶装置からのデータロードを行う場合、常に外部記憶装置があるとは限らず、外部記憶装置がない場合には余分なコストがかかるという問題があった。ソフトウエアによって検出する前記方法では、複数の組み合わせに応じたソフトウエアを準備しなくてはならず、開発資源の増大、バージョン管理の煩雑さによるミスを誘起させる可能性があった。

本発明は、上記のような問題を解決するためになされたものであり、余分な外付け回路を実装することなく容易で安価に、対応したい機能のために外部に接続された部品を検出することができる半導体集積回路、その半導体集積回路を使用したメモリカード用リーダ及び／又はライタを得ることを目的とする。

この発明に係る半導体集積回路は、少なくとも１つの入出力端子を有し、該入出力端子に所定の機能を有する部品が接続されると、該部品によって前記入出力端子が所定の第１電圧に接続される半導体集積回路において、
入力された制御信号に応じて対応する前記入出力端子を所定の第２電圧に接続する電圧接続回路部と、
前記入出力端子の電圧の検出を行う電圧検出回路部と、
入力された制御信号に応じて該電圧検出回路部で検出された電圧情報を保持する保持回路部と、
前記電圧接続回路部及び該保持回路部の動作制御を行う制御回路部と、
を備え、
前記制御回路部は、前記入出力端子に前記部品が接続されたか否かを検出する場合、前記電圧接続回路部に対して該入出力端子を第１抵抗を介して前記第２電圧に接続させると共に、前記保持回路部に電圧検出回路部で検出された電圧情報を保持させ、保持回路部に保持された電圧情報から前記入出力端子に前記部品が接続されたか否かを判定するものである。

具体的には、前記電圧接続回路部は、入力された制御信号に応じて対応する前記入出力端子を第１抵抗を介して前記第２電圧である負側電源電圧に接続し、該入出力端子は前記部品によって第２抵抗を介して前記第１電圧である正側電源電圧に接続されるようにした。

また具体的には、前記電圧接続回路部は、入力された制御信号に応じて対応する前記入出力端子を第１抵抗を介して前記第２電圧である正側電源電圧に接続し、該入出力端子は前記部品によって第２抵抗を介して前記第１電圧である負側電源電圧に接続されるようにしてもよい。

また、前記電圧接続回路部は、
前記第１抵抗と、
前記制御回路部からの制御信号に応じて該第１抵抗を前記第２電圧と前記入出力端子との間に接続するスイッチ回路と、
を備えるようにした。

また、前記入出力端子は、前記部品が接続されると、一端が前記第１電圧に接続された第２抵抗の他端が接続される。

また、前記制御回路部は、外部から入力された制御信号に応じて動作の初期化を行った後、前記入出力端子に前記部品が接続されたか否かの検出を行うようにした。

また、前記制御回路部は、電源投入時に該電源電圧が所定の電圧以上になると、前記入出力端子に前記部品が接続されたか否かの検出を行うようにしてもよい。

また、前記制御回路部は、所定のプログラムに従って前記電圧接続回路部及び該保持回路部の動作制御を行うＣＰＵを備え、前記入出力端子に前記部品が接続されたことを検出すると該部品に対応するプログラムを実行するようにしてもよい。

また、この発明に係るメモリカード用リーダ及び／又はライタは、少なくとも１つの入出力端子を有し、該入出力端子にメモリカード接続用のソケットが接続されると、該ソケットによって前記入出力端子が所定の第１電圧に接続される半導体集積回路を有するメモリカード用リーダ及び／又はライタにおいて、
前記半導体集積回路は、
入力された制御信号に応じて対応する前記入出力端子を所定の第２電圧に接続する電圧接続回路部と、
前記入出力端子の電圧の検出を行う電圧検出回路部と、
入力された制御信号に応じて該電圧検出回路部で検出された電圧情報を保持する保持回路部と、
前記電圧接続回路部及び該保持回路部の動作制御を行う制御回路部と、
を備え、
前記制御回路部は、前記入出力端子に前記ソケットが接続されたか否かを検出する場合、前記電圧接続回路部に対して該入出力端子を第１抵抗を介して前記第２電圧に接続させると共に、前記保持回路部に電圧検出回路部で検出された電圧情報を保持させ、保持回路部に保持された電圧情報から前記入出力端子に前記ソケットが接続されたか否かを判定するものである。

具体的には、前記電圧接続回路部は、入力された制御信号に応じて対応する前記入出力端子を第１抵抗を介して前記第２電圧である負側電源電圧に接続し、該入出力端子は前記ソケットによって第２抵抗を介して前記第１電圧である正側電源電圧に接続されるようにした。

また具体的には、前記電圧接続回路部は、入力された制御信号に応じて対応する前記入出力端子を第１抵抗を介して前記第２電圧である正側電源電圧に接続し、該入出力端子は前記ソケットによって第２抵抗を介して前記第１電圧である負側電源電圧に接続されるようにしてもよい。

また、前記入出力端子は、前記ソケットが接続されると、一端が第１電圧に接続された第２抵抗の他端が接続される。

また、前記制御回路部は、外部から入力された制御信号に応じて動作の初期化を行った後、前記入出力端子に前記ソケットが接続されたか否かの検出を行うようにした。

また、前記制御回路部は、電源投入時に該電源電圧が所定の電圧以上になると、前記入出力端子に前記ソケットが接続されたか否かの検出を行うようにしてもよい。

また、前記制御回路部は、所定のプログラムに従って前記電圧接続回路部及び該保持回路部の動作制御を行うＣＰＵを備え、前記入出力端子に前記ソケットが接続されたことを検出すると該ソケットに対応するプログラムを実行するようにしてもよい。

本発明の半導体集積回路によれば、前記制御回路部は、前記入出力端子に前記部品が接続されたか否かを検出する場合、前記電圧制御回路部に対して該入出力端子を第１の抵抗を介して所定の電圧に接続させると共に前記保持回路部に電圧検出回路部で検出された電圧情報を保持させ、保持回路部に保持された電圧情報から前記入出力端子に前記部品が接続されたか否かを判定するようにしたことから、余分な外付け回路を実装することなく、対応したい機能のために外部に接続された部品を検出することができ、個々のシステムへの対応を容易にかつ安価に行うことができる。

また、初期化完了後に接続された機能の有無を判定するようにしたことから、半導体集積回路の動作前に接続機能の判定結果を保持することができ、該判定を行うための時間を削減することができる。

また、電源投入後に接続された機能の有無を判定するようにしてもよく、このようにすることにより、半導体集積回路の動作開始時には接続された機能の判定結果を保持することができる。

前記入出力端子に前記部品が接続されたことを検出すると該部品に対応するプログラムを実行するようにしたことから、不要なソフトウエアを起動する必要がなく、処理の効率化を図ることができる。

また、本発明のメモリカード用リーダ及び／又はライタによれば、前記入出力端子に前記ソケットが接続されたか否かを検出する場合、前記電圧制御回路部に対して該入出力端子を第１の抵抗を介して所定の電圧に接続させると共に前記保持回路部に電圧検出回路部で検出された電圧情報を保持させ、保持回路部に保持された電圧情報から前記入出力端子に前記ソケットが接続されたか否かを判定するようにしたことから、様々なシステムで対応するメモリカードの種類が異なった場合においても、余分な外付け回路を実装することなく、対応したい機能のために外部に接続されたメモリカード接続用のソケットを検出することができ、個々のシステムへの対応を容易にかつ安価に行うことができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における半導体集積回路の構成例を示した概略図である。
図１において、半導体集積回路１は、対応する入出力端子ｉｏに所定の周辺部品１０が接続されたか否かに応じた信号レベルの信号を生成して出力する機能を備えた入出力セル２と、該入出力セル２を介して信号の入出力を行う所定の機能を有した内部回路３とを備えている。また、半導体集積回路１は、入出力セル２から出力された信号から入出力セル２に所定の周辺部品１０が接続されたか否かを判定する結果判定回路４と、該結果判定回路４の判定結果を保持する結果保持回路５と、内部回路３からの制御信号に応じて入出力セル２に対して所定の周辺部品１０が接続されたか否かを示す信号の生成を制御すると共に結果保持回路５に対する動作制御を行う接続制御回路６とを備えている。

また、入出力セル２は、バッファ２１，２２と、ＮＭＯＳトランジスタ２３と、抵抗２４とを備えている。バッファ２１の入力端は内部回路３に接続されると共にバッファ２１の出力端は入出力端子ｉｏに接続され、バッファ２２の入力端は入出力端子ｉｏに接続されると共にバッファ２２の出力端は内部回路３及び結果判定回路４にそれぞれ接続されている。入出力端子ｉｏと負側電源電圧をなす接地電圧との間には、ＮＭＯＳトランジスタ２３と抵抗２４が直列に接続され、ＮＭＯＳトランジスタ２３のゲートには接続制御回路６からの抵抗制御信号Ｓ１が入力されている。なお、バッファ２１は入力された制御信号によって内部回路３から入力された信号の出力制御を行うが、該制御信号を省略している。また、ＮＭＯＳトランジスタ２３及び抵抗２４は電圧接続回路部を、バッファ２２及び結果判定回路４は電圧検出回路部を、結果保持回路５は保持回路部を、内部回路３及び接続制御回路６は制御回路部をそれぞれなす。更に、抵抗２４は第１の抵抗を、ＮＭＯＳトランジスタ２３はスイッチ回路を、抵抗１１は第２の抵抗をそれぞれなす。

周辺部品１０は、抵抗１１を有しており、入出力セル２に所定の周辺部品１０が接続されると、正側電源電圧をなす電源電圧Ｖｄｄと入出力端子ｉｏとの間に抵抗１１が接続される。入出力端子ｉｏの電圧は結果判定回路４に入力され、結果判定回路４は、該入力された電圧から周辺部品１０が入出力端子ｉｏに接続されたか否かを判定する。結果判定回路４は、判定結果を示す信号を結果保持部５に出力し、結果保持部５は、接続制御回路６によってＮＭＯＳトランジスタ２３がオンして入出力端子ｉｏと接地電圧との間に抵抗２４が接続されたタイミングで結果判定回路４からの判定結果を保持し、該保持した判定結果を内部回路３に出力する。ここで、抵抗２４の抵抗値は、抵抗１１よりも大きくなるようにする必要があり、結果判定回路４がバッファ２２の出力信号から周辺部品１０が接続されたか否かの２値の論理判定を行うことができるようにする。例えば、抵抗１１の抵抗値に対して、抵抗２４の抵抗値が４倍以上であることが望ましい。

このような構成において、入出力端子ｉｏに周辺部品１０が接続されると、電源電圧Ｖｄｄと入出力端子ｉｏとの間に抵抗１１が接続される。この状態でＮＭＯＳトランジスタ２３がオンすると、結果判定回路４は論理値「１」と判定し、該判定結果が結果保持回路５に保持される。入出力端子ｉｏに周辺部品１０が接続されていない図２の場合、ＮＭＯＳトランジスタ２３がオンすると、結果判定回路４は論理値「０」と判定し、該判定結果が結果保持回路５に保持される。

また、抵抗１１の抵抗値が広範囲になる場合は、結果判定回路４に電圧比較器を使用し、電源電圧Ｖｄｄが５Ｖで、該電圧比較器の比較基準となる基準電圧を例えば１Ｖに設定すると、周辺部品１０が入出力端子ｉｏに接続されると、ＮＭＯＳトランジスタ２３がオンしたときの入出力端子ｉｏの電圧が１Ｖ以上になる。また、周辺部品１０が入出力端子ｉｏに接続されていない図２の場合、ＮＭＯＳトランジスタ２３がオンしたときの入出力端子ｉｏの電圧が約０Ｖになる。これらのことから、ＮＭＯＳトランジスタ２３がオンしたときの入出力端子ｉｏの電圧から、周辺部品１０が接続されたか否かの判定を行うことができる。

一方、入出力端子ｉｏに入力された信号は、バッファ２２を介して内部回路３に出力され、内部回路３から出力された周辺部品１０への信号は、バッファ２１を介して入出力端子ｉｏに出力され、入出力端子ｉｏに接続された周辺部品１０に出力される。このように、入出力端子ｉｏは、本来の機能として使用される。図１の場合は、周辺部品１０が接続され、周辺部品１０を使用するために必要な抵抗１１が存在していることから、内部回路３は、結果保持回路５に保持された判定結果から、周辺部品１０を使用する機能を作動させる必要があると判断することができる。また、図２の場合は、入出力端子ｉｏに周辺部品１０が接続されていないため抵抗１１がなく、内部回路３は、周辺部品１０を使用する機能は作動させる必要がないと判断することができる。

ここで、図３は、図１の接続制御回路６から出力される制御信号のタイミング例を示したタイミングチャートである。
図３において、初期化信号ＲＥＳは内部回路３に入力された半導体集積回路１を初期化するための信号を示し、ローレベルで初期化、ハイレベルで初期化解除を示している。接続制御回路６から出力された抵抗制御信号Ｓ１は、ハイレベルでＮＭＯＳトランジスタ２３がオンして導通状態になり、ローレベルでＮＭＯＳトランジスタ２３がオフして遮断状態になる。接続制御回路６から出力された判定結果保持信号Ｓ２は、結果保持回路５に対して結果判定回路４からの判定結果を保持するタイミングを指定する信号である。

図３では、結果保持回路５は、判定結果保持信号Ｓ２がハイレベルの期間に保持する判定結果の更新を行い、判定結果保持信号Ｓ２がローレベルの期間では、保持する判定結果の更新を行わないことを示している。初期化信号ＲＥＳ、抵抗制御信号Ｓ１及び判定結果保持信号Ｓ２の各変化点の時間差は、入出力端子ｉｏに接続される周辺部品１０の機能、及び抵抗１１の抵抗値にそれぞれ依存する。半導体集積回路１が通常動作を始めるまでに結果保持回路５に判定結果を保持させることが望ましく、具体的には初期化信号ＲＥＳがハイレベルになって初期化が完了する直後に、結果保持回路５に判定結果を保持させることが望ましい。また、図４に示すように、半導体集積回路１に供給される電源電圧、例えば電源電圧Ｖｄｄが半導体集積回路１の動作範囲に入ってから、抵抗制御信号Ｓ１をハイレベルにしてＮＭＯＳトランジスタ２３を導通状態にし、その後一定時間が経過すると結果保持回路５に判定結果が保持されるようにしてもよい。

ここで、図１及び図２では、入出力端子ｉｏが１つである場合を例にして説明したが、複数の入出力端子ｉｏ１〜ｉｏｎ（ｎは、ｎ＞１の整数）がある場合は、図５のようになる。
図５において、半導体集積回路１ａは、各入出力端子ｉｏ１〜ｉｏｎに対してそれぞれ入出力セルＣＥＬ１〜ＣＥＬｎが設けられ、入出力セルＣＥＬ１〜ＣＥＬｎに対応して結果判定回路Ａ１〜Ａｎ及び結果保持回路Ｂ１〜Ｂｎが設けられている。入出力セルＣＥＬ１〜ＣＥＬｎは図１の入出力セル２と同じであり、結果判定回路Ａ１〜Ａｎはそれぞれ図１の結果判定回路４と同じであり、結果保持回路Ｂ１〜Ｂｎはそれぞれ図１の結果保持回路５と同じである。なお、入出力セルＣＥＬ１〜ＣＥＬｎの各抵抗２４の抵抗値は、対応する抵抗Ｒ１〜Ｒｎの抵抗値に応じてそれぞれ変えるようにしてもよい。また、結果判定回路Ａ１〜Ａｎはそれぞれ電圧検出回路部をなし、結果保持回路Ｂ１〜Ｂｎはそれぞれ保持回路部をなし、抵抗Ｒ１〜Ｒｎはそれぞれ第２の抵抗をなす。

接続制御回路６は、内部回路３からの制御信号に応じて入出力セルＣＥＬ１〜ＣＥＬｎに対して対応する所定の周辺部品Ｌ１〜Ｌｎが接続されたか否かを示す信号の生成を制御すると共に結果保持回路Ｂ１〜Ｂｎに対する動作制御を行う。具体的には、接続制御回路６から出力された抵抗制御信号Ｓ１は、ハイレベルで入出力セルＣＥＬ１〜ＣＥＬｎの各ＮＭＯＳトランジスタ２３がそれぞれオンして導通状態になり、ローレベルで入出力セルＣＥＬ１〜ＣＥＬｎの各ＮＭＯＳトランジスタ２３がそれぞれオフして遮断状態になる。接続制御回路６から出力された判定結果保持信号Ｓ２は、結果保持回路Ｂ１〜Ｂｎに対して対応する結果判定回路Ａ１〜Ａｎからの判定結果を保持するタイミングを指定する。

入出力セルＣＥＬ１〜ＣＥＬｎの各入出力端子ｉｏ１〜ｉｏｎには、対応する周辺部品Ｌ１〜Ｌｎが接続される。任意の周辺部品Ｌｋ（ｋ＝１〜ｎ）が対応する入出力セルＣＥＬｋの入出力端子ｉｏｋに接続されると、電源電圧Ｖｄｄと該入出力端子ｉｏｋとの間に抵抗Ｒｋが接続される。入出力セルＣＥＬｋの抵抗２４の抵抗値は、対応する抵抗Ｒｋよりも大きく、例えば、抵抗Ｒｋの抵抗値に対して、対応する抵抗２４の抵抗値が４倍以上であることが望ましい。

このような構成において、入出力セルＣＥＬｋの入出力端子ｉｏｋに周辺部品Ｌｋが接続された状態で入出力セルＣＥＬｋのＮＭＯＳトランジスタ２３がオンすると、結果判定回路Ａｋは論理値「１」と判定し、該判定結果が結果保持回路Ｂｋに保持される。入出力セルＣＥＬｋの入出力端子ｉｏｋに周辺部品Ｌｋが接続されていない場合、入出力セルＣＥＬｋのＮＭＯＳトランジスタ２３がオンすると、結果判定回路Ａｋは論理値「０」と判定し、該判定結果が結果保持回路Ｂｋに保持される。

また、抵抗Ｒｋの抵抗値が広範囲になる場合は、結果判定回路Ａｋの入力端をバッファ２２を介さずに入出力端子ｉｏｋに直接接続し、結果判定回路Ａｋに電圧比較器を使用して、該電圧比較器の比較基準となる基準電圧を例えば１Ｖに設定すると、周辺部品Ｌｋが対応する入出力セルＣＥＬｋの入出力端子ｉｏｋに接続されると、入出力セルＣＥＬｋのＮＭＯＳトランジスタ２３がオンしたときの入出力セルＣＥＬｋにおける入出力端子ｉｏｋの電圧が１Ｖ以上になる。また、周辺部品Ｌｋが入出力セルＣＥＬｋの入出力端子ｉｏｋに接続されていない場合、入出力セルＣＥＬｋのＮＭＯＳトランジスタ２３がオンしたときの入出力セルＣＥＬｋにおける入出力端子ｉｏｋの電圧が約０Ｖになる。これらのことから、入出力セルＣＥＬｋのＮＭＯＳトランジスタ２３がオンしたときの入出力セルＣＥＬｋにおける入出力端子ｉｏｋの電圧から、周辺部品Ｌｋが接続されたか否かの判定を行うことができる。

一方、入出力セルＣＥＬｋにおいて、入出力端子ｉｏｋに入力された信号は、バッファ２２を介して内部回路３に出力され、内部回路３から出力された周辺部品Ｌｋへの信号は、バッファ２１を介して入出力端子ｉｏｋに出力され、入出力端子ｉｏｋに接続された周辺部品Ｌｋに出力される。このように、入出力セルＣＥＬｋの入出力端子ｉｏｋは、本来の機能として使用される。周辺部品Ｌｋが対応する入出力セルＣＥＬｋの入出力端子ｉｏｋに接続され、周辺部品Ｌｋを使用するために必要な抵抗Ｒｋが存在していることから、内部回路３は、結果保持回路Ｂｋに保持された判定結果から、周辺部品Ｌｋを使用する機能を作動させる必要があると判断することができる。また、入出力セルＣＥＬｋの入出力端子ｉｏｋに周辺部品Ｌｋが接続されていない場合、抵抗Ｒｋがなく、内部回路３は、周辺部品Ｌｋを使用する機能は作動させる必要がないと判断することができる。

図６は、図５における内部回路３の内部構成例を示した図であり、図６では、図５と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略する。
図６において、内部回路３は、ＣＰＵ３１、プログラムメモリ３２及びバス３３を備えている。ＣＰＵ３１、プログラムメモリ３２及び結果保持回路Ｂ１〜Ｂｎはそれぞれバス３３で接続され、ＣＰＵ３１からのリードアクセスが可能である。結果保持回路Ｂ１〜Ｂｎは、例えば、ＣＰＵ３１の持つアドレス空間の何れかにマッピングされ、読み出しが可能になっている。ＣＰＵ３１で実行されるソフトウエアはプログラムメモリ３２に格納されており、順次ＣＰＵ３１によって読み出されて実行されていく。プログラムメモリ３２は、通常ＲＯＭの場合が多いが、ＲＡＭであってもよい。なお、図６では、プログラムメモリ３２は半導体集積回路１ａに内蔵されているが、外部に設けるようにしてもよい。

このような構成において、所定の第ｋ機能を実現するためには周辺部品Ｌｋが必要となり、抵抗Ｒｋが対応する入出力セルＣＥＬｋの入出力端子ｉｏｋに接続されたか否かによって周辺部品Ｌｋの接続判定が行われる。第ｋ機能用のソフトウエアがプログラムメモリ３２に格納されており、第ｋ機能を実現するためには第ｋ機能用のソフトウエアが必要である。半導体集積回路１ａが起動し、ＣＰＵ３１が初期化ルーチンにおいて、第１機能〜第ｎ機能の必要性を判定し、それに伴った処理及び駆動ソフトウエアを実行する。

図７は、図５における周辺部品Ｌ１〜Ｌｎの例を示した図であり、メモリカード用リーダ及び／又はライタをなしている場合を例にして示している。図７では、周辺部品Ｌ１〜Ｌｎが小型メモリカードソケットである場合を例にして示しており、図５と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略する。
図７において、小型メモリカードソケットが周辺部品Ｌ１〜Ｌｎとして、対応する入出力セルＣＥＬ１〜ＣＥＬｎの入出力端子ｉｏ１〜ｉｏｎに接続される。小型メモリカードソケットＬ１〜Ｌｎが入出力セルＣＥＬ１〜ＣＥＬｎの入出力端子ｉｏ１〜ｉｏｎに対応して接続されると、電源電圧Ｖｄｄと入出力セルＣＥＬ１〜ＣＥＬｎの入出力端子ｉｏ１〜ｉｏｎとの間には、抵抗Ｒ１〜Ｒｎが対応して接続される。

小型メモリカードソケットＬｋが入出力セルＣＥＬｋの入出力端子ｉｏｋに接続されない場合は、電源電圧Ｖｄｄと入出力セルＣＥＬｋの入出力端子ｉｏｋとの間には、対応する抵抗Ｒｋが接続されない。このように、内部回路３は、電源電圧Ｖｄｄと入出力セルＣＥＬ１〜ＣＥＬｎの各入出力端子ｉｏ１〜ｉｏｎに対応する抵抗Ｒ１〜Ｒｎが接続されるか否かに応じて、各小型メモリカード機能を必要とするかしないかを判定することができる。

このように、本第１の実施の形態における半導体集積回路は、結果判定回路が、入出力端子に周辺部品が接続されて電源電圧Ｖｄｄと入出力端子との間に抵抗が接続されたか否かを、接続制御回路６によってＮＭＯＳトランジスタ２３をオンさせたときの入出力端子の電圧で判定し、該判定結果をＮＭＯＳトランジスタ２３がオンしたタイミングで対応する結果保持回路に保持するようにした。このことから、余分な外付け回路を実装することなく容易で安価に、対応したい機能のために外部に接続された部品を検出することができる。

なお、前記第１の実施の形態の説明では、入出力端子に周辺部品が接続されると該入出力端子が抵抗によって電源電圧Ｖｄｄに接続される場合を例にして説明したが、入出力端子に周辺部品が接続されると該入出力端子が抵抗によって接地電圧に接続されるようにしてもよい。この場合、ＮＭＯＳトランジスタ２３はＰＭＯＳトランジスタにし、電源電圧Ｖｄｄと入出力端子との間に該ＰＭＯＳトランジスタと抵抗２４を直列に接続し、該ＰＭＯＳトランジスタのスイッチングによって電源電圧Ｖｄｄと入出力端子との間に抵抗２４が接続されるようにする。また、接続制御回路６は、入出力端子に周辺部品が接続されているか否かを検出する場合、ローレベルの抵抗制御信号Ｓ１を出力して該ＰＭＯＳトランジスタをオンさせる。

本発明の第１の実施の形態における半導体集積回路の構成例を示した概略図である。図１の半導体集積回路における周辺部品１０が接続されていない状態を示した概略図である。図１の接続制御回路６から出力される制御信号のタイミング例を示したタイミングチャートである。図１の接続制御回路６から出力される制御信号のタイミングの他の例を示したタイミングチャートである。本発明の第１の実施の形態における半導体集積回路の他の構成例を示した概略図である。図５の内部回路３の内部構成例を示した図である。図５の周辺部品Ｌ１〜Ｌｎの例を示した図である。

符号の説明

１，１ａ半導体集積回路
２，ＣＥＬ１〜ＣＥＬｎ入出力セル
３内部回路
４，Ａ１〜Ａｎ結果判定回路
５，Ｂ１〜Ｂｎ結果保持回路
６接続制御回路
１０，Ｌ１〜Ｌｎ周辺部品
１１，２４，Ｒ１〜Ｒｎ抵抗
２１，２２バッファ
２３ＮＭＯＳトランジスタ
３１ＣＰＵ
３２プログラムメモリ
３３バス
ｉｏ，ｉｏ１〜ｉｏｎ入出力端子

Claims

少なくとも１つの入出力端子を有し、該入出力端子に所定の機能を有する部品が接続されると、該部品によって前記入出力端子が所定の第１電圧に接続される半導体集積回路において、
入力された制御信号に応じて対応する前記入出力端子を所定の第２電圧に接続する電圧接続回路部と、
前記入出力端子の電圧の検出を行う電圧検出回路部と、
入力された制御信号に応じて該電圧検出回路部で検出された電圧情報を保持する保持回路部と、
前記電圧接続回路部及び該保持回路部の動作制御を行う制御回路部と、
を備え、
前記制御回路部は、前記入出力端子に前記部品が接続されたか否かを検出する場合、前記電圧接続回路部に対して該入出力端子を第１抵抗を介して前記第２電圧に接続させると共に、前記保持回路部に電圧検出回路部で検出された電圧情報を保持させ、保持回路部に保持された電圧情報から前記入出力端子に前記部品が接続されたか否かを判定することを特徴とする半導体集積回路。
前記電圧接続回路部は、入力された制御信号に応じて対応する前記入出力端子を第１抵抗を介して前記第２電圧である負側電源電圧に接続し、該入出力端子は前記部品によって第２抵抗を介して前記第１電圧である正側電源電圧に接続されることを特徴とする請求項１記載の半導体集積回路。
前記電圧接続回路部は、入力された制御信号に応じて対応する前記入出力端子を第１抵抗を介して前記第２電圧である正側電源電圧に接続し、該入出力端子は前記部品によって第２抵抗を介して前記第１電圧である負側電源電圧に接続されることを特徴とする請求項１記載の半導体集積回路。
前記電圧接続回路部は、
前記第１抵抗と、
前記制御回路部からの制御信号に応じて該第１抵抗を前記第２電圧と前記入出力端子との間に接続するスイッチ回路と、
を備えることを特徴とする請求項２又は３記載の半導体集積回路。
前記入出力端子は、前記部品が接続されると、一端が前記第１電圧に接続された第２抵抗の他端が接続されることを特徴とする請求項２、３又は４記載の半導体集積回路。
前記制御回路部は、外部から入力された制御信号に応じて動作の初期化を行った後、前記入出力端子に前記部品が接続されたか否かの検出を行うことを特徴とする請求項１、２、３、４又は５記載の半導体集積回路。
前記制御回路部は、電源投入時に該電源電圧が所定の電圧以上になると、前記入出力端子に前記部品が接続されたか否かの検出を行うことを特徴とする請求項１、２、３、４又は５記載の半導体集積回路。
前記制御回路部は、所定のプログラムに従って前記電圧接続回路部及び該保持回路部の動作制御を行うＣＰＵを備え、前記入出力端子に前記部品が接続されたことを検出すると該部品に対応するプログラムを実行することを特徴とする請求項１、２、３、４、５、６又は７記載の半導体集積回路。
少なくとも１つの入出力端子を有し、該入出力端子にメモリカード接続用のソケットが接続されると、該ソケットによって前記入出力端子が所定の第１電圧に接続される半導体集積回路を有するメモリカード用リーダ及び／又はライタにおいて、
前記半導体集積回路は、
入力された制御信号に応じて対応する前記入出力端子を所定の第２電圧に接続する電圧接続回路部と、
前記入出力端子の電圧の検出を行う電圧検出回路部と、
入力された制御信号に応じて該電圧検出回路部で検出された電圧情報を保持する保持回路部と、
前記電圧接続回路部及び該保持回路部の動作制御を行う制御回路部と、
を備え、
前記制御回路部は、前記入出力端子に前記ソケットが接続されたか否かを検出する場合、前記電圧接続回路部に対して該入出力端子を第１抵抗を介して前記第２電圧に接続させると共に、前記保持回路部に電圧検出回路部で検出された電圧情報を保持させ、保持回路部に保持された電圧情報から前記入出力端子に前記ソケットが接続されたか否かを判定することを特徴とするメモリカード用リーダ及び／又はライタ。
前記電圧接続回路部は、入力された制御信号に応じて対応する前記入出力端子を第１抵抗を介して前記第２電圧である負側電源電圧に接続し、該入出力端子は前記ソケットによって第２抵抗を介して前記第１電圧である正側電源電圧に接続されることを特徴とする請求項９記載のメモリカード用リーダ及び／又はライタ。
前記電圧接続回路部は、入力された制御信号に応じて対応する前記入出力端子を第１抵抗を介して前記第２電圧である正側電源電圧に接続し、該入出力端子は前記ソケットによって第２抵抗を介して前記第１電圧である負側電源電圧に接続されることを特徴とする請求項９記載のメモリカード用リーダ及び／又はライタ。
前記電圧接続回路部は、
前記第１抵抗と、
前記制御回路部からの制御信号に応じて該第１抵抗を前記第２電圧と前記入出力端子との間に接続するスイッチ回路と、
を備えることを特徴とする請求項１０又は１１記載のメモリカード用リーダ及び／又はライタ。
前記入出力端子は、前記ソケットが接続されると、一端が第１電圧に接続された第２抵抗の他端が接続されることを特徴とする請求項１０、１１又は１２記載のメモリカード用リーダ及び／又はライタ。
前記制御回路部は、外部から入力された制御信号に応じて動作の初期化を行った後、前記入出力端子に前記ソケットが接続されたか否かの検出を行うことを特徴とする請求項９、１０、１１、１２又は１３記載のメモリカード用リーダ及び／又はライタ。
前記制御回路部は、電源投入時に該電源電圧が所定の電圧以上になると、前記入出力端子に前記ソケットが接続されたか否かの検出を行うことを特徴とする請求項９、１０、１１、１２又は１３記載のメモリカード用リーダ及び／又はライタ。
前記制御回路部は、所定のプログラムに従って前記電圧接続回路部及び該保持回路部の動作制御を行うＣＰＵを備え、前記入出力端子に前記ソケットが接続されたことを検出すると該ソケットに対応するプログラムを実行することを特徴とする請求項９、１０、１１、１２、１３、１４又は１５記載のメモリカード用リーダ及び／又はライタ。