JP2006108232A - J-fet - Google Patents

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Takashi Nakano
敬志 中野
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a J-FET which has a structure enough to prevent a channel area from being degraded in shape. <P>SOLUTION: The periphery of a device is comprised of a trench 7 and an oxide film 8 to electrically isolate the device from other devices or the like. The trench 7 is formed by etching. The width of the trench 7 can be controlled more accurately by etching than the diffusion quantity of impurities by thermal diffusion. Therefore, the channel area 2 in the J-FET can be prevented from being degraded in shape. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、第１導電型で構成されたチャネル領域の両側に、第２導電型の上部、下部ゲート領域を備え、上部、下部ゲート領域からチャネル領域側に伸びる空乏層により、チャネル領域を流れる電流量の制御を行うＪ−ＦＥＴに関するものである。   The present invention includes upper and lower gate regions of the second conductivity type on both sides of a channel region constituted by the first conductivity type, and flows through the channel region by a depletion layer extending from the upper and lower gate regions to the channel region side. The present invention relates to a J-FET that controls the amount of current.

従来のＪ−ＦＥＴとして、例えば、特許文献１に示されるものがある。この特許文献１に示されるＪ−ＦＥＴのレイアウト構成を図５（ａ）に示すと共に、図５（ｂ）、（ｃ）に、図５（ａ）のＣ−Ｃ’断面図およびＤ−Ｄ’断面図を示す。   An example of a conventional J-FET is disclosed in Patent Document 1. The layout configuration of the J-FET shown in Patent Document 1 is shown in FIG. 5 (a), and FIGS. 5 (b) and 5 (c) are cross-sectional views along CC ′ and DD in FIG. 5 (a). 'Cross section is shown.

図５（ａ）〜（ｃ）に示されるように、シリコン基板Ｊ１中にＮ-型のチャネル領域Ｊ２が備えられており、このチャネル領域Ｊ２の上層および下層に、Ｐ+型拡散層で構成された下部ゲート領域Ｊ３および上部ゲート領域Ｊ４が備えられている。また、上部ゲート領域Ｊ４の両側において、チャネル領域Ｊ２の表層部にはＮ+型のソース領域Ｊ５およびドレイン領域Ｊ６が形成されている。これらによって、Ｊ−ＦＥＴの素子部が構成されている。 As shown in FIGS. 5A to 5C, an N − type channel region J2 is provided in the silicon substrate J1, and a P + type diffusion layer is formed above and below the channel region J2. A lower gate region J3 and an upper gate region J4 are provided. Further, on both sides of the upper gate region J4, an N + -type source region J5 and a drain region J6 are formed in the surface layer portion of the channel region J2. By these, the element part of J-FET is comprised.

そして、これらＪ−ＦＥＴの素子部を他の素子などから電気的に分離すべく、Ｊ−ＦＥＴの素子部を囲むようにＰ+型の分離拡散層Ｊ７が形成され、Ｊ−ＦＥＴの外周部として構成されている。これにより、チャネル領域Ｊ２と分離拡散層Ｊ７とによるＰＮジャンクションが構成され、ジャンクション分離が為されるようになっている。
特表平０５−５０７１７７号公報 A P + -type isolation diffusion layer J7 is formed so as to surround the element portion of the J-FET so as to electrically isolate the element portion of the J-FET from other elements, and the outer peripheral portion of the J-FET. It is configured as. As a result, a PN junction is formed by the channel region J2 and the isolation diffusion layer J7, and junction isolation is performed.
JP 05-507177 gazette

上記従来のＪ−ＦＥＴによれば、ジャンクション分離により、Ｊ−ＦＥＴの素子部が他の素子などから電気的に分離されるようになっている。しかしながら、ジャンクション分離の場合、Ｊ−ＦＥＴの外周部を構成する分離拡散層Ｊ７の拡散量にバラツキがあることから、チャネル領域Ｊ２の形状の精度が悪くなるという問題がある。   According to the conventional J-FET, the element portion of the J-FET is electrically isolated from other elements by junction isolation. However, in the case of junction isolation, there is a problem in that the accuracy of the shape of the channel region J2 is deteriorated because the diffusion amount of the isolation diffusion layer J7 constituting the outer periphery of the J-FET varies.

本発明は上記点に鑑みて、チャネル領域の形状が悪化することを防止できる構造のＪ−ＦＥＴを提供することを目的とする。   In view of the above points, an object of the present invention is to provide a J-FET having a structure that can prevent the shape of a channel region from deteriorating.

上記目的を達成するため、請求項１に記載の発明では、チャネル領域（２）、下部ゲート領域（３）、上部ゲート領域（４）、ソース領域（５）およびドレイン領域（６）を囲むように、チャネル領域（２）の表面から下部ゲート領域（３）に達する第１のトレンチ（７）を形成すると共に、この第１のトレンチ（７）を埋め込むように第１の絶縁膜（８）を形成することで外周部を構成していることを特徴としている。   In order to achieve the above object, according to the first aspect of the present invention, the channel region (2), the lower gate region (3), the upper gate region (4), the source region (5) and the drain region (6) are surrounded. In addition, a first trench (7) reaching the lower gate region (3) from the surface of the channel region (2) is formed, and the first insulating film (8) is embedded so as to fill the first trench (7). The outer peripheral part is comprised by forming. It is characterized by the above.

このように、素子部が他の素子などから電気的に分離されるようにするための外周部を第１のトレンチ（７）および第１の絶縁膜（８）によって構成している。このように、第１のトレンチ（７）はエッチングによって形成されるが、エッチングによる第１のトレンチ（７）の幅の制御は、熱拡散による不純物の拡散量よりも精度良く行える。したがって、チャネル領域（２）の形状の精度が悪化することを防ぐことができる構造のＪ−ＦＥＴにすることができる。   As described above, the outer peripheral portion for electrically isolating the element portion from other elements and the like is constituted by the first trench (7) and the first insulating film (8). Thus, although the first trench (7) is formed by etching, the width of the first trench (7) by etching can be controlled more accurately than the diffusion amount of impurities by thermal diffusion. Therefore, a J-FET having a structure capable of preventing the accuracy of the shape of the channel region (2) from being deteriorated can be obtained.

請求項２に記載の発明では、上部ゲート領域（４）の両側において、ソース領域（５）およびドレイン領域（６）よりも内側に形成され、上部ゲート領域（４）よりも深く、かつ、下部ゲート領域（３）よりも浅く構成された第２のトレンチ（９）と、第２のトレンチ（９）を埋め込むように形成された第２の絶縁膜（１０）とを有していることを特徴としている。   According to the second aspect of the present invention, the both sides of the upper gate region (4) are formed inside the source region (5) and the drain region (6), deeper than the upper gate region (4), and lower. A second trench (9) configured shallower than the gate region (3); and a second insulating film (10) formed so as to fill the second trench (9). It is a feature.

このように、上部ゲート領域（４）よりも深く、かつ、下部ゲート領域（３）よりも浅く第２のトレンチ（９）を形成し、第２のトレンチ（９）を埋め込むように第２の絶縁膜（１０）を形成している。このため、上部ゲート領域（４）の両側に形成された第２のトレンチ（９）の間の距離にチャネル領域（２）におけるチャネル長が規定されることになる。このため、上記の効果に加えて、チャネル長を制御することができるという効果を得ることができる。   In this manner, the second trench (9) is formed deeper than the upper gate region (4) and shallower than the lower gate region (3), and the second trench (9) is buried. An insulating film (10) is formed. For this reason, the channel length in the channel region (2) is defined by the distance between the second trenches (9) formed on both sides of the upper gate region (4). For this reason, in addition to the above effect, an effect that the channel length can be controlled can be obtained.

この場合、例えば、請求項３に示されるように、ソース領域（５）およびドレイン領域（６）が第２の絶縁膜（１０）に接した構造とすることができる。   In this case, for example, as shown in claim 3, the source region (5) and the drain region (6) may be in contact with the second insulating film (10).

請求項４に記載の発明では、チャネル領域（２）のうち、上部ゲート領域（４）が形成される位置に第２のトレンチ（１１）を形成すると共に、この第２のトレンチ（１１）の側壁に形成した絶縁膜（１２）と半導体層（１３）とによって第２のトレンチ（１１）を埋め込むような構成とし、チャネル領域（５）のうち第２のトレンチ（１１）の底面に相当する部分に上部ゲート領域（４）を形成することを特徴としている。   In the invention according to claim 4, the second trench (11) is formed in the channel region (2) at a position where the upper gate region (4) is formed, and the second trench (11) The second trench (11) is filled with the insulating film (12) and the semiconductor layer (13) formed on the side wall, and corresponds to the bottom surface of the second trench (11) in the channel region (5). The upper gate region (4) is formed in the portion.

このように、第２のトレンチ（１１）の底面に上部ゲート領域（４）を形成するようにしている。このため、第２のトレンチ（１１）の深さに応じてチャネル領域（２）における上部ゲート領域（４）と下部ゲート領域（３）とに挟まれた部分の幅、つまりチャネル幅を規定することが可能となる。   Thus, the upper gate region (4) is formed on the bottom surface of the second trench (11). Therefore, the width of the portion sandwiched between the upper gate region (4) and the lower gate region (3) in the channel region (2), that is, the channel width is defined according to the depth of the second trench (11). It becomes possible.

したがって、半導体基板（１）にＪ−ＦＥＴ以外の素子を形成するような複合ＩＣとするに際して、チャネル領域（２）の厚みを大きくせざるを得ない場合にも、それとは独立してチャネル幅を規定することができる。このような構造は、特に、チャネル領域（２）を薄くしてチャネル幅を小さくしたい場合に有効である。   Accordingly, when a composite IC is formed in which an element other than a J-FET is formed on a semiconductor substrate (1), the channel width (2) is independent of the channel width even when the thickness of the channel region (2) must be increased. Can be defined. Such a structure is particularly effective when the channel region (2) is thin to reduce the channel width.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

（第１実施形態）
本発明の一実施形態を適用したＪ−ＦＥＴについて説明する。図１（ａ）に、本実施形態のＪ−ＦＥＴのレイアウト構成を示すと共に、図１（ｂ）、（ｃ）に、図１（ａ）のＡ−Ａ’断面図およびＢ−Ｂ’断面図を示す。以下、図１（ａ）〜（ｃ）を参照して、本実施形態のＪ−ＦＥＴについて説明する。 (First embodiment)
A J-FET to which an embodiment of the present invention is applied will be described. FIG. 1A shows the layout configuration of the J-FET of this embodiment, and FIGS. 1B and 1C show the AA ′ and BB ′ cross sections in FIG. The figure is shown. Hereinafter, the J-FET of this embodiment will be described with reference to FIGS.

図１（ａ）〜（ｃ）に示されるように、シリコン基板１中にＮ-型のチャネル領域２が備えられており、このチャネル領域２の上層および下層に、Ｐ+型拡散層で構成された下部ゲート領域３および上部ゲート領域４が備えられている。また、上部ゲート領域４の両側において、チャネル領域２の表層部にはＮ+型のソース領域５およびドレイン領域６が形成されている。これらによって、Ｊ−ＦＥＴの素子部が構成されている。 As shown in FIGS. 1A to 1C, an N − type channel region 2 is provided in a silicon substrate 1, and a P + type diffusion layer is formed above and below the channel region 2. A lower gate region 3 and an upper gate region 4 are provided. N + -type source region 5 and drain region 6 are formed on the surface layer portion of channel region 2 on both sides of upper gate region 4. By these, the element part of J-FET is comprised.

そして、これらＪ−ＦＥＴの素子部を他の素子などから電気的に分離すべく、Ｊ−ＦＥＴの素子部を囲むようにトレンチ７が形成されていると共に、このトレンチ７内に酸化膜８が埋め込まれており、これらがＪ−ＦＥＴの外周部を構成されている。   A trench 7 is formed so as to surround the element portion of the J-FET so as to electrically isolate the element portion of the J-FET from other elements, and an oxide film 8 is formed in the trench 7. These are embedded, and these constitute the outer periphery of the J-FET.

なお、図示しないが、実際には、Ｊ−ＦＥＴには、層間絶縁膜を介して、ソース領域５やドレイン領域６と電気的に接続されるＡｌ配線や上部ゲート領域４と電気的に接続されるＡｌ配線が備えられていると共に、各Ａｌ配線と電気的に接続されるパッドなどが形成されている。本実施形態の場合には、上部ゲート領域４のみをＡｌ配線やパッドを介して外部と電気的に接続し、上部ゲート領域４に印加されるゲート電圧を制御できるようにされ、下部ゲート領域５に関しては電気的にフローティング状態としている。   Although not shown, actually, the J-FET is electrically connected to the Al wiring and the upper gate region 4 that are electrically connected to the source region 5 and the drain region 6 through the interlayer insulating film. Al wiring is provided, and pads that are electrically connected to each Al wiring are formed. In the case of the present embodiment, only the upper gate region 4 is electrically connected to the outside through an Al wiring or a pad so that the gate voltage applied to the upper gate region 4 can be controlled. Is in an electrically floating state.

このようなＪ−ＦＥＴは、以下のように形成される。   Such a J-FET is formed as follows.

まず、シリコン基板１の表層部に対してＰ型不純物をイオン注入したあと、注入されたイオンを熱拡散させることで下部ゲート領域３を形成する。続いて、下部ゲート領域３を含む、シリコン基板１の表面にＮ-型層を積層し、このＮ-型層によってチャネル領域２を形成する。 First, after implanting P-type impurities into the surface layer of the silicon substrate 1, the lower gate region 3 is formed by thermally diffusing the implanted ions. Subsequently, an N − type layer is stacked on the surface of the silicon substrate 1 including the lower gate region 3, and a channel region 2 is formed by the N − type layer.

続いて、トレンチ７の形成予定領域が開口したマスクを用いて、チャネル領域２の表面から、下部ゲート領域３に達するようにエッチングを行うことでトレンチ７を形成したのち、このトレンチ７内を酸化膜８で埋め込む。例えば、酸化膜８を熱酸化によって形成しても良いし、ＣＶＤ法によって成膜形成しても良い。   Subsequently, the trench 7 is formed by performing etching from the surface of the channel region 2 so as to reach the lower gate region 3 using a mask in which the region where the trench 7 is to be formed is opened, and then the inside of the trench 7 is oxidized. The film 8 is embedded. For example, the oxide film 8 may be formed by thermal oxidation, or may be formed by CVD.

次に、上部ゲート領域４の形成予定領域が開口したマスクを用いて、チャネル領域２の表層部にＰ型イオンを注入したのち、注入されたイオンを熱拡散させることで上部ゲート領域４を形成する。さらに、ソース領域５およびドレイン領域６の形成予定領域が開口したマスクを用いて、チャネル領域２の表層部にＮ型イオンを注入したのち、注入されたイオンを熱拡散させることでソース領域５およびドレイン領域６を形成する。   Next, using a mask in which a region where the upper gate region 4 is to be formed is opened, P-type ions are implanted into the surface layer portion of the channel region 2 and then the implanted ions are thermally diffused to form the upper gate region 4. To do. Further, N type ions are implanted into the surface layer portion of the channel region 2 using a mask in which regions where the source region 5 and the drain region 6 are to be formed are opened, and then the implanted ions are thermally diffused to thermally diffuse the implanted regions. A drain region 6 is formed.

このようにして、図１（ａ）〜（ｃ）に示したＪ−ＦＥＴが形成される。なお、この後、Ｊ−ＦＥＴと外部との接続が行えるように、ソース領域５やドレイン領域６と電気的に接続されるＡｌ配線や上部ゲート領域４と電気的に接続されるＡｌ配線などを、図示しない層間絶縁膜を介して形成し、さらにＡｌ配線と電気的に接続されるパッドを形成することにより、最終的にＪ−ＦＥＴが完成する。   In this way, the J-FET shown in FIGS. 1A to 1C is formed. Thereafter, an Al wiring electrically connected to the source region 5 and the drain region 6, an Al wiring electrically connected to the upper gate region 4 and the like so that the J-FET and the outside can be connected. Then, a J-FET is finally completed by forming a pad that is formed through an interlayer insulating film (not shown), and further, a pad that is electrically connected to the Al wiring.

以上説明した本実施形態のＪ−ＦＥＴでは、素子部が他の素子などから電気的に分離されるようにするための外周部をトレンチ７および酸化膜８によって構成している。そして、トレンチ７をエッチングによって形成している。   In the J-FET of the present embodiment described above, the outer peripheral portion for allowing the element portion to be electrically isolated from other elements or the like is constituted by the trench 7 and the oxide film 8. Then, the trench 7 is formed by etching.

エッチングによるトレンチ７の幅の制御は、熱拡散による不純物の拡散量よりも精度良く行える。したがって、本実施形態のＪ−ＦＥＴによれば、チャネル領域２の形状の精度が悪化することを防ぐことが可能となる。   Control of the width of the trench 7 by etching can be performed with higher accuracy than the diffusion amount of impurities by thermal diffusion. Therefore, according to the J-FET of the present embodiment, it is possible to prevent the accuracy of the shape of the channel region 2 from deteriorating.

（第２実施形態）
本発明の第２実施形態について説明する。図２に、本実施形態におけるＪ−ＦＥＴの断面構成を示す。この図に示されるように、本実施形態のＪ−ＦＥＴは、図１に示した第１実施形態のＪ−ＦＥＴに対して、トレンチ９および酸化膜１０を形成したものである。その他の構成に関しては、第１実施形態と同様であるため、ここでは説明を省略する。 (Second Embodiment)
A second embodiment of the present invention will be described. FIG. 2 shows a cross-sectional configuration of the J-FET in the present embodiment. As shown in this figure, the J-FET of this embodiment is obtained by forming a trench 9 and an oxide film 10 with respect to the J-FET of the first embodiment shown in FIG. Since other configurations are the same as those in the first embodiment, the description thereof is omitted here.

トレンチ９は、上部ゲート領域４の両端部において、ソース領域５およびドレイン領域６よりも内側に配置され、上部ゲート領域４よりも深く、かつ、下部ゲート領域３よりも浅く、そして、上部ゲート領域４と接するように形成されている。そして、このトレンチ９を埋め込むように酸化膜１０が形成されている。このようなトレンチ９および酸化膜１０は、上述したＪ−ＦＥＴの外周部を構成するトレンチ６および酸化膜１０よりも浅いものとなっており、下部ゲート領域３とは接触せずに所定間隔離されたものとなっている。   The trench 9 is disposed inside the source region 5 and the drain region 6 at both ends of the upper gate region 4, deeper than the upper gate region 4, shallower than the lower gate region 3, and upper gate region 4 is formed so as to contact 4. An oxide film 10 is formed so as to fill the trench 9. The trench 9 and the oxide film 10 are shallower than the trench 6 and the oxide film 10 constituting the outer peripheral portion of the above-described J-FET, and are not in contact with the lower gate region 3 and separated by a predetermined distance. It has been made.

これらトレンチ９および酸化膜１０に関しては、トレンチ９の形成予定領域が開口したマスクを用いたエッチングによって形成することが可能であるが、例えば、シリコン基板１上にＳＴＩ（Shallow Trench Isolation）を行う場合には、そのＳＴＩを形成する際に同時に形成しても良いし、トレンチゲート構造の素子を形成する場合には、そのゲート用のトレンチを形成する際に同時に形成しても良い。   The trench 9 and the oxide film 10 can be formed by etching using a mask in which a region where the trench 9 is to be formed is opened. For example, when performing STI (Shallow Trench Isolation) on the silicon substrate 1. Alternatively, it may be formed at the same time when the STI is formed, or when an element having a trench gate structure is formed, it may be formed at the same time when the trench for the gate is formed.

このような構成とされた本実施形態におけるＪ−ＦＥＴでは、トレンチ９および酸化膜１０が備えられているため、チャネル領域２によって形成されるチャネル長が実質的に両トレンチ９の間の距離に規定されることになる。このため、第１実施形態に示した効果に加えて、チャネル長を制御することができるという効果を得ることができる。   In the J-FET of this embodiment configured as described above, since the trench 9 and the oxide film 10 are provided, the channel length formed by the channel region 2 is substantially equal to the distance between the trenches 9. It will be specified. For this reason, in addition to the effect shown in 1st Embodiment, the effect that channel length can be controlled can be acquired.

なお、図３では、ソース領域５およびドレイン領域６が酸化膜１０と接しないような構成として示されているが、これらソース領域５およびドレイン領域６が酸化膜１０と接するような構造であっても構わない。同様にソース領域５およびドレイン領域６がトレンチ９と接するような構造でも構わない。   In FIG. 3, the source region 5 and the drain region 6 are shown as being in contact with the oxide film 10, but the source region 5 and the drain region 6 are in contact with the oxide film 10. It doesn't matter. Similarly, the source region 5 and the drain region 6 may be in contact with the trench 9.

（第３実施形態）
本発明の第３実施形態について説明する。図３に、本実施形態におけるＪ−ＦＥＴの断面構成を示す。この図に示されるように、本実施形態のＪ−ＦＥＴは、図１に示した第１実施形態のＪ−ＦＥＴに対して、上部ゲート領域４が所定の深さの位置に配置されるようにしたものである。その他の構成に関しては、第１実施形態と同様であるため、ここでは説明を省略する。 (Third embodiment)
A third embodiment of the present invention will be described. FIG. 3 shows a cross-sectional configuration of the J-FET in the present embodiment. As shown in this figure, the J-FET of this embodiment is such that the upper gate region 4 is arranged at a predetermined depth with respect to the J-FET of the first embodiment shown in FIG. It is a thing. Since other configurations are the same as those in the first embodiment, the description thereof is omitted here.

図４に示されるように、上部ゲート領域４が形成された位置において、チャネル領域２が薄くされており、この薄くされたチャネル領域２の表層部に上部ゲート領域４が形成されている。具体的には、上部ゲート領域４が形成された位置において、チャネル領域２にトレンチ１１が形成され、このトレンチ１１の側壁に酸化膜１２が形成されている。そして、トレンチ１１の底面に上部ゲート領域４が形成されており、トレンチ１１を埋め込むようにシリコン層１３が形成された構造となっている。   As shown in FIG. 4, the channel region 2 is thinned at the position where the upper gate region 4 is formed, and the upper gate region 4 is formed in the surface layer portion of the thinned channel region 2. Specifically, a trench 11 is formed in the channel region 2 at a position where the upper gate region 4 is formed, and an oxide film 12 is formed on the side wall of the trench 11. An upper gate region 4 is formed on the bottom surface of the trench 11, and a silicon layer 13 is formed so as to fill the trench 11.

このような構造のＪ−ＦＥＴは、基本的には第１実施形態と同様の製造工程により製造されるが、トレンチ１１、酸化膜１２およびシリコン層１３の形成工程に関して、第１実施形態と異なる。   The J-FET having such a structure is basically manufactured by the same manufacturing process as that of the first embodiment, but is different from that of the first embodiment with respect to the formation process of the trench 11, the oxide film 12, and the silicon layer 13. .

すなわち、チャネル領域２が形成された後、トレンチ１１の形成予定領域が開口したマスクを用いてチャネル領域２をエッチングすることで、トレンチ１１を形成する。次に、トレンチ１１の内部を熱酸化させることで酸化膜１２を形成し、その後、酸化膜１２のうちトレンチ１１の底面上に形成された部分を異方性エッチングして除去する。このようにしてトレンチ１１の底面を露出させたのち、チャネル領域２のうちトレンチ１１の底面に相当する部分にＰ型不純物をイオン注入し、上部ゲート領域４を形成する。そして、トレンチ１１を埋め込むようにシリコン層１３を成膜し、エッチバックなどによりシリコン層１３がトレンチ１１内のみに残るようにする。このような製造工程により、本実施形態のＪ−ＦＥＴを製造することができる。   That is, after the channel region 2 is formed, the channel region 2 is etched using a mask in which a region where the trench 11 is to be formed is opened, thereby forming the trench 11. Next, the oxide film 12 is formed by thermally oxidizing the inside of the trench 11, and then a portion of the oxide film 12 formed on the bottom surface of the trench 11 is removed by anisotropic etching. After exposing the bottom surface of the trench 11 in this way, P-type impurities are ion-implanted into a portion of the channel region 2 corresponding to the bottom surface of the trench 11 to form the upper gate region 4. Then, a silicon layer 13 is formed so as to fill the trench 11, and the silicon layer 13 remains only in the trench 11 by etch back or the like. With such a manufacturing process, the J-FET of this embodiment can be manufactured.

このような構成とされた本実施形態におけるＪ−ＦＥＴでは、トレンチ１１の底面に上部ゲート領域４を形成するようにしている。このため、トレンチ１１の深さに応じてチャネル領域２における上部ゲート領域４と下部ゲート領域３とに挟まれた部分の幅、つまりチャネル幅を規定することが可能となる。   In the J-FET of this embodiment configured as described above, the upper gate region 4 is formed on the bottom surface of the trench 11. Therefore, the width of the portion sandwiched between the upper gate region 4 and the lower gate region 3 in the channel region 2, that is, the channel width can be defined according to the depth of the trench 11.

したがって、シリコン基板１にＪ−ＦＥＴ以外の素子を形成するような複合ＩＣとするに際して、チャネル領域２の厚みを大きくせざるを得ない場合、例えばＪ−ＦＥＴ以外の素子が厚いＮ-型層を必要とするような場合にも、それとは独立してチャネル幅を規定することができる。このような構造は、特に、チャネル領域２を薄くしてチャネル幅を小さくしたい場合に有効である。 Accordingly, when a composite IC in which an element other than a J-FET is formed on the silicon substrate 1, when the thickness of the channel region 2 must be increased, for example, an N − type layer in which an element other than the J-FET is thick. However, the channel width can be defined independently of the case where it is necessary. Such a structure is particularly effective when it is desired to reduce the channel width by reducing the channel region 2.

なお、ここでは図示しなかったが、本実施形態のように上部ゲート領域４が深い位置に配置される場合、上部ゲート領域４とＡｌ配線とを電気的に接続するために、シリコン層１３もＰ+型層として形成されるか、シリコン層１３の少なくとも一部に上部ゲート領域４まで繋がるＰ+型領域が形成されることになる。もちろん、シリコン層１３に代えて、直接Ａｌ配線などの導体層が配置されても構わない。 Although not shown here, when the upper gate region 4 is disposed at a deep position as in the present embodiment, the silicon layer 13 is also electrically connected to the upper gate region 4 and the Al wiring. Either a P + -type layer is formed, or a P + -type region connected to the upper gate region 4 is formed in at least a part of the silicon layer 13. Of course, instead of the silicon layer 13, a conductor layer such as an Al wiring may be directly arranged.

（他の実施形態）
上記各実施形態では、Ｊ−ＦＥＴの外周部が酸化膜８によって囲まれたものを例に挙げたが、外周部のみでなく下部ゲート領域３の下方にも酸化膜を形成することで、酸化膜によって完全にＪ−ＦＥＴが囲まれた構成となるようにしても良い。 (Other embodiments)
In each of the above embodiments, the example in which the outer peripheral portion of the J-FET is surrounded by the oxide film 8 is taken as an example. However, by forming an oxide film not only in the outer peripheral portion but also below the lower gate region 3, A configuration may be adopted in which the J-FET is completely surrounded by the film.

また、上記各実施形態では、下部ゲート領域４をフローティング状態としたが、下部ゲート領域４に所望の電圧を印加できるようにしても良い。例えば、第１実施形態に示した構造の場合には図４に示される構造となり、チャネル領域２の表面から下部ゲート領域３に達するＰ+型コンタクト層１４を形成することで、Ｐ+型コンタクト層１４を通じて、下部ゲート領域３がＡｌ配線などと電気的に接続されるような形態とすることができる。 In each of the above embodiments, the lower gate region 4 is in a floating state, but a desired voltage may be applied to the lower gate region 4. For example, when in the case of the structure shown in the first embodiment becomes the structure shown in FIG. 4, to form a P + -type contact layer 14 from the surface of the channel region 2 reaches the lower gate region 3, P + -type contact The lower gate region 3 can be electrically connected to the Al wiring or the like through the layer 14.

また、上記実施形態において、トレンチ７、９内を埋め込むように酸化膜８、１０を形成したが、酸化膜８をトレンチ７の内壁表面を覆うように形成し、トレンチ７のうち埋め込まれずに残った部分を、例えばポリシリコンなどで更に埋め込んだ構成とすることも可能である。この場合、トレンチ７、９をドープトポリシリコンで埋め込み、ドープトポリシリコンが所定電位に固定されるようにしても良いが、フローティング状態としても構わない。   In the above-described embodiment, the oxide films 8 and 10 are formed so as to fill the trenches 7 and 9. It is also possible to adopt a configuration in which the portion is further embedded with, for example, polysilicon. In this case, the trenches 7 and 9 may be filled with doped polysilicon so that the doped polysilicon is fixed at a predetermined potential, but may be in a floating state.

また、上記各実施形態では、チャネル領域２をＮ型としたＮチャネルＪ−ＦＥＴを例に挙げて説明したが、Ｐ型としたＰチャネルＪ−ＦＥＴについても本発明を適用することが可能である。この場合、各実施形態で示したＪ−ＦＥＴの各構成要素の導電型をすべて逆にした構造となる。   In each of the above embodiments, the N-channel J-FET having the channel region 2 of N type has been described as an example. However, the present invention can also be applied to a P-channel J-FET having P type. is there. In this case, the structure is such that the conductivity type of each component of the J-FET shown in each embodiment is reversed.

本発明の第１実施形態におけるＪ−ＦＥＴを示したもので、（ａ）はＪ−ＦＥＴのレイアウト図、（ｂ）は（ａ）のＡ−Ａ’断面図、（ｃ）は（ａ）のＢ−Ｂ’断面図である。1 shows a J-FET according to a first embodiment of the present invention, where (a) is a layout diagram of the J-FET, (b) is a cross-sectional view taken along line AA ′ of (a), and (c) is (a). It is BB 'sectional drawing of. 本発明の第２実施形態におけるＪ−ＦＥＴの断面図である。It is sectional drawing of J-FET in 2nd Embodiment of this invention. 本発明の第３実施形態におけるＪ−ＦＥＴの断面図である。It is sectional drawing of J-FET in 3rd Embodiment of this invention. 下部ゲート領域の電位も制御できるＪ−ＦＥＴの断面図である。It is sectional drawing of J-FET which can also control the electric potential of a lower gate area | region. 従来のＪ−ＦＥＴを示したもので、（ａ）はＪ−ＦＥＴのレイアウト図、（ｂ）は（ａ）のＣ−Ｃ’断面図、（ｃ）は（ａ）のＤ−Ｄ’断面図である。A conventional J-FET is shown, in which (a) is a layout diagram of the J-FET, (b) is a cross-sectional view along CC 'in (a), and (c) is a cross-sectional view along DD' in (a). FIG.

符号の説明Explanation of symbols

１…シリコン基板（半導体基板）、２…チャネル領域、３…下部ゲート領域、
４…上部ゲート領域、５…ソース領域、６…ドレイン領域、
７…トレンチ（第１のトレンチ）、８…酸化膜（絶縁膜）、
９…トレンチ（第２のトレンチ）、１０…酸化膜（絶縁膜）、
１１…トレンチ（第２のトレンチ）、１２…酸化膜（絶縁膜）、
１３…シリコン層（半導体層）。 DESCRIPTION OF SYMBOLS 1 ... Silicon substrate (semiconductor substrate), 2 ... Channel region, 3 ... Lower gate region,
4 ... Upper gate region, 5 ... Source region, 6 ... Drain region,
7 ... trench (first trench), 8 ... oxide film (insulating film),
9 ... trench (second trench), 10 ... oxide film (insulating film),
11 ... trench (second trench), 12 ... oxide film (insulating film),
13: Silicon layer (semiconductor layer).

Claims (4)

半導体基板（１）と、前記半導体基板（１）に形成された第１導電型のチャネル領域（２）と、前記チャネル領域（２）の下方に配置された第２導電型の下部ゲート領域（３）と、前記チャネル領域（２）の上方に配置された第２導電型の上部ゲート領域（４）と、前記チャネル領域（２）の表層部における前記上部ゲート領域（４）の両側の位置に形成された第１導電型のソース領域（５）およびドレイン領域（６）と、を有してなる素子部と、
前記チャネル領域（２）、前記下部ゲート領域（３）、前記上部ゲート領域（４）、前記ソース領域（５）および前記ドレイン領域（６）を囲むように形成された、前記チャネル領域（２）の表面から前記下部ゲート領域（３）に達する第１のトレンチ（７）と、該第１のトレンチ（７）の少なくとも内壁表面を覆うように形成された第１の絶縁膜（８）と、を有してなる外周部と、
を備えていることを特徴とするＪ−ＦＥＴ。 A semiconductor substrate (1), a first conductivity type channel region (2) formed in the semiconductor substrate (1), and a second conductivity type lower gate region (under the channel region (2)) 3), a second conductivity type upper gate region (4) disposed above the channel region (2), and positions on both sides of the upper gate region (4) in the surface layer portion of the channel region (2) A first conductivity type source region (5) and a drain region (6) formed in
The channel region (2) formed so as to surround the channel region (2), the lower gate region (3), the upper gate region (4), the source region (5) and the drain region (6). A first trench (7) reaching the lower gate region (3) from the surface of the first trench, and a first insulating film (8) formed to cover at least the inner wall surface of the first trench (7); An outer peripheral portion having
A J-FET comprising: 前記上部ゲート領域（４）の両側において、前記ソース領域（５）および前記ドレイン領域（６）よりも内側に形成され、前記上部ゲート領域（４）よりも深く、かつ、前記下部ゲート領域（３）よりも浅く構成された第２のトレンチ（９）と、
前記第２のトレンチ（９）の少なくとも内壁表面を覆うように形成された第２の絶縁膜（１０）とを有していることを特徴とする請求項１に記載のＪ−ＦＥＴ。 On both sides of the upper gate region (4), it is formed inside the source region (5) and the drain region (6), deeper than the upper gate region (4), and the lower gate region (3 A second trench (9) constructed shallower than
The J-FET according to claim 1, further comprising a second insulating film (10) formed so as to cover at least an inner wall surface of the second trench (9). 前記ソース領域（５）および前記ドレイン領域（６）が前記第２の絶縁膜（１０）に接していることを特徴とする請求項２に記載のＪ−ＦＥＴ。 The J-FET according to claim 2, wherein the source region (5) and the drain region (6) are in contact with the second insulating film (10). 前記チャネル領域（２）のうち、前記上部ゲート領域（４）が形成される位置に形成された第２のトレンチ（１１）と、
前記第２のトレンチ（１１）の側壁に形成された絶縁膜（１２）と、
前記絶縁膜（１２）と共に、前記第２のトレンチ（１１）を埋め込むように形成された半導体層（１３）もしくは導体層とを有し、
前記上部ゲート領域（４）は、前記チャネル領域（５）のうち前記第２のトレンチ（１１）の底面に相当する部分に形成されていることを特徴とする請求項１に記載のＪ−ＦＥＴ。
A second trench (11) formed at a position where the upper gate region (4) is formed in the channel region (2);
An insulating film (12) formed on a sidewall of the second trench (11);
A semiconductor layer (13) or a conductor layer formed so as to bury the second trench (11) together with the insulating film (12),
The J-FET according to claim 1, wherein the upper gate region (4) is formed in a portion of the channel region (5) corresponding to a bottom surface of the second trench (11). .
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