JP2006101589A - Ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】 補助スイッチの導通期間を最適化して、確実なソフトスイッチングと補助スイッチにおける電力損失の最小化を図るＤＣ−ＤＣコンバータを提供すること。
【解決手段】 分圧回路２１において、高圧電圧ＶＵおよび電圧ＶＸに対して抵抗分圧が行われ、電圧比較回路２２において、電圧ＶＸの分圧電圧が高圧電圧ＶＵの分圧電圧を下回ることにより、ローレベルの出力信号ＣＯが出力される。タイミング調整回路２３において、ローレベルの出力信号ＣＯにより駆動信号ＶＧＱ４がローレベルになると共に、インバータゲートＩ１を介して駆動信号ＶＧＱ２がハイレベルになる。補助トランジスタＱ４が非導通となり主トランジスタＱ２が導通する。回路定数や素子特性等に応じて、分圧回路の抵抗分圧比を調整し信号遅延を調整することにより、補助トランジスタＱ４の導通後、主トランジスタＱ２がソフトスイッチングされるまでの時間を必要最小限にすることが可能となる。
【選択図】 図２

Description

本発明は、ＤＣ−ＤＣコンバータに関し、特に、ソフトスイッチングＤＣ−ＤＣコンバータにおける損失低減に関するものである。

主スイッチに先行して導通する補助スイッチを備えて、主スイッチのソフトスイッチング動作を行うＤＣ−ＤＣコンバータにおいて、補助スイッチによる電力損失を抑制するためには、補助スイッチの導通後、主スイッチがソフトスイッチング可能になり次第、直ちに主スイッチを導通させるように切り替えることが求められる。
特許文献１に開示されている切り替え型電力供給装置は、入力点と出力点との間で電磁エネルギの転送を制御するように接続され、周期的に導通状態を切り替えるＦＥＴパワースイッチを、ＦＥＴパワースイッチにかかる電圧が減少するタイミングで切り替える、いわゆるソフトスイッチング機能を利用した電力供給装置を目的としている。

図５に示すように、ＦＥＴパワースイッチＱ１００のターンオン遷移時の電力消費を抑えるために、ＦＥＴパワースイッチＱ１００のドレイン−ソース間パスに並列に、インダクタＬ２００とダイオードＣＲ２００とＦＥＴ補助スイッチＱ２００からなる直列回路が接続されている。

ＦＥＴパワースイッチＱ１００、ＦＥＴ補助スイッチＱ２００は、共鳴電圧スナバ駆動回路により制御される。ＰＷＭ電圧がハイとなると、バッファＵ１００がハイとなりＦＥＴ補助スイッチＱ２００は導通状態になると共に、バッファＵ２００がローとなりＦＥＴパワースイッチＱ１００は非導通状態に保持される。ＦＥＴ補助スイッチＱ２００の導通に応じて、ＦＥＴパワースイッチＱ１００のドレイン電圧が基準電圧ＶＢＩＡＳ以下に落ちると、ダイオードＣＲ４００が順方向バイアスされて、ＦＥＴトランジスタＱ３００を導通状態とする。これにより、ＦＥＴトランジスタＱ４００が導通状態となり、ＦＥＴトランジスタＱ３００のゲート電圧を減少させ、両ＦＥＴトランジスタＱ３００、Ｑ４００を導通状態にラッチする。ラッチにより、ＦＥＴトランジスタＱ５００を導通状態としてバッファＵ１００がローレベルとなり、ＦＥＴ補助スイッチＱ２００が非導通とされる。合せて、バッファＵ２００がハイレベルとなり、ＦＥＴパワースイッチＱ１００が導通状態となる。ＦＥＴパワースイッチＱ１００の導通状態の遷移は、そのドレイン電圧が基準電圧ＶＢＩＡＳ以下に落ちるタイミングでソフトスイッチング行われ、スイッチング損失が低減される。

特開平７−２４５９４０号公報（第０００８、００１０、００１１段落）

上記特許文献１によるソフトスイッチングは、ＦＥＴパワースイッチＱ１００のドレイン電圧が基準電圧ＶＢＩＡＳ以下の固定された電圧値に低下したことを受けて行なわれる。しかしながら、ＤＣ−ＤＣコンバータにおいては、入力電圧、出力電圧、および入力側から出力側へ電磁エネルギを伝送するインダクタのインダクタンス等の動作条件は、固定されたのもではなく、様々に異なることが考えられる。例えば、固定された電圧値に応じてＦＥＴパワースイッチＱ１００の導通遷移を行う場合、動作中に入力電圧や出力電圧が変動する場合や、ＤＣ−ＤＣコンバータの動作を開始した直後など、動作条件が変動することが考えられる。ＦＥＴ補助スイッチＱ２００の導通から、ＦＥＴパワースイッチＱ１００のドレイン電圧がソフトスイッチングに適した低電圧の電圧レベルに移行する時間は、これらの諸条件に違いにより異なる。また、ＤＣ−ＤＣコンバータの回路構成、仕様素子の特性、配線径路上の寄生負荷等の回路条件により、信号伝播のタイミングは異なることが一般的である。固定された電圧値に応じてＦＥＴパワースイッチＱ１００の導通遷移が行われる上記特許文献１では、上記の動作条件や回路条件の違いにより、ＦＥＴパワースイッチＱ１００のドレイン端子の電圧が固定された電圧値に達しないとスイッチングが行われない場合もある。的確なソフトスイッチングが行われないおそれがあり問題である。

本発明は前記背景技術の課題を解消するためになされたものであり、ソフトスイッチング動作が行われるＤＣ−ＤＣコンバータにおいて、補助スイッチにおける電力損失の抑制を図ると共に、確実なソフトスイッチング動作を行うことが可能なＤＣ−ＤＣコンバータを提供することを目的とする。

前記目的を達成するために、本発明に係るＤＣ−ＤＣコンバータは、主スイッチに先行して導通する補助スイッチを備えて、主スイッチのソフトスイッチング動作を行うＤＣ−ＤＣコンバータにおいて、主スイッチの電流径路端子のうち、スイッチングに応じて電圧変動を伴う端子の端子電圧と、ＤＣ−ＤＣコンバータ内の電流径路の電圧である参照電圧を検出する電圧検出部と、端子電圧と参照電圧とに応じて、主スイッチを導通するタイミング調整部とを備えることを特徴とする。

上記のＤＣ−ＤＣコンバータでは、補助スイッチが主スイッチの導通に先行して導通することにより、主スイッチのソフトスイッチング動作が行われる。主スイッチの導通は、電圧検出部により、主スイッチの電流径路端子で、スイッチングに応じて電圧変動を伴う端子の端子電圧と、ＤＣ−ＤＣコンバータ内の電流径路の電圧である参照電圧を検出して、タイミング調整部により、端子電圧と参照電圧とに応じて主スイッチが導通される。

これにより、主スイッチをソフトスイッチング動作により導通させることを目的として、主スイッチの導通に先立ち補助スイッチが導通する。補助スイッチの導通に応じて電圧変動を伴う端子の端子電圧を検出する。この端子電圧と、ＤＣ−ＤＣコンバータ内の電流径路の電圧である参照電圧戸に応じて、主スイッチを導通するタイミングを調整でき、確実なゼロボルトスイッチング動作により主スイッチのソフトスイッチングを行い、スイッチング損失の低減を図ることができる。

ＤＣ−ＤＣコンバータにおける、回路定数や動作条件、更に、回路素子のばらつきや実装に伴う寄生負荷成分等に関わらず、主スイッチの導通タイミングを確実に検出することができる。主スイッチの導通を確実にソフトスイッチング動作により行うことができ、スイッチング損失を充分に低減することができる。

的確なタイミングで主スイッチのソフトスイッチングを行うことができるので、主スイッチのソフトスイッチングのための補助スイッチの導通期間を必要最小限の時間に留めることができる。補助スイッチの導通損失を低減することができる。

本発明によれば、補助スイッチにおける電力損失の抑制を図ると共に、動作条件や回路条件が異なる場合でも確実にソフトスイッチング動作を行うことができる。

以下、本発明のＤＣ−ＤＣコンバータについて具体化した実施形態を図１乃至図４に基づき図面を参照しつつ詳細に説明する。

図１は、実施形態のＤＣ−ＤＣコンバータの回路図である。主トランジスタの導通に先行して補助トランジスタを導通させることにより、主トランジスタのコレクタ端子−エミッタ端子間の電位差が僅少な状態で、主トランジスタを導通させることにより、導通時のスイッチング損失の低減を図る、いわゆるソフトスイッチング機能を有して構成される、昇降圧ＤＣ−ＤＣコンバータである。

昇降圧ＤＣ−ＤＣコンバータは、低圧電源端子ＴＬに電圧源ＶＬが接続され、低圧電圧ＶＬを昇圧して高圧電源端子ＴＵに接続されている電圧源ＶＵに供給すると共に、高圧電源端子ＴＵに電圧源ＶＵが接続され、高圧電圧ＶＵを降圧して低圧電源端子ＴＬに接続されている電圧源ＶＬに供給する。高圧電源端子ＴＵに負荷としてモータを接続する場合、モータの駆動電圧である高圧電圧ＶＵを、低圧電圧ＶＬを昇圧して供給すると共に、モータによる回生エネルギを電圧源ＶＬに再充電する等の用途においても使用することができる。図１に示す昇降圧ＤＣ−ＤＣコンバータは、電圧源ＶＬおよびＶＵの基準電圧端子ＴＳが共通に接続された、いわゆる非絶縁型のＤＣ−ＤＣコンバータである。

主トランジスタＱ１、Ｑ２は、主トランジスタＱ１のエミッタ端子と主トランジスタＱ２のコレクタ端子とが接続点Ｘで接続されると共に、主トランジスタＱ１のコレクタ端子が高圧電源端子ＴＵに、主トランジスタＱ２のエミッタ端子が基準電圧端子ＴＳに接続され、高圧電源端子ＴＵと基準電圧端子ＴＳとの間に直列に接続されている。尚、主トランジスタＱ１、Ｑ２のベース端子は、各々、降圧スイッチング調整回路１、および昇圧スイッチング調整回路２に接続されている。主トランジスタＱ１、Ｑ２には、エミッタ端子からコレクタ端子に向かって順方向となるように、逆並列ダイオードＤ１、Ｄ２が接続されている。また、主トランジスタＱ１、Ｑ２のコレクタ端子とエミッタ端子との端子間には、各々、コンデンサＣ１、Ｃ２が接続されている。接続点Ｘと低圧電源端子ＴＬとの間には、インダクタＬ１が接続されている。また、低圧電源端子ＴＬおよび高圧電源端子ＴＵと、基準電圧端子ＴＳとの間には、電圧源ＶＬ、ＶＵに並列にコンデンサＣＬ、ＣＵが接続されている。

ここで、高圧電源端子ＴＵに接続される負荷とは、例えば、インバータ回路等を介して駆動されるインダクションモータ等が考えられる。ガソリンエンジンとモータ駆動との切り替えにより走行するハイブリッド自動車や、モータ駆動のみによって走行する電気自動車等に適用する場合が一例である。

低圧電圧ＶＬを高圧電圧ＶＵに昇圧する昇圧コンバータとして動作する場合は、主トランジスタＱ２の導通によりインダクタＬ１に蓄積された電磁エネルギを、主トランジスタＱ１および逆並列ダイオードＤ１を介して高圧電源端子ＴＵに供給することにより行われる。また、高圧電圧ＶＵを低圧電圧ＶＬに降圧する降圧コンバータとして動作する場合は、主トランジスタＱ１の導通によりインダクタＬ１に蓄積された電磁エネルギを、主トランジスタＱ２および逆並列ダイオードＤ２を介して低圧電源端子ＴＬに供給することにより行われる。

ここで、コンデンサＣＬ、ＣＵは平滑用のコンデンサである。また、主トランジスタＱ１、Ｑ２は、ＩＧＢＴ、ＭＯＳ、バイポーラ等のトランジスタを使用することができる。この場合、逆並列ダイオードＤ１、Ｄ２は、各主トランジスタＱ１、Ｑ２に内蔵されている場合の他、別途ダイオード素子を接続することもできる。

補助トランジスタＱ３、Ｑ４は、インダクタＬ３、Ｌ４を経て、主トランジスタＱ１、Ｑ２の各々のコレクタ・エミッタ端子間に接続されている。主トランジスタＱ１、Ｑ２の接続点Ｘは、インダクタＬ３を介して補助トランジスタＱ３のエミッタ端子と接続され、インダクタＬ４を介して補助トランジスタＱ４のコレクタ端子と接続されている。補助トランジスタＱ３のコレクタ端子、および補助トランジスタＱ４のエミッタ端子は、各々、高圧電源端子ＴＵおよび基準電圧端子ＴＳに接続されている。

インダクタＬ３と補助トランジスタＱ３との接続点には、基準電圧端子ＴＳからダイオードＤ５およびＤ３が順方向に接続されており、ダイオードＤ５とダイオードＤ３の接続点と接続点Ｘとの間には、コンデンサＣ３が接続されている。また、インダクタＬ４と補助トランジスタＱ４との接続点から高圧電源端子ＴＵに向けて、ダイオードＤ４およびＤ６が順方向に接続されており、ダイオードＤ４とダイオードＤ６の接続点と接続点Ｘとの間には、コンデンサＣ４が接続されている。

ここで、コンデンサＣ３、ダイオードＤ３、Ｄ５、およびコンデンサＣ４、ダイオードＤ４、Ｄ６で構成される回路部分は、後述するソフトスイッチング動作に起因して導通する補助トランジスタＱ３、Ｑ４によってインダクタＬ３、Ｌ４に蓄積された電磁エネルギを、出力側に放出することを目的として備えられている。補助トランジスタＱ３、Ｑ４の導通によりインダクタＬ３、Ｌ４に電磁エネルギが蓄積されていく。ソフトスイッチングの後、補助トランジスタＱ３、Ｑ４は非導通とされる。このとき、インダクタＬ３、Ｌ４に蓄積されている電磁エネルギが、ダイオードＤ３、Ｄ４を介してコンデンサＣ３、Ｃ４に移動する。その後、コンデンサＣ３、Ｃ４からダイオードＤ５、Ｄ６を介して、各々、低圧電源端子ＴＬ、高圧電源端子ＴＵに放出する。尚、補助トランジスタＱ３、Ｑ４が補助スイッチの一例である。

降圧スイッチング調整回路１、および昇圧スイッチング調整回路２は、高圧電源端子ＴＵから高圧電圧ＶＵを受けると共に、降圧ＰＷＭ制御回路３、および昇圧ＰＷＭ制御回路４から出力されるＰＷＭ制御信号を受け、主トランジスタＱ２、補助トランジスタＱ４、および主トランジスタＱ１、補助トランジスタＱ３のベース端子に、トランジスタの駆動信号を出力する。

ここで、ＰＷＭ制御信号とは、ＤＣ−ＤＣコンバータにおいて、入出力電圧値に応じて略定まる、主トランジスタＱ２、またはＱ１のスイッチングデューティに応じて出力される信号である。ソフトスイッチング動作が行われるＤＣ−ＤＣコンバータでは、昇圧型、または降圧型のＤＣ−ＤＣコンバータにおいて各々定まる入出力電圧関係により、入力電圧に対する、主トランジスタＱ２と補助トランジスタＱ４、または主トランジスタＱ１と補助トランジスタＱ３とのスイッチングデューティが設定され、出力電圧が維持されることとなる。図１では、昇圧ＰＷＭ制御回路４から出力されるＰＷＭ制御信号のうち、主トランジスタＱ２のＰＷＭ制御信号をＶＱ２ＰＷＭで表記し、補助トランジスタＱ４のＰＷＭ制御信号をＶＱ４ＰＷＭで表記している。また、昇圧スイッチング調整回路２から出力されるトランジスタの駆動信号のうち、主トランジスタＱ２の駆動信号をＶＧＱ２で表記し、補助トランジスタＱ４の駆動信号をＶＧＱ４で表記している。

図１の実施形態における昇降圧ＤＣ−ＤＣコンバータの基本動作を説明する。先ず、昇圧動作を例にとり説明する。ソフトスイッチング機能を備えた基本的なスイッチング制御の説明として、ここでは、主トランジスタＱ２、補助トランジスタＱ４の駆動制御は、昇圧ＰＷＭ制御回路４から出力されるＰＷＭ制御信号ＶＱ２ＰＷＭ、ＶＱ４ＰＷＭにより行われるものとして説明する。昇圧スイッチング調整回路２によるＰＷＭ制御信号ＶＱ２ＰＷＭ、ＶＱ４ＰＷＭの調整については、図２以降に説明する。

主トランジスタＱ２が導通すると、低圧電源端子ＴＬからインダクタＬ１および主トランジスタＱ２を介して基準電圧端子ＴＳに至る電流径路が確立される。インダクタＬ１の端子間には低圧電圧ＶＬが印加され、低圧電源端子ＴＬから接続点Ｘに向う方向（この方向を正方向とする。）に、ｄＩＬ１／ｄｔ＝ＶＬ／Ｌ１（インダクタＬ１のインダクタンス値をＬ１とする。）で略定められる正の時間傾きを有するインダクタ電流ＩＬ１が流れる。インダクタＬ１にはインダクタ電流ＩＬ１に応じた電磁エネルギが蓄積される。

昇圧ＰＷＭ制御回路４で定められるスイッチングデューティの経過後、主トランジスタＱ２が非導通となる。このときの接続点Ｘの電圧ＶＸは、直前まで主トランジスタＱ２が導通しているため、基準電圧端子ＴＳの電圧である基準電圧に略等しい電圧値となっている。このためコンデンサＣ１は充電状態にありコンデンサＣ２は放電状態にある。主トランジスタＱ２の非導通後、インダクタ電流ＩＬ１は、コンデンサＣ１の放電、およびＣ２の充電に費やされる。このため、電圧ＶＸの電圧値上昇は、主トランジスタＱ２の非導通に遅れて行われる。このため、主トランジスタＱ２の非導通状態へのスイッチングは、コレクタ・エミッタ間に僅かな電圧が印加された状態で行われることとなる。主トランジスタＱ２の非導通状態へのスイッチングはゼロボルトスイッチング（ＺＶＳ）であり、スイッチング損失の低減を図ることができる。

主トランジスタＱ２の非導通に伴い、インダクタＬ１に蓄積されている電磁エネルギは、逆並列ダイオードＤ１を介して、インダクタＬ１から高圧電源端子ＴＵに向かって放出される。インダクタ電流ＩＬ１が高圧電源端子ＴＵに向かって流れる。これにより、電磁エネルギが高圧電源端子ＴＵに放出されて高圧電源端子ＴＵに昇圧された高圧電圧ＶＵが供給される。接続点Ｘは高圧電圧ＶＵに略等しい電圧となり、インダクタＬ１の端子間には高圧電圧ＶＵと低圧電圧ＶＬとの差電圧が、接続点Ｘから低圧電源端子ＴＬに向う方向（この方向を負方向とする。）に印加され、インダクタＬ１には、ｄＩＬ１／ｄｔ＝−（ＶＵ−ＶＬ）／Ｌ１（インダクタＬ１のインダクタンス値をＬ１とする。）で略定められる負の時間傾きを有するインダクタ電流ＩＬ１が流れる。

尚、昇圧動作においては、主トランジスタＱ１は導通制御される必要はないが、逆並列ダイオードＤ１にインダクタ電流ＩＬ１が流れるタイミングで導通状態に遷移させる制御も可能である。いわゆる同期整流動作である。このときの導通状態への遷移は、コンデンサＣ１は放電状態、コンデンサＣ２は充電状態となっているため、主トランジスタＱ１のコレクタ・エミッタ間に僅かな電圧が印加された状態で、ゼロボルトスイッチング（ＺＶＳ）が行われる。主トランジスタＱ１の導通状態へのスイッチング損失の低減を図ることができる。この場合、主トランジスタＱ１は同期整流素子として動作する。並列に逆並列ダイオードＤ１が接続されているので、逆並列ダイオードＤ１により整流作用を奏することも可能であり、昇圧動作においては主トランジスタＱ１を非導通に維持しておくことも可能である。

上記の状態が維持され、インダクタＬ１に蓄積された電磁エネルギは、順次、高圧電源端子ＴＵに向かって放出される。その後、昇圧ＰＷＭ制御回路４により定められるタイミングで、再び、インダクタＬ１に電磁エネルギを蓄積する期間が開始する。インダクタＬ１への電磁エネルギの蓄積は、主として主トランジスタＱ２で行われるのであるが、主トランジスタＱ２の導通遷移時のソフトスイッチングを可能とするため、主トランジスタＱ２の導通遷移に先立ち、補助トランジスタＱ４が導通する。接続点Ｘから、インダクタＬ４を介して基準電圧端子ＴＳへの電流径路が形成される。逆並列ダイオードＤ１等に流れていたインダクタ電流ＩＬ１が、形成された電流経路にバイパスされると共に、コンデンサＣ２等の容量成分に蓄積されている電磁エネルギが放出される。

ここで、インダクタＬ１のインダクタンス値（Ｌ１）に比して、インダクタＬ４のインダクタンス値（Ｌ４）を、充分に小さい値とすれば（Ｌ４＜＜Ｌ１）、補助トランジスタＱ４の導通前の電圧ＶＸが略高圧電圧ＶＵであることと相俟って、補助トランジスタＱ４の導通に伴い流れるインダクタ電流ＩＬ４の時間傾きは、ｄ（ＩＬ４）／ｄｔ＝ＶＸ／Ｌ４の計算式において、ＶＸが大きく、Ｌ４が小さいことより、インダクタ電流ＩＬ１に比して、急峻な傾きを有することとなる。短時間で、インダクタ電流ＩＬ１の全量がインダクタＬ４にバイパスされると共に、コンデンサＣ２等の容量成分に蓄積されている電磁エネルギが放出されて電圧ＶＸが基準電圧に近づく。電圧ＶＸが基準電圧に近づいたタイミングで主トランジスタＱ２を導通すれば、主トランジスタＱ２の導通状態へのスイッチングをゼロボルトスイッチング（ＺＶＳ）とすることができ、スイッチング損失の低減を図ることができる。

以下、上記の動作を繰り返すことにより、図１に示す昇降圧ＤＣ−ＤＣコンバータにおいて、ソフトスイッチング動作により昇圧動作を行うことができる。

次に、降圧動作について説明する。主トランジスタＱ１が導通すると、高圧電源端子ＴＵから主トランジスタＱ１およびインダクタＬ１を介して低圧電源端子ＴＬに至る電流径路が確立される。インダクタＬ１の端子間には高圧電圧ＶＵと低圧電圧ＶＬとの差電圧が印加され、接続点Ｘから低圧電源端子ＴＬに向う方向（この方向を正方向とする。）に、ｄＩＬ１／ｄｔ＝（ＶＵ−ＶＬ）／Ｌ１（インダクタＬ１のインダクタンス値をＬ１とする。）で略定められる正の時間傾きを有するインダクタ電流ＩＬ１が流れる。インダクタＬ１にはインダクタ電流ＩＬ１に応じた電磁エネルギが蓄積される。

降圧ＰＷＭ制御回路３で定められるスイッチングデューティの経過後、主トランジスタＱ１が非導通となる。このときの接続点Ｘの電圧ＶＸは、直前まで主トランジスタＱ１が導通しているため、高圧電源端子ＴＵの電圧である高圧電圧ＶＵに略等しい電圧値となっている。このためコンデンサＣ１は放電状態にありコンデンサＣ２は充電状態にある。主トランジスタＱ１の非導通後、インダクタ電流ＩＬ１は、コンデンサＣ１の充電、およびＣ２の放電に費やされる。このため、電圧ＶＸの電圧値下降は、主トランジスタＱ１の非導通に遅れて行われる。このため、主トランジスタＱ１の非導通状態へのスイッチングは、コレクタ・エミッタ間に僅かな電圧が印加された状態で行われることとなる。主トランジスタＱ１の非導通状態へのスイッチングはゼロボルトスイッチング（ＺＶＳ）であり、スイッチング損失の低減を図ることができる。

主トランジスタＱ１の非導通後、インダクタＬ１に蓄積されている電磁エネルギは、逆並列ダイオードＤ２を介して電流径路が確保されることにより、インダクタＬ１から低圧電源端子ＴＬに向かって放出される。インダクタ電流ＩＬ１が低圧電源端子ＴＬに向かって流れる。これにより、電磁エネルギが低圧電源端子ＴＬに放出されて低圧電源端子ＴＬに降圧された低圧電圧ＶＬが供給される。接続点Ｘは基準電圧に略等しい電圧となり、インダクタＬ１の端子間には低圧電圧ＶＬに略等しい電圧が、低圧電源端子ＴＬから接続点Ｘに向う方向（この方向を負方向とする。）に印加され、インダクタＬ１には、ｄＩＬ１／ｄｔ＝−ＶＬ／Ｌ１（インダクタＬ１のインダクタンス値をＬ１とする。）で略定められる負の時間傾きを有するインダクタ電流ＩＬ１が流れる。

尚、降圧動作においては、主トランジスタＱ２は導通制御される必要はないが、逆並列ダイオードＤ２にインダクタ電流ＩＬ１が流れるタイミングで導通状態に遷移させる制御も可能である。いわゆる同期整流動作である。このときの導通状態への遷移は、コンデンサＣ１は充電状態、コンデンサＣ２は放電状態となっているため、主トランジスタＱ２のコレクタ・エミッタ間に僅かな電圧が印加された状態で、ゼロボルトスイッチング（ＺＶＳ）が行われる。主トランジスタＱ１の導通状態へのスイッチング損失の低減を図ることができる。この場合、主トランジスタＱ２は同期整流素子として動作する。並列に逆並列ダイオードＤ２が接続されているので、逆並列ダイオードＤ２により整流作用を奏することも可能であり、降圧動作においては主トランジスタＱ２を非導通に維持しておくことも可能である。

上記の状態が維持され、インダクタＬ１に蓄積された電磁エネルギは、順次、低圧電源端子ＴＬに向かって放出される。その後、降圧ＰＷＭ制御回路３により定められるタイミングで、再び、インダクタＬ１に電磁エネルギを蓄積する期間が開始する。インダクタＬ１への電磁エネルギの蓄積は、主として主トランジスタＱ１で行われるのであるが、主トランジスタＱ１の導通遷移時のソフトスイッチングを可能とするため、主トランジスタＱ１の導通遷移に先立ち、補助トランジスタＱ３が導通する。高圧電源端子ＴＵから、補助トランジスタＱ３およびインダクタＬ３を介して接続点Ｘへの電流径路が形成される。逆並列ダイオードＤ２等に流れていたインダクタ電流ＩＬ１が、形成された電流経路にバイパスされると共に、コンデンサＣ１等の容量成分に蓄積されている電磁エネルギが放出される。

ここで、インダクタＬ１のインダクタンス値（Ｌ１）に比して、インダクタＬ３のインダクタンス値（Ｌ３）を、充分に小さい値とすれば（Ｌ３＜＜Ｌ１）、補助トランジスタＱ３の導通前の電圧ＶＸが略基準電圧であることと相俟って、補助トランジスタＱ３の導通に伴い流れるインダクタ電流ＩＬ３の時間傾きは、ｄ（ＩＬ３）／ｄｔ＝ＶＵ／Ｌ３の計算式において、ＶＵが大きく、Ｌ３が小さいことより、インダクタ電流ＩＬ１に比して、急峻な傾きを有することとなる。短時間で、インダクタ電流ＩＬ１の全量がインダクタＬ３にバイパスされると共に、コンデンサＣ１等の容量成分に蓄積されている電磁エネルギが放出されて電圧ＶＸが高圧電圧ＶＵに近づく。電圧ＶＸが高圧電圧ＶＵに近づいたタイミングで主トランジスタＱ１を導通すれば、主トランジスタＱ１の導通状態へのスイッチングをゼロボルトスイッチング（ＺＶＳ）とすることができ、スイッチング損失の低減を図ることができる。

以下、上記の動作を繰り返すことにより、図１に示す昇降圧ＤＣ−ＤＣコンバータにおいて、ソフトスイッチング動作により降圧動作を行うことができる。

次に、図２に示す、昇圧スイッチング調整回路２について説明をする。上記の昇圧制御についての基本動作においては、主トランジスタＱ２の導通に先立ち導通する補助トランジスタＱ４により、接続点Ｘの電圧ＶＸは、電圧低下して基準電圧に近づくものではある。接続点Ｘの電圧ＶＸが充分に低下した後に主トランジスタＱ２を導通してやれば、主トランジスタＱ２の導通に際し、コレクタ・エミッタ端子間の印加電圧は充分に低い電圧値となっており、有効にゼロボルトスイッチング（ＺＶＳ）が行われ、スイッチング損失が充分に低減されたソフトスイッチング動作を実現することができるものではある。

しかしながら、電圧ＶＸの電圧降下における時間傾きは、インダクタＬ４の特性、コンデンサＣ２等の容量成分の違い、補助トランジスタＱ４の特性等の回路定数により、また、高圧電圧ＶＵ、低圧電圧ＶＬの電圧値に応じて、様々に異なるものである。更に、素子個体間のばらつきや、その他の素子や実装上の配線に伴う寄生負荷成分の違いに応じて、異なることも考えられる。このため、補助トランジスタＱ４の導通から主トランジスタＱ２の導通までの時間間隔が固定された、昇圧ＰＷＭ制御回路４からのＰＷＭ制御信号ＶＱ２ＰＷＭ、ＶＱ４ＰＷＭでは、主トランジスタＱ２の導通の際、最適なソフトスイッチングのタイミングを実現することが困難な場合がある。

そこで、図２に示す昇圧スイッチング調整回路２を備えて、昇圧ＰＷＭ制御回路４から出力されるＰＷＭ制御信号ＶＱ２ＰＷＭによる主トランジスタＱ２の導通、およびＰＷＭ制御信号ＶＱ４ＰＷＭによる補助トランジスタＱ４の非導通のタイミングを調整することが有効である。

昇圧スイッチング調整回路２は、分圧回路２１、電圧比較回路２２、およびタイミング調整回路２３を備えて構成されている。接続点Ｘの電圧ＶＸと、参照電圧として高圧電源端子ＴＵに供給される高圧電圧ＶＵとが入力される。また、昇圧ＰＷＭ制御回路４（図１）から出力されるＰＷＭ制御信号ＶＱ２ＰＷＭ、ＶＱ４ＰＷＭが入力される。出力信号として、主トランジスタＱ２を駆動制御する駆動信号ＶＧＱ２、および補助トランジスタＱ４を駆動制御する駆動信号ＶＧＱ４が、出力される。

分圧回路２１は、高圧電圧ＶＵ、および電圧ＶＸの各々に対して抵抗分圧回路を備えて構成されている。高圧電圧ＶＵは、抵抗素子Ｒ１の一端子に入力され、抵抗素子Ｒ２との間で抵抗分圧される。分圧点は、電圧比較回路２２の反転入力端子に接続されている。電圧ＶＸは、抵抗素子Ｒ３の一端子に入力され、抵抗素子Ｒ４との間で抵抗分圧される。分圧点は、電圧比較回路２２の非反転入力端子に接続されている。抵抗素子Ｒ１、Ｒ２、および抵抗素子Ｒ３、Ｒ４を備えて構成される各々の抵抗分圧回路における分圧比は、高圧電圧ＶＵの電圧値、および分圧回路２１から電圧比較回路２２、タイミング調整回路２３を介して出力される駆動信号ＶＧＱ２、ＶＧＱ４の伝播遅延、および駆動される主トランジスタＱ２および補助トランジスタＱ４の導通状態が遷移する際の遅延等を加味して設定される。

電圧比較回路２２は、高圧電圧ＶＵおよび電圧ＶＸが、分圧回路２１において抵抗分圧された上で電圧比較される。電圧ＶＸの分圧電圧値が、高圧電圧ＶＵの分圧電圧値を下回ることにより、出力信号ＣＯがローレベルに反転して出力される。

タイミング調整回路２３は、電圧比較回路２２の出力信号ＣＯとＰＷＭ制御信号ＶＱ４ＰＷＭとが入力されるアンドゲートＡ１を備え、駆動信号ＶＧＱ４が出力される。また、ＰＷＭ制御信号ＶＱ２ＰＷＭ、ＶＱ４ＰＷＭが入力されるオアゲートＯ１を備えている。オアゲートＯ１の出力信号は、駆動信号ＶＧＱ４が入力されるインバータゲートＩ１の出力信号と共に、アンドゲートＡ２に入力され、アンドゲートＡ２から駆動信号ＶＧＱ２が出力される。タイミング調整回路２３においては、昇圧ＰＷＭ制御回路４から出力されるＰＷＭ制御信号ＶＱ２ＰＷＭ、ＶＱ４ＰＷＭと共に、電圧比較回路２２の出力信号ＣＯが入力されている。

ＰＷＭ制御信号ＶＱ２ＰＷＭ、ＶＱ４ＰＷＭで定められる、主トランジスタＱ２および補助トランジスタＱ４の導通期間を基本として、電圧比較回路２２からの出力信号ＣＯに応じて、主トランジスタＱ２の導通タイミングと、補助トランジスタＱ４の非導通タイミングとが調整される。接続点Ｘの電圧ＶＸと高圧電圧ＶＵとが、分圧回路２１において抵抗分圧され、接続点Ｘの電圧ＶＸの分圧値が高圧電圧ＶＵの分圧値に比して、低下したことに応じて、出力信号ＣＯがローレベルに反転するところ、ローレベルの出力信号ＣＯにより駆動信号ＶＧＱ４がローレベルになると共に、インバータゲートＩ１を介して駆動信号ＶＧＱ２がハイレベルになる。ＰＷＭ制御信号ＶＱ２ＰＷＭ、ＶＱ４ＰＷＭの何れか一方はハイレベルであり、オアゲートＯ１の出力信号がハイレベルであるからである。ローレベルの駆動信号ＶＧＱ４に応じて補助トランジスタＱ４が非導通となると共に、ハイレベルの駆動信号ＶＧＱ２に応じて主トランジスタＱ２が導通する。

ここで、ソフトスイッチング動作の要請からは、主トランジスタＱ２が導通したことに応じて補助トランジスタＱ４が非導通となることが好ましいところ、タイミング調整回路２３において、駆動信号ＶＧＱ４がローレベルに遷移した後、ゲート回路２段分の遅延を経て、駆動信号ＶＧＱ２がハイレベルに遷移する。これは、主トランジスタＱ２および補助トランジスタＱ４の状態遷移における遅延を加味したことによるタイミング調整の結果である。すなわち、導通状態にある補助トランジスタＱ４を非導通状態に遷移する際の遅延が、非導通状態にある主トランジスタＱ２を導通状態に遷移する際の遅延に比して長い場合である。例えば、主トランジスタＱ２、補助トランジスタＱ４をバイポーラトランジスタで構成する場合、非導通状態のトランジスタを導通する際の遅延に比して、導通状態のトランジスタを非導通とする際の遅延が長いことは、導通状態におけるキャリアの蓄積現象等から説明することができる。

タイミング調整回路２３において出力される駆動信号ＶＧＱ２、ＶＧＱ４の出力タイミングは、回路定数や素子特性等に応じて、適宜に遅延を調整することにより調整することができる。これにより、補助トランジスタＱ４が導通した後、主トランジスタＱ２が確実なソフトスイッチング動作により導通するまでの時間を、必要最小限の時間にすることが可能である。

図３は、図２の昇圧スイッチング調整回路２において、ＰＷＭ制御信号ＶＱ２ＰＷＭ、ＶＱ４ＰＷＭ、および電圧ＶＸに対して、出力される駆動信号ＶＧＱ２、ＶＧＱ４の関係を示す真理値表である。図３では、主トランジスタＱ２がソフトスイッチングにより導通するタイミングに関する真理値表を示しており、主トランジスタＱ２の導通に先立ち補助トランジスタＱ４を導通させるため、ＰＷＭ制御信号ＶＱ４ＰＷＭがハイレベルの状態にある場合について示している。接続点Ｘの電圧ＶＸが低い電圧レベル（Ｌｏ）であれば、電圧比較回路２２の出力信号ＣＯはローレベルであり、ＰＷＭ制御信号ＶＱ２ＰＷＭの論理レベルに関わらず、駆動信号ＶＧＱ２がハイレベル、駆動信号ＶＧＱ４がローレベルとなる。電圧ＶＸが高い電圧レベル（Ｈｉ）であれば、電圧比較回路２２の出力信号ＣＯはハイレベルであり、ＰＷＭ制御信号ＶＱ２ＰＷＭの論理レベルに関わらず、駆動信号ＶＧＱ２がローレベル、駆動信号ＶＧＱ４がハイレベルとなる。

図４には実施形態の動作波形の一例を示す。実施形態では、図１のＤＣ−ＤＣコンバータにおいて昇圧制御が行われる場合を例に説明をしている。インダクタＬ１への電磁エネルギの蓄積は主トランジスタＱ２の導通により行われるところ、主トランジスタＱ２の導通に先立ち補助トランジスタＱ４が導通状態におかれる。主トランジスタＱ２の導通状態へのスイッチングをソフトスイッチングにて行うためである。昇圧ＰＷＭ制御回路４から出力されるＰＷＭ制御信号ＶＱ２ＰＷＭ、ＶＱ４ＰＷＭは、ＰＷＭ制御信号ＶＱ２ＰＷＭのハイレベル遷移に先立ちＰＷＭ制御信号ＶＱ４ＰＷＭがハイレベルに遷移し、予め定められている所定時間Ｔ０の経過後、ＰＷＭ制御信号ＶＱ２ＰＷＭがハイレベルに反転し、ＰＷＭ制御信号ＶＱ４ＰＷＭがローレベルに反転する信号として出力される。予め定められている所定時間Ｔ０は固定時間として制御される。

ＰＷＭ制御信号ＶＱ４ＰＷＭがハイレベルに遷移すると、駆動信号ＶＧＱ４がハイレベルに反転して補助トランジスタＱ４が導通する。この時点では、接続点Ｘの電圧ＶＸは略高圧電圧ＶＵに等しい高い電圧の状態であり、図２における出力信号ＣＯがハイレベルにあるからである。補助トランジスタＱ４の導通により、インダクタＬ４および補助トランジスタＱ４を介して基準電圧に向かって、インダクタ電流ＩＬ１がバイパスされると共に、コンデンサＣ２等の容量成分に蓄積されている蓄積電荷が基準電圧に放出される。このときの電流の時間傾きは、インダクタＬ４のインダクタンス値（Ｌ４）および電圧ＶＸの電圧値に依存することは前述のとおりである。

コンデンサＣ２等の蓄積電荷が放出されてしまうことに応じて、電圧ＶＸは降下する。電圧ＶＸの降下が高圧電圧ＶＵに基づく参照電圧を下回ることにより、電圧比較回路２２（図２）の出力電圧ＣＯがローレベルに反転する。ローレベルの出力信号ＣＯに応じて、駆動信号ＶＧＱ２、ＶＧＱ４が反転する。

インダクタンス値（Ｌ４）および電圧ＶＸの電圧値で決定される電流の時間傾きと、コンデンサＣ２等の容量成分の容量値等により、電圧ＶＸが低下して電圧比較回路２２の出力信号ＣＯがローレベルに反転するまでの時間Ｔは様々に異なる場合がある。しかしながら、この場合でも、分圧回路２１における抵抗分圧比や論理ゲートによる信号遅延、および回路素子特性に伴う動作遅延等に応じて、遷移タイミングを適宜に調整することができ、所望のタイミングで、主トランジスタＱ２の導通遷移と、補助トランジスタＱ４の非導通遷移を行うことができる。

これにより、補助トランジスタＱ４の導通期間である時間Ｔを必要最小限の時間に短縮することができ、補助トランジスタＱ４の導通損失を低減することができる。

ここで、主トランジスタＱ２、および補助トランジスタＱ４は、主スイッチ、および補助スイッチの一例である。また、昇圧スイッチング調整回路２における、分圧回路２１が分圧部の、電圧比較回路２２が電圧比較部の、タイミング調整回路２３がタイミング調整部の一例である。このとき、分圧回路２１と電圧比較回路２２とを備えて電圧検出部の一例となっている。更に、高圧電圧ＶＵが出力電圧の一例であり、ＰＷＭ制御信号ＶＱ２ＰＷＭ、ＶＱ４ＰＷＭが導通制御信号の一例である。

図２乃至図４においては、図１のＤＣ−ＤＣコンバータのうち、昇圧制御において機能する昇圧スイッチング調整回路２に関して、回路図を提示して説明したが、降圧制御において機能する降圧スイッチング調整回路１に関しても、同様な回路構成とすることができる。降圧制御の場合では、主トランジスタＱ１に対して補助トランジスタＱ３が備えられている。主トランジスタＱ１の導通に先立ち補助トランジスタＱ３を導通させることにより、主トランジスタＱ１のコレクタ・エミッタ端子間の印加電圧を低減することが行なわれる。補助トランジスタＱ３の導通により、接続点Ｘの電圧ＶＸは高圧電圧ＶＵに近づいていく。

従って、降圧スイッチング調整回路１は、昇圧スイッチング調整回路２（図２）における電圧比較回路２２の入力端子を逆転させればよい。すなわち、高圧電圧ＶＵの抵抗分圧電圧を非反転入力端子に入力し、電圧ＶＸの抵抗分圧電圧を反転入力端子に入力する。ＰＷＭ制御信号ＶＱ２ＰＷＭ、ＶＱ４ＰＷＭに代えて、降圧ＰＷＭ制御回路３から出力されるＰＷＭ制御信号ＶＱ１ＰＷＭ、ＶＱ３ＰＷＭを入力してやれば、駆動信号ＶＧＱ２、ＶＧＱ４に代えて、駆動信号ＶＧＱ１、ＶＧＱ３が出力されて、主トランジスタＱ１、補助トランジスタＱ３が駆動制御される。

以上詳細に説明したとおり、本実施形態に係るＤＣ−ＤＣコンバータによれば、分圧回路２１を経て電圧比較回路２２により、主トランジスタＱ２の電流径路端子間であるコレクタ・エミッタ端子間の印加電圧を、接続点Ｘの電圧ＶＸとして検出することができる。主トランジスタＱ２の導通に先立ち、電圧ＶＸを低下させることを目的として、補助トランジスタＱ４が導通する。補助トランジスタＱ４の導通により電圧低下する電圧ＶＸの電圧値を検出して、主トランジスタＱ２の端子間電圧が充分に小さくなるタイミングを的確に把握することができる。このタイミングに応じて主トランジスタＱ２を導通してやれば、確実なゼロボルトスイッチング動作により主トランジスタＱ２のソフトスイッチングを行い、スイッチング損失の低減を図ることができる。

補助トランジスタＱ４の導通により主トランジスタＱ２のコレクタ端子電圧である電圧ＶＸを低下させる際、ＤＣ−ＤＣコンバータにおける、回路定数や動作条件、更に、回路素子のばらつきや実装に伴う寄生負荷成分等により、電圧ＶＸの電圧低下時間割合が異なる場合にも、電圧ＶＸが基準電圧端子ＴＳの電圧に充分に近づくタイミングを確実に検出することができる。主トランジスタＱ２の導通を確実にソフトスイッチング動作により行うことができ、スイッチング損失を充分に低減することができる。

主トランジスタＱ２のコレクタ端子の電圧である電圧ＶＸが基準電圧端子ＴＳの電圧値に充分に近づく電圧値になることを検出して主トランジスタＱ２のソフトスイッチングを行うことができるので、主トランジスタＱ２のソフトスイッチングのために電圧ＶＸを僅少な電圧値に維持しておく補助トランジスタＱ４の導通期間を必要最小限の時間に留めることができる。補助トランジスタＱ４の導通損失を低減することができる。

固定された高圧電圧ＶＵを参照電圧としてソフトスイッチングを行う場合に、降圧ＰＷＭ制御回路３や昇圧ＰＷＭ制御回路４において予め定められる条件で、スイッチングのタイミングが最適化されたとしても、各種の条件が異なってしまう場合に、主トランジスタＱ２のコレクタ端子の電圧ＶＸが略基準電圧に至る以前にスイッチング動作が行われてしまったり、基準電圧に至った後においてもスイッチングが行なわれず、補助トランジスタＱ４の導通が継続したりする事態を回避することができる。

また、昇圧スイッチング調整回路２から出力される駆動信号ＶＧＱ２、ＶＧＱ４の出力タイミングは、回路定数や素子特性等に応じて、分圧回路２１において電圧ＶＸまたは／および高圧電圧ＶＵの分圧日を調整することにより、または／およびタイミング調整回路２３において適宜に遅延を付加することにより、調整することができる。これにより、補助トランジスタＱ４が導通した後、主トランジスタＱ２が確実なソフトスイッチング動作により導通するまでの時間を、必要最小限の時間にすることが可能である。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、電圧比較回路２２に入力するために、分圧回路２１を備えており、接続点Ｘの電圧ＶＸ、および高圧電圧ＶＵを、共に抵抗分圧する場合を例示しているが、本発明はこれに限定されるものではない。少なくとも何れか一方については、抵抗分圧を行うことなく、そのまま電圧比較回路２２に入力する構成とすることも可能である。
また、本実施形態においては、電圧比較回路２２における参照電圧として、高圧電圧ＶＵを使用する場合を例に説明したが、本発明はこれに限定されるものではない。高圧電圧ＶＵに代えて、低圧電圧ＶＬや、その他のコンバータ内の電流径路の電圧を使用することも可能である。
また、本実施形態では、昇降圧ＤＣ−ＤＣコンバータに適用する場合を例に説明したが、本発明はこれに限定されるものではない。降圧型ＤＣ−ＤＣコンバータ、昇圧型ＤＣ−ＤＣコンバータにも適用可能であることは言うまでもない。更に、昇降圧ＤＣ−ＤＣコンバータに適用する場合、本実施形態とは制御方式の異なるタイプのコンバータに対しても同様に適用可能である。

実施形態のＤＣ−ＤＣコンバータの回路図である。 昇圧スイッチング調整回路の回路例である。 図２の回路例における真理値表である。 図２の回路例における動作タイミングチャートである。 背景技術のＤＣ−ＤＣコンバータの回路図である。

符号の説明

１ 降圧スイッチング調整回路
２ 昇圧スイッチング調整回路
３ 降圧ＰＷＭ制御回路
４ 昇圧ＰＷＭ制御回路
２１ 分圧回路
２２ 電圧比較回路
２３ タイミング調整回路
Ｑ１、Ｑ２ 主トランジスタ
Ｑ３、Ｑ４ 補助トランジスタ
Ｘ 接続点
Ｌ１、Ｌ３、Ｌ４ インダクタ
ＶＵ 高圧電圧
ＶＬ 低圧電圧
ＶＱ１ＰＷＭ、ＶＱ２ＰＷＭ、ＶＱ３ＰＷＭ、ＶＱ４ＰＷＭ
ＰＷＭ制御信号
ＴＵ 高圧電源端子
ＶＧＱ１、ＶＧＱ２、ＶＧＱ３、ＶＧＱ４
駆動信号
ＣＯ 出力信号
ＩＬ１ インダクタ電流

Claims (8)

1. 主スイッチに先行して導通する補助スイッチを備えて、前記主スイッチのソフトスイッチング動作を行うＤＣ−ＤＣコンバータにおいて、
   前記主スイッチの電流径路端子のうち、スイッチングに応じて電圧変動を伴う端子の端子電圧と、ＤＣ−ＤＣコンバータ内の電流径路の電圧である参照電圧を検出する電圧検出部と、
   前記端子電圧と前記参照電圧とに応じて、前記主スイッチを導通するタイミング調整部とを備えることを特徴とするＤＣ−ＤＣコンバータ。
2. 前記電圧検出部は、前記端子電圧に関する電圧値と、前記参照電圧に関する電圧値と、を比較する電圧比較部を備えることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
3. 前記主スイッチにより昇圧制御が行われる場合、前記電圧比較部は、前記端子電圧に関する電圧値が前記参照電圧に関する電圧値以下であることを検出することを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
4. 前記主スイッチにより降圧制御が行われる場合、前記電圧比較部は、前記端子電圧に関する電圧値が前記参照電圧に関する電圧値以上であることを検出することを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
5. 前記参照電圧は、出力電圧、または入力電圧であることを特徴とする請求項１乃至４の何れか1項に記載のＤＣ−ＤＣコンバータ。
6. 前記電圧検出部は、前記出力電圧、前記入力電圧、および前記端子電圧のうち少なくとも何れか一つを分圧する分圧部を備え、
   前記電圧比較部には、前記分圧部による分圧電圧が入力されることを特徴とする請求項５に記載のＤＣ−ＤＣコンバータ。
7. 前記タイミング調整部は、前記主スイッチの導通に応じて、前記補助スイッチを非導通とすることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
8. 前記タイミング調整部は、前記主スイッチおよび前記補助スイッチを導通制御する導通制御信号が入力され、
   前記電圧検出部の検出に応じて、前記導通制御信号における、前記主スイッチの導通および前記補助スイッチの非導通のタイミングが調整されることを特徴とする請求項７に記載のＤＣ−ＤＣコンバータ。

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