JP2006100918A

JP2006100918A - Pulse width modulation amplifier

Info

Publication number: JP2006100918A
Application number: JP2004281371A
Authority: JP
Inventors: Toru Yamamoto; 徹山本
Original assignee: Denon Ltd
Current assignee: Denon Ltd
Priority date: 2004-09-28
Filing date: 2004-09-28
Publication date: 2006-04-13

Abstract

<P>PROBLEM TO BE SOLVED: To protect an output element by enhancing distortion performance in a pulse width modulation amplifier. <P>SOLUTION: The pulse width modulation amplifier comprises a mean for pulse width modulating an audio signal, a capacitor for removing DC component in the waveform of a pulse width modulation signal being output from the pulse width modulating means, a means for comparing the amplitude of a pulse width modulation signal being outputte from the capacitor with a threshold and adjusting the rising time and falling time of the waveform of a pulse width modulation signal by bringing the voltage of a pulse width modulation signal lower than the threshold to 0 and bringing the voltage of a pulse width modulation signal not lower than the threshold to a constant level, a means for amplifying the pulse width modulation signal being outputted from the rising/falling adjusting means, a means for detecting a current flowing through the amplifying means, and a means for controlling the threshold of the rising/falling adjusting means based on a current detected by the current detecting means. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、オーディオ信号を増幅するパルス幅変調増幅装置に関する。 The present invention relates to a pulse width modulation amplifier for amplifying an audio signal.

図４は、従来のパルス幅変調増幅装置の構成例を示すブロック図である。入力端子２０は、パルス符号変調(Pulse Code Modulation、以下、ＰＣＭという。)されたオーディオ信号(以下、ＰＣＭ信号という。)を入力するための端子である。ＰＷＭ生成回路２１は、入力端子２０から入力されたＰＣＭ信号をパルス幅変調(Pulse Width Modulation、以下、ＰＷＭという。)したオーディオ信号(以下、ＰＷＭ信号という。)に変換する。立ち上がり立ち下がり調整回路２２は、ＰＷＭ生成回路２１から入力されるＰＷＭ信号波形の立ち上がり時間及び立ち下がり時間を調整する。 FIG. 4 is a block diagram showing a configuration example of a conventional pulse width modulation amplifier. The input terminal 20 is a terminal for inputting an audio signal (hereinafter referred to as a PCM signal) that has been subjected to pulse code modulation (hereinafter referred to as a PCM). The PWM generation circuit 21 converts the PCM signal input from the input terminal 20 into an audio signal (hereinafter referred to as PWM signal) that has been subjected to pulse width modulation (hereinafter referred to as PWM). The rise / fall adjustment circuit 22 adjusts the rise time and the fall time of the PWM signal waveform input from the PWM generation circuit 21.

電界効果トランジスタ(Field Effect Transistor、以下、ＦＥＴという。)ドライバ２３は、立ち上がり立ち下がり調整回路２２から入力されるＰＷＭ信号をＦＥＴ２４に増幅させる駆動動作を行い、ＦＥＴ２４は、ＦＥＴドライバ２３から入力されるＰＷＭ信号をスイッチング増幅する。低周波通過フィルタ(Low Pass Filter、以下、ＬＰＦという。)２５は、ＦＥＴ２４から入力されるＰＷＭ信号の高周波成分を除去し、アナログオーディオ信号に復調する。出力端子２６は、ＬＰＦ２５から入力されるアナログオーディオ信号を、出力端子２６に接続された外部のスピーカ等に出力する。 A field effect transistor (hereinafter referred to as FET) driver 23 performs a driving operation for amplifying the PWM signal input from the rise / fall adjustment circuit 22 to the FET 24, and the FET 24 is input from the FET driver 23. Switching amplification of the PWM signal. A low frequency pass filter (hereinafter referred to as LPF) 25 removes the high frequency component of the PWM signal input from the FET 24 and demodulates it into an analog audio signal. The output terminal 26 outputs an analog audio signal input from the LPF 25 to an external speaker or the like connected to the output terminal 26.

オーディオ信号の出力音量の制御は、ＦＥＴドライバ２３がＦＥＴ２４を駆動する増幅率を制御することによって行われる。音量調整器２８は、音量を調整するための音量調整つまみを備える。使用者は、音量調整つまみを操作して出力端子２６に出力するアナログオーディオ信号の音量を決める。中央処理装置(Central Processing Unit、以下、ＣＰＵという。)２７は、音量調整器２８の操作入力に基づいてＦＥＴドライバ２３によるＦＥＴ２４の駆動増幅率を調整する。 The output volume of the audio signal is controlled by the FET driver 23 controlling the amplification factor for driving the FET 24. The volume adjuster 28 includes a volume adjustment knob for adjusting the volume. The user determines the volume of the analog audio signal output to the output terminal 26 by operating the volume adjustment knob. A central processing unit (hereinafter referred to as CPU) 27 adjusts the drive amplification factor of the FET 24 by the FET driver 23 based on the operation input of the volume adjuster 28.

図５は、図４のＦＥＴ２４の回路構成を示す図である。図６は、ＰＷＭ生成回路２１が出力するＰＷＭ信号波形の一例を示す図である。図７は、ＦＥＴ２４が出力するＰＷＭ信号波形の一例を示す図である。ＰＷＭ生成回路２１は、図６(ａ)及び(ｂ)のＰＷＭ信号を出力し、立ち上がり立ち下がり調整回路２２が立ち上がり時間及び立ち下がり時間を調整しない場合、図５のＦＥＴ２４の回路において、図６(ａ)のＰＷＭ信号は端子２９に入力され、図６(ａ)のＰＷＭ信号と反転関係にある図６(ｂ)のＰＷＭ信号は端子３０に入力される。図６(ａ)のＰＷＭ信号は、端子２９から抵抗Ｒ１を介してＦＥＴ２４ａのゲートに入力される。図６(ｂ)のＰＷＭ信号は、端子３０から抵抗Ｒ２を介してＦＥＴ２４ｂのゲートに入力される。 FIG. 5 is a diagram showing a circuit configuration of the FET 24 in FIG. FIG. 6 is a diagram illustrating an example of a PWM signal waveform output from the PWM generation circuit 21. FIG. 7 is a diagram illustrating an example of a PWM signal waveform output from the FET 24. When the PWM generation circuit 21 outputs the PWM signals shown in FIGS. 6A and 6B and the rise / fall adjustment circuit 22 does not adjust the rise time and the fall time, the circuit of the FET 24 in FIG. The PWM signal in FIG. 6A is input to the terminal 29, and the PWM signal in FIG. 6B, which is in an inverted relationship with the PWM signal in FIG. The PWM signal in FIG. 6A is input from the terminal 29 to the gate of the FET 24a via the resistor R1. The PWM signal in FIG. 6B is input from the terminal 30 to the gate of the FET 24b via the resistor R2.

ＦＥＴ２４ａのソース及びＦＥＴ２４ｂのドレインが端子３１に接続される。ＦＥＴ２４ａのドレイン、ＦＥＴ２４ｂのソースには、それぞれ正電圧＋Ｖ、負電圧−Ｖが印加される。図６に示すＰＷＭ信号が、ＦＥＴ２４ａ、２４ｂに入力された場合、ＦＥＴ２４ａ、２４ｂが出力するＰＷＭ信号波形の立ち上がり、立ち下がりは、図７のｔ７、ｔ８に示す時間だけ遅れる。このとき、ｔ７、ｔ８の期間、ＦＥＴ２４ａ、２４ｂのスイッチングが両方ＯＮになることがある。ＦＥＴ２４ａ、２４ｂが両方ＯＮになった場合、短絡電流Ｉｄ(図５の矢印Ｉｄ)が流れ＋Ｖと−Ｖが短絡状態になり、ＦＥＴ２４ａ、２４ｂは発熱し、破損するおそれがある。 The source of the FET 24 a and the drain of the FET 24 b are connected to the terminal 31. A positive voltage + V and a negative voltage −V are applied to the drain of the FET 24a and the source of the FET 24b, respectively. When the PWM signal shown in FIG. 6 is input to the FETs 24a and 24b, the rise and fall of the PWM signal waveform output from the FETs 24a and 24b are delayed by the time indicated by t7 and t8 in FIG. At this time, the switching of the FETs 24a and 24b may be both ON during the period of t7 and t8. When both the FETs 24a and 24b are turned on, a short-circuit current Id (arrow Id in FIG. 5) flows, and + V and −V are short-circuited, and the FETs 24a and 24b may generate heat and be damaged.

このため、立ち上がり立ち下がり調整回路２２を用いて、ＰＷＭ信号波形の立ち上がり時間及び立ち下がり時間を調整し、ＦＥＴ２４ａと２４ｂが同時にＯＮになることを防止する。図８は、立ち上がり立ち下がり調整回路２２が出力するＰＷＭ信号波形の一例を示す図である。図９は、ＦＥＴ２４が出力するＰＷＭ信号波形の一例を示す図である。立ち上がり立ち下がり調整回路２２は、図８(ａ)に示す信号波形の立ち上がり時間、立ち下がり時間を、図８(ｂ)に示す信号波形の立ち上がり時間、立ち下がり時間に対して、時間ｔ９、ｔ１０だけずらす調整をして出力する。ＦＥＴ２４は、図８(ａ)(ｂ)に示すＰＷＭ信号波形が入力された場合、図９(ａ)(ｂ)に示すＰＷＭ信号を出力する。立ち上がり立ち下がり調整回路２２によって、ＦＥＴ２４ａと２４ｂが両方ＯＮになることが防止される。 For this reason, the rise / fall adjustment circuit 22 is used to adjust the rise time and the fall time of the PWM signal waveform, thereby preventing the FETs 24a and 24b from being turned on simultaneously. FIG. 8 is a diagram illustrating an example of a PWM signal waveform output from the rise / fall adjustment circuit 22. FIG. 9 is a diagram illustrating an example of a PWM signal waveform output from the FET 24. The rise / fall adjustment circuit 22 sets the rise time and fall time of the signal waveform shown in FIG. 8A to the time t9 and t10 with respect to the rise time and fall time of the signal waveform shown in FIG. Adjust and shift the output. When the PWM signal waveform shown in FIGS. 8A and 8B is input, the FET 24 outputs the PWM signal shown in FIGS. 9A and 9B. The rise / fall adjustment circuit 22 prevents both the FETs 24a and 24b from being turned on.

しかしながら、ＦＥＴ２４の立ち上がり時間、立ち下がり時間の遅れ時間は、入力信号の振幅電圧が大きくなると大きくなり、入力信号の振幅電圧が小さくなると小さくなる。ＦＥＴ間の短絡の発生を確実に防止しようとして、最大入力信号電圧における遅れ時間に合わせて調整量を設定した場合、入力信号電圧が小さくなると、調整量が大きくなる。立ち上がり時間、立ち下がり時間を調整することによって、ＦＥＴ２４ａと２４ｂのスイッチングに時間差ができ連続性が失われ、ＦＥＴ２４が出力するＰＷＭ信号の歪が発生する。立ち上がり時間、立ち下がり時間の調整量が増加すると、ＦＥＴ２４ａと２４ｂのスイッチングの時間差が増加することにより、ＦＥＴ２４が出力するＰＷＭ信号の歪が増加する。 However, the delay time of the rise time and fall time of the FET 24 increases as the amplitude voltage of the input signal increases, and decreases as the amplitude voltage of the input signal decreases. When the adjustment amount is set in accordance with the delay time in the maximum input signal voltage in order to surely prevent the occurrence of a short circuit between the FETs, the adjustment amount increases as the input signal voltage decreases. By adjusting the rise time and fall time, there is a time difference in switching between the FETs 24a and 24b, continuity is lost, and distortion of the PWM signal output from the FET 24 occurs. When the adjustment amount of the rise time and the fall time is increased, the time difference of switching between the FETs 24a and 24b is increased, so that the distortion of the PWM signal output from the FET 24 is increased.

また、パルス幅変調増幅装置において、ＰＷＭ信号のスイッチング速度を低下させて歪の発生を抑えるものがある（特許文献１参照）。 Some pulse width modulation amplifying devices suppress the generation of distortion by reducing the switching speed of the PWM signal (see Patent Document 1).

特開２００１−２９２０４０号公報JP 2001-292040 A

ＦＥＴの立ち上がり時間、立ち下がり時間の遅れ時間は、入力信号電圧によって異なる。従来のパルス幅変調増幅装置は、入力信号電圧を検出して立ち上がり時間、立ち下がり時間を調整するものではなく、電力スイッチング回路の出力電流を検出してＰＷＭ信号波形の立ち上がり時間、立ち下がり時間を調整するので、出力電流の検出から立ち上がり時間、立ち下がり時間の調整までに時間を要し、この時間に、電力スイッチング回路が出力するＰＷＭ信号の歪が増加したり、トランジスタが発熱、破損したりするおそれがある。 The delay time of the rise time and fall time of the FET varies depending on the input signal voltage. The conventional pulse width modulation amplifier does not detect the input signal voltage and adjust the rise time and fall time, but detects the output current of the power switching circuit and determines the rise time and fall time of the PWM signal waveform. Since adjustment is required, it takes time from detection of the output current to adjustment of the rise time and fall time. During this time, distortion of the PWM signal output from the power switching circuit increases, and the transistor generates heat and is damaged. There is a risk.

特許文献１に記載されたデジタルアンプは、ＰＷＭ信号のスイッチング速度を低下させて歪の発生を抑えるものであるが、ＰＷＭ波形の立ち上がり時間、立ち下がり時間を調整することはできないので、電力スイッチング回路が出力するＰＷＭ信号の歪の増加、トランジスタの発熱、破損の発生の課題があった。
本発明の目的は、パルス幅変調増幅装置において、ＦＥＴ間の短絡を防止し出力信号の歪を抑制することにある。 Although the digital amplifier described in Patent Document 1 suppresses the occurrence of distortion by reducing the switching speed of the PWM signal, the rise time and fall time of the PWM waveform cannot be adjusted. There are problems such as an increase in distortion of the PWM signal output from the transistor, heat generation of the transistor, and occurrence of damage.
An object of the present invention is to prevent a short circuit between FETs and suppress distortion of an output signal in a pulse width modulation amplifier.

本発明の請求項１に記載のパルス幅変調増幅装置は、オーディオ信号をパルス幅変調するパルス幅変調手段と、前記パルス幅変調手段が出力するパルス幅変調信号の波形の直流成分を除去するコンデンサと、前記コンデンサが出力するパルス幅変調信号の振幅を閾値と比較して閾値未満のパルス幅変調信号の電圧を０とし閾値以上のパルス幅変調信号の電圧を一定値とすることによって前記コンデンサが出力するパルス幅変調信号の波形の立ち上がり時間及び立ち下がり時間を調整する立ち上がり立ち下がり調整手段と、前記立ち上がり立ち下がり調整手段が出力するパルス幅変調信号をスイッチング増幅する増幅手段と、前記増幅手段に流れる電流を検出する電流検出手段と、前記電流検出手段が検出した電流をデジタルデータに変換するＡＤ変換手段と、前記ＡＤ変換手段が出力するデジタルデータに基づいて前記立ち上がり立ち下がり調整手段の閾値を制御する制御手段とを備えるものである。 According to a first aspect of the present invention, there is provided a pulse width modulation / amplification device comprising: a pulse width modulation means for pulse width modulating an audio signal; And comparing the amplitude of the pulse width modulation signal output from the capacitor with a threshold value, setting the voltage of the pulse width modulation signal below the threshold value to 0 and setting the voltage of the pulse width modulation signal above the threshold value to a constant value. A rise / fall adjustment means for adjusting a rise time and a fall time of a waveform of a pulse width modulation signal to be output; an amplification means for switching and amplifying a pulse width modulation signal output by the rise / fall adjustment means; and Current detection means for detecting a flowing current, and converting the current detected by the current detection means into digital data D conversion means, in which a control means for controlling the threshold value of the rising and falling adjusting means based on the digital data to which the AD converter outputs.

本発明のパルス幅変調増幅装置によれば、電力スイッチング回路の出力電流を検出して前記コンデンサが出力するパルス幅変調信号の振幅を閾値と比較することによってＰＷＭ信号の立ち上がり時間、立ち下がり時間の調整を行い、電力スイッチング回路のスイッチング素子間の短絡を防止し出力信号の歪を抑制することができる。 According to the pulse width modulation amplifier of the present invention, the output current of the power switching circuit is detected, and the amplitude of the pulse width modulation signal output from the capacitor is compared with a threshold value, so that the rise time and fall time of the PWM signal can be reduced. Adjustment can be performed to prevent a short circuit between the switching elements of the power switching circuit and suppress distortion of the output signal.

図１は、本発明のパルス幅変調増幅装置の一実施例の構成を示すブロック図である。入力端子１は、外部からのＰＣＭ信号をＰＷＭ生成回路２に入力するための端子である。ＰＷＭ生成回路２は、デジタル信号処理回路（Digital Signal Processor、以下、ＤＳＰという。）によって構成され、入力端子１によって入力されたＰＣＭ信号をＰＷＭ信号に変換する。コンデンサ３は、ＰＷＭ生成回路２が出力したＰＷＭ信号の直流成分を除去する。立ち上がり立ち下がり調整回路４は、コンデンサ３から入力されるＰＷＭ信号の立ち上がり時間及び立ち下がり時間を調整して出力する。 FIG. 1 is a block diagram showing the configuration of an embodiment of a pulse width modulation amplifier according to the present invention. The input terminal 1 is a terminal for inputting an external PCM signal to the PWM generation circuit 2. The PWM generation circuit 2 includes a digital signal processor (hereinafter referred to as DSP), and converts the PCM signal input from the input terminal 1 into a PWM signal. The capacitor 3 removes the DC component of the PWM signal output from the PWM generation circuit 2. The rise / fall adjustment circuit 4 adjusts and outputs the rise time and fall time of the PWM signal input from the capacitor 3.

ＦＥＴドライバ５は、立ち上がり立ち下がり調整回路４から入力されるＰＷＭ信号をＦＥＴ６に増幅させる駆動動作を行い、ＦＥＴ６は、ＦＥＴドライバ５から入力されるＰＷＭ信号をスイッチング増幅する。ＬＰＦ７は、ＦＥＴ６から入力されるＰＷＭ信号の高周波成分を除去し、アナログオーディオ信号に復調する。出力端子８は、ＬＰＦ２５から入力されるアナログオーディオ信号を、出力端子８に接続された外部のスピーカ等に出力する。 The FET driver 5 performs a driving operation to amplify the PWM signal input from the rise / fall adjustment circuit 4 to the FET 6, and the FET 6 performs switching amplification of the PWM signal input from the FET driver 5. The LPF 7 removes the high frequency component of the PWM signal input from the FET 6 and demodulates the analog audio signal. The output terminal 8 outputs the analog audio signal input from the LPF 25 to an external speaker or the like connected to the output terminal 8.

オーディオ信号の出力音量の制御は、ＦＥＴドライバ５がＦＥＴ６を駆動する増幅率を制御することによって行われる。音量調整器１３は、音量を調整するための音量調整つまみを備える。使用者は、音量調整つまみを操作して出力音量を決める。ＣＰＵ１１は、音量調整器１３の操作入力に基づいてＦＥＴドライバ５によるＦＥＴ６の駆動増幅率を調整する。 The output volume of the audio signal is controlled by the FET driver 5 controlling the amplification factor for driving the FET 6. The volume adjuster 13 includes a volume adjustment knob for adjusting the volume. The user determines the output volume by operating the volume adjustment knob. The CPU 11 adjusts the drive amplification factor of the FET 6 by the FET driver 5 based on the operation input of the volume adjuster 13.

図２(ａ)は、コンデンサ３が出力するＰＷＭ信号波形の一例を示す図である。図２(ａ)の縦軸は電圧Ｖ、横軸は時間ｔである。立ち上がり立ち下がり調整回路４は、コンデンサ３が出力するＰＷＭ信号の振幅をＣＰＵ１１がＡ／Ｄ１０から入力される電流データに基づいて算出した閾値電圧(Vth)と比較し、閾値電圧未満の信号電圧を０とし、閾値電圧以上の信号を一定電圧として、立ち上がり時間及び立ち下がり時間を調整する。 FIG. 2A is a diagram illustrating an example of a PWM signal waveform output from the capacitor 3. In FIG. 2A, the vertical axis represents voltage V and the horizontal axis represents time t. The rise / fall adjustment circuit 4 compares the amplitude of the PWM signal output from the capacitor 3 with a threshold voltage (Vth) calculated by the CPU 11 based on the current data input from the A / D 10, and determines a signal voltage less than the threshold voltage. The rise time and fall time are adjusted with 0 being a constant voltage and a signal equal to or higher than the threshold voltage.

図２(ｂ)は、閾値電圧をVth1としたとき、立ち上がり立ち下がり調整回路４が出力するＰＷＭ信号波形であって、立ち上がり時間の調整量はt1、立ち下がり時間の調整量はt2である。図２(ｃ)は、閾値電圧をVth2としたとき、立ち上がり立ち下がり調整回路４が出力するＰＷＭ信号波形であって、立ち上がり時間の調整量はt3、立ち下がり時間の調整量はt4である。図２(ｄ)は、閾値電圧をVth3としたとき、立ち上がり立ち下がり調整回路４が出力するＰＷＭ信号波形であって、立ち上がり時間の調整量はt5、立ち下がり時間の調整量はt6である。 FIG. 2B shows a PWM signal waveform output from the rise / fall adjustment circuit 4 when the threshold voltage is Vth1, where the rise time adjustment amount is t1 and the fall time adjustment amount is t2. FIG. 2C shows a PWM signal waveform output from the rise / fall adjustment circuit 4 when the threshold voltage is Vth2, and the adjustment amount of the rise time is t3 and the adjustment amount of the fall time is t4. FIG. 2D shows a PWM signal waveform output by the rising / falling adjustment circuit 4 when the threshold voltage is Vth3. The rising time adjustment amount is t5 and the falling time adjustment amount is t6.

図２(ａ)において、閾値電圧は大きい順にVth1、Vth2、Vth3であり、図２(ｂ)、(ｃ)、(ｄ)における立ち上がり時間の調整量は大きい順にt1、t3、t5であり、図２(ｂ)、(ｃ)、(ｄ)における立ち下がり時間の調整量は大きい順にt2、t4、t6であって、閾値電圧を大きくすることによって、立ち上がり時間の調整量、立ち下がり時間の調整量もそれぞれ大きくなる。
立ち上がり立ち下がり調整回路４の調整量は、オーディオ用のデジタルアンプに用いる場合、一般的に10ナノ秒(nsec)程度となる。インバータ回路で使用される大容量のＦＥＴやトランジスタでは、立ち上がり立ち下がり調整回路４の調整量を20nsec〜40nsec程度とすることもある。 In FIG. 2 (a), the threshold voltages are Vth1, Vth2, and Vth3 in descending order. The rise time adjustment amounts in FIGS. 2 (b), (c), and (d) are t1, t3, and t5 in descending order. In FIGS. 2B, 2C, and 2D, the fall time adjustment amounts are t2, t4, and t6 in descending order. By increasing the threshold voltage, the rise time adjustment amount and the fall time are adjusted. The amount of adjustment also increases.
The adjustment amount of the rise / fall adjustment circuit 4 is generally about 10 nanoseconds (nsec) when used in an audio digital amplifier. In a large-capacity FET or transistor used in the inverter circuit, the adjustment amount of the rising / falling adjustment circuit 4 may be about 20 nsec to 40 nsec.

電流検出回路９は、ＦＥＴ６に流れる電流を検出する。ＡＤ変換回路(以下、Ａ／Ｄと言う。)１０は、電流検出回路９が検出した電流値をデジタルデータに変換する。ＣＰＵ１１は、Ａ／Ｄ１０から入力されるデジタルデータを演算処理して立ち上がり立ち下がり調整回路４がＰＷＭ信号の振幅と比較する閾値電圧を算出する。ＤＡ変換回路(以下、Ｄ／Ａと言う。)１２は、ＣＰＵ１１が算出した閾値電圧をアナログ信号に変換する。立ち上がり立ち下がり調整回路４は、Ｄ／Ａ１２がアナログ信号に変換した閾値電圧に基づいて立ち上がり時間及び立ち下がり時間を調整する。 The current detection circuit 9 detects a current flowing through the FET 6. An AD conversion circuit (hereinafter referred to as A / D) 10 converts the current value detected by the current detection circuit 9 into digital data. The CPU 11 performs arithmetic processing on the digital data input from the A / D 10 and calculates a threshold voltage that the rising / falling adjustment circuit 4 compares with the amplitude of the PWM signal. A DA converter circuit (hereinafter referred to as D / A) 12 converts the threshold voltage calculated by the CPU 11 into an analog signal. The rise / fall adjustment circuit 4 adjusts the rise time and the fall time based on the threshold voltage converted by the D / A 12 into an analog signal.

図３は、図１のＦＥＴ６の回路構成を示す図である。電流検出用抵抗Ｒ３はＦＥＴ６ａのドレインに接続され、電流検出用抵抗Ｒ４はＦＥＴ６ｂのソースに接続される。電流検出回路９は、電流検出用抵抗Ｒ３、Ｒ４の両端の電圧により電流を検出する。図３に示す抵抗Ｒ３、抵抗Ｒ４に流れる電流は、ＦＥＴ６ａがＯＮであってＦＥＴ６ｂがＯＦＦであるとき、ＦＥＴ６ａから端子１８への矢印Ｉ１に示す電流が流れる。ＦＥＴ６ａがＯＦＦであってＦＥＴ６ｂがＯＮであるとき、端子１８からＦＥＴ６ｂへの矢印Ｉ２に示す電流が流れる。また、ＦＥＴ６ａとＦＥＴ６ｂが同時にＯＮであるとき、ＦＥＴ６ａからＦＥＴ６ｂへの矢印Ｉｄに示す短絡電流が流れる。ＣＰＵ１１は、電流検出回路９、Ａ／Ｄ１０を介して、当該電流を検出し、電流Ｉ１、又は電流Ｉ２を検出したとき正常動作と判断し、短絡電流Ｉｄを検出したとき異常動作と判断する。 FIG. 3 is a diagram showing a circuit configuration of the FET 6 in FIG. The current detection resistor R3 is connected to the drain of the FET 6a, and the current detection resistor R4 is connected to the source of the FET 6b. The current detection circuit 9 detects the current by the voltage across the current detection resistors R3 and R4. The current flowing through the resistor R3 and the resistor R4 shown in FIG. 3 flows as indicated by the arrow I1 from the FET 6a to the terminal 18 when the FET 6a is ON and the FET 6b is OFF. When the FET 6a is OFF and the FET 6b is ON, the current indicated by the arrow I2 from the terminal 18 to the FET 6b flows. Further, when the FET 6a and the FET 6b are simultaneously ON, a short-circuit current indicated by an arrow Id from the FET 6a to the FET 6b flows. The CPU 11 detects the current via the current detection circuit 9 and the A / D 10, and determines that the current operation is normal when the current I1 or current I2 is detected, and determines the abnormal operation when the short-circuit current Id is detected.

ＣＰＵ１１は、Ａ／Ｄ１０から入力される電流データに基づく調整量を出力し立ち上がり立ち下がり調整回路４を制御して入力信号の立ち上がり立ち下がり時間を調整する。例えば、ＣＰＵ１１に入力される電流データが5mAから50mAまでの値を取る場合、ＣＰＵ１１は、検出電流値に基づいて、立ち上がり立ち下がり時間の調整量を1nsecから10nsecまでの範囲で決定し、決定した調整量に基づく閾値電圧を、Ｄ／Ａ１２を介して、立ち上がり立ち下がり調整回路４に出力する。 The CPU 11 outputs an adjustment amount based on the current data input from the A / D 10 and controls the rise / fall adjustment circuit 4 to adjust the rise / fall time of the input signal. For example, when the current data input to the CPU 11 takes a value from 5 mA to 50 mA, the CPU 11 determines and determines the adjustment amount of the rise / fall time in the range from 1 nsec to 10 nsec based on the detected current value. A threshold voltage based on the adjustment amount is output to the rise / fall adjustment circuit 4 via the D / A 12.

ＣＰＵ１１は、電流検出回路９、Ａ／Ｄ１０を介して検出した電流が最大短絡電流値未満の短絡電流Ｉｄであれば、立ち上がり立ち下がり調整回路４を制御して立ち上がり時間、立ち下がり時間の制御量を増加させる。最大短絡電流値は、短絡電流Ｉｄが最大短絡電流値以上になった場合、ＦＥＴドライバ５への入力を停止させる制御、又はＦＥＴドライバ５への電力の供給を停止させる制御を行う判断をするための基準となる電流であり、ＣＰＵ１１に予め設定する。例えば、最大短絡電流値は55mAである。 If the current detected via the current detection circuit 9 and the A / D 10 is a short-circuit current Id less than the maximum short-circuit current value, the CPU 11 controls the rise / fall adjustment circuit 4 to control the rise time and fall time. Increase. The maximum short-circuit current value is determined to perform control for stopping input to the FET driver 5 or control for stopping supply of power to the FET driver 5 when the short-circuit current Id becomes equal to or greater than the maximum short-circuit current value. The current is used as a reference for the CPU 11 and is preset in the CPU 11. For example, the maximum short-circuit current value is 55 mA.

ＣＰＵ１１は、電流検出回路９、Ａ／Ｄ１０を介して検出した電流において、ＦＥＴ６ａ、ＦＥＴ６ｂのどちらか一方の検出電流値が最大短絡電流値未満である場合、正常動作と判断して、立ち上がり立ち下がり調整回路４を制御して立ち上がり時間、立ち下がり時間の制御量を増加させる。ここで、ＣＰＵ１１は、ＦＥＴ６ａ、ＦＥＴ６ｂそれぞれの検出電流値を比較し、ＦＥＴ６ａの検出電流値の方が大きければ、端子１４に入力されるＰＷＭ信号の立ち上がり時間、立ち下がり時間を調整するように立ち上がり立ち下がり調整回路４を制御し、ＦＥＴ６ｂの検出電流値の方が大きければ、端子１５に入力されるＰＷＭ信号の立ち上がり時間、立ち下がり時間を調整するように立ち上がり立ち下がり調整回路４を制御する。例えば、最大短絡電流値が55mAであって、ＦＥＴ６ａの検出電流値が5mA、ＦＥＴ６ｂの検出電流値が10mAである場合、ＣＰＵ１１は、ＰＷＭ信号の立ち上がり時間、立ち下がり時間の制御量を2nsecとする閾値電圧を出力する。 When the detected current value of either FET 6a or FET 6b is less than the maximum short-circuit current value in the current detected through the current detection circuit 9 and A / D 10, the CPU 11 determines that the operation is normal and rises and falls The control circuit 4 is controlled to increase the control amount of the rise time and fall time. Here, the CPU 11 compares the detected current values of the FETs 6a and 6b. If the detected current value of the FET 6a is larger, the CPU 11 rises so as to adjust the rise time and fall time of the PWM signal input to the terminal 14. When the fall adjustment circuit 4 is controlled and the detected current value of the FET 6b is larger, the rise / fall adjustment circuit 4 is controlled so as to adjust the rise time and fall time of the PWM signal input to the terminal 15. For example, when the maximum short-circuit current value is 55 mA, the detected current value of the FET 6 a is 5 mA, and the detected current value of the FET 6 b is 10 mA, the CPU 11 sets the control amount of the rise time and fall time of the PWM signal to 2 nsec. Outputs the threshold voltage.

ＣＰＵ１１は、電流検出回路９、Ａ／Ｄ１０を介して検出した電流が、予めＣＰＵ１１に設定された最大短絡電流値以上の短絡電流Ｉｄであれば、これ以上電流を流さないように制御する。ＦＥＴ６ａ、ＦＥＴ６ｂの検出電流値が各々最大短絡電流値以上である場合、ＣＰＵ１１は、立ち上がり立ち下がり調整回路４を制御してＦＥＴドライバ５への入力を停止させるか、図示しない制御回路によってＦＥＴドライバ５への電力の供給を停止させる。 If the current detected via the current detection circuit 9 and the A / D 10 is a short-circuit current Id that is equal to or greater than the maximum short-circuit current value set in the CPU 11 in advance, the CPU 11 controls the current not to flow any further. When the detected current values of the FET 6a and FET 6b are each equal to or greater than the maximum short-circuit current value, the CPU 11 controls the rising / falling adjustment circuit 4 to stop the input to the FET driver 5 or the FET driver 5 by a control circuit (not shown). Stop supplying power to

本実施例のパルス幅変調増幅装置は、以上述べたように、ＣＰＵ１１が、電流検出回路９が検出した電流に基づいて立ち上がり立ち下がり調整回路４を制御して入力信号の立ち上がり立ち下がり時間を調整することによって、短絡電流Ｉｄの発生を防止する。もし、電流検出回路９が検出した電流に基づく立ち上がり立ち下がり時間の調整だけでは防止しきれなかった短絡電流Ｉｄが発生してしまった場合、ＣＰＵ１１は、電流検出回路９から入力される短絡電流Ｉｄに基づいて立ち上がり立ち下がり調整回路４を制御して入力信号の立ち上がり立ち下がり時間を調整する。入力信号の振幅電圧が大きいとき、まず、振幅電圧に基づいて立ち上がり立ち下がり時間を調整することによって、短絡電流Ｉｄを未然に防止し、後に、短絡電流Ｉｄを監視して立ち上がり立ち下がり時間をより適した時間に調整することができる。 In the pulse width modulation amplifier of this embodiment, as described above, the CPU 11 controls the rise / fall adjustment circuit 4 based on the current detected by the current detection circuit 9 to adjust the rise / fall time of the input signal. This prevents the occurrence of the short-circuit current Id. If a short-circuit current Id that cannot be prevented only by adjusting the rise / fall time based on the current detected by the current detection circuit 9 occurs, the CPU 11 causes the short-circuit current Id input from the current detection circuit 9 to be generated. The rise / fall adjustment circuit 4 is controlled based on the above to adjust the rise / fall time of the input signal. When the amplitude voltage of the input signal is large, first, the short-circuit current Id is prevented by adjusting the rise / fall time based on the amplitude voltage, and then the short-circuit current Id is monitored to further increase the rise / fall time. It can be adjusted to a suitable time.

本発明のパルス幅変調増幅装置の一実施例の構成を示すブロック図である。It is a block diagram which shows the structure of one Example of the pulse width modulation amplifier of this invention. 図１のコンデンサ及び立ち上がり立ち下がり調整回路が出力するＰＷＭ信号波形の一例を示す図である。It is a figure which shows an example of the PWM signal waveform which the capacitor | condenser of FIG. 1 and a rising / falling adjustment circuit output. 図１のＦＥＴの回路構成を示す図である。It is a figure which shows the circuit structure of FET of FIG. 従来のパルス幅変調増幅装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of the conventional pulse width modulation amplifier. 図３のＦＥＴの回路構成を示す図である。It is a figure which shows the circuit structure of FET of FIG. 図３のＰＷＭ生成回路が出力するＰＷＭ信号波形の一例を示す図である。It is a figure which shows an example of the PWM signal waveform which the PWM generation circuit of FIG. 3 outputs. 図３のＦＥＴが出力するＰＷＭ信号波形の一例を示す図である。It is a figure which shows an example of the PWM signal waveform which FET of FIG. 3 outputs. 図３の立ち上がり立ち下がり調整回路が出力するＰＷＭ信号波形の一例を示す図である。It is a figure which shows an example of the PWM signal waveform which the rise / fall adjustment circuit of FIG. 3 outputs. 図３のＦＥＴが出力するＰＷＭ信号波形の一例を示す図である。It is a figure which shows an example of the PWM signal waveform which FET of FIG. 3 outputs.

Explanation of symbols

１、２０入力端子
２、２１ＰＷＭ生成回路
３コンデンサ
４、２２立ち上がり立ち下がり調整回路
５、２３ＦＥＴドライバ
６、２４ＦＥＴ
７、２５ＬＰＦ
８、２６出力端子
９電流検出回路
１０Ａ／Ｄ
１１、２７ＣＰＵ
１２Ｄ／Ａ
１３、２８音量調整器 1, 20 Input terminal 2, 21 PWM generation circuit 3 Capacitor 4, 22 Rise and fall adjustment circuit 5, 23 FET driver 6, 24 FET
7, 25 LPF
8, 26 Output terminal 9 Current detection circuit 10 A / D
11, 27 CPU
12 D / A
13, 28 Volume adjuster

Claims

Pulse width modulation means for pulse width modulating an audio signal, a capacitor for removing a direct current component of the waveform of the pulse width modulation signal output from the pulse width modulation means, and an amplitude of the pulse width modulation signal output from the capacitor as a threshold value By comparing the voltage of the pulse width modulation signal below the threshold with 0 and setting the voltage of the pulse width modulation signal above the threshold to a constant value, the rise time and fall time of the waveform of the pulse width modulation signal output by the capacitor are compared. Rising / falling adjusting means for adjusting, amplifying means for switching and amplifying a pulse width modulation signal output from the rising / falling adjusting means, current detecting means for detecting a current flowing through the amplifying means, and detecting by the current detecting means AD conversion means for converting the converted current into digital data, and a digital output from the AD conversion means Pulse width modulation amplifier, characterized in that it comprises a control means for controlling the threshold value of the rising and falling adjusting means based on the data.