JP2005217694A

JP2005217694A - Pulse width modulation amplifier

Info

Publication number: JP2005217694A
Application number: JP2004020872A
Authority: JP
Inventors: Toru Yamamoto; 徹山本
Original assignee: Denon Ltd
Current assignee: Denon Ltd
Priority date: 2004-01-29
Filing date: 2004-01-29
Publication date: 2005-08-11

Abstract

<P>PROBLEM TO BE SOLVED: To provide a pulse width modulation amplifier for protecting an output element by enhancing the distortion performance. <P>SOLUTION: The pulse width modulation amplifier is provided with: a pulse width modulation means for applying pulse width modulation to an input audio signal; an amplitude detection means for detecting an amplitude voltage of a pulse width modulation signal; a leading/trailing adjustment means for adjusting a leading time and a trailing time of a pulse width modulation signal waveform; an amplifier means for applying switching amplification to the pulse width modulation signal outputted from the leading/trailing adjustment means; a current detection means for detecting a current flowing through the amplifier means; and a control means for controlling an adjustment amount of the leading time and the trailing time on the basis of the amplitude voltage detected by the amplitude detection means. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、オーディオ信号を増幅するパルス幅変調増幅装置に関する。 The present invention relates to a pulse width modulation amplifier for amplifying an audio signal.

図３は、従来のパルス幅変調増幅装置の構成を示すブロック図である。入力端子２０は、パルス符号変調(Pulse Code Modulation、以下、ＰＣＭという。)されたオーディオ信号(以下、ＰＣＭ信号という。)を入力するための端子である。ＰＣＭ−ＰＷＭ変換回路２１は、入力端子２０から入力されたＰＣＭ信号をパルス幅変調(Pulse Width Modulation、以下、ＰＷＭという。)したオーディオ信号(以下、ＰＷＭ信号という。)に変換する。 FIG. 3 is a block diagram showing a configuration of a conventional pulse width modulation amplifier. The input terminal 20 is a terminal for inputting an audio signal (hereinafter referred to as a PCM signal) that has been subjected to pulse code modulation (hereinafter referred to as a PCM). The PCM-PWM conversion circuit 21 converts the PCM signal input from the input terminal 20 into an audio signal (hereinafter referred to as PWM signal) that has been subjected to pulse width modulation (hereinafter referred to as PWM).

立ち上がり立ち下がり調整回路２２は、ＰＣＭ−ＰＷＭ変換回路２１から入力されるＰＷＭ信号波形の立ち上がり時間及び立ち下がり時間を調整する。電力スイッチング回路２３は、立ち上がり立ち下がり調整回路２２から入力されるＰＷＭ信号をスイッチング増幅する。低周波通過フィルタ(Low Pass Filter、以下、ＬＰＦという。)２４は、電力スイッチング回路２３から入力されるＰＷＭ信号の高周波成分を除去し、アナログオーディオ信号に復調する。スピーカ２５は、ＬＰＦ２４から入力されるアナログオーディオ信号を音として出力する。 The rise / fall adjustment circuit 22 adjusts the rise time and the fall time of the PWM signal waveform input from the PCM-PWM conversion circuit 21. The power switching circuit 23 performs switching amplification of the PWM signal input from the rise / fall adjustment circuit 22. A low-pass filter (hereinafter referred to as LPF) 24 removes a high-frequency component of the PWM signal input from the power switching circuit 23 and demodulates it into an analog audio signal. The speaker 25 outputs the analog audio signal input from the LPF 24 as sound.

オーディオ信号の出力音量の制御は、電力スイッチング回路２３の増幅率を制御することによって行われる。音量調整器２６は、音量を調整するための音量調整つまみを備える。使用者は、音量調整つまみを操作して出力音量を決める。中央処理装置(Central Processing Unit、以下、ＣＰＵという。)２７は、音量調整器２６の操作入力に基づいて電源電圧調整回路２８が電力スイッチング回路２３に供給する電圧を調整する。電源電圧調整回路２８は、図示しない電力供給源に接続され、電圧を調整して電力スイッチング回路２３に電力を供給する。音量を大きくする場合、電源電圧調整回路２８が電力スイッチング回路２３に供給する電圧は高くなり、音量を小さくする場合、電源電圧制御回路２８が電力スイッチング回路２３に供給する電圧は低くなる。 The output volume of the audio signal is controlled by controlling the amplification factor of the power switching circuit 23. The volume adjuster 26 includes a volume adjustment knob for adjusting the volume. The user determines the output volume by operating the volume adjustment knob. A central processing unit (hereinafter referred to as “CPU”) 27 adjusts a voltage that the power supply voltage adjustment circuit 28 supplies to the power switching circuit 23 based on an operation input of the volume adjuster 26. The power supply voltage adjustment circuit 28 is connected to a power supply source (not shown) and adjusts the voltage to supply power to the power switching circuit 23. When the volume is increased, the voltage supplied from the power supply voltage adjustment circuit 28 to the power switching circuit 23 is increased. When the volume is decreased, the voltage supplied from the power supply voltage control circuit 28 to the power switching circuit 23 is decreased.

図４は、図３の電力スイッチング回路２３の構成を示す図である。図５は、ＰＣＭ−ＰＷＭ変換回路２１が出力するＰＷＭ信号波形の一例を示す図である。図６は、電力スイッチング回路２３が出力するＰＷＭ信号波形の一例を示す図である。ＰＣＭ−ＰＷＭ変換回路２１は、図５(ａ)及び(ｂ)のＰＷＭ信号を出力し、立ち上がり立ち下がり調整回路２２が立ち上がり時間及び立ち下がり時間を調整しない場合、そのまま、図４の電力スイッチング回路において、図５(ａ)のＰＷＭ信号は端子２９に入力され、図５(ａ)のＰＷＭ信号と反転関係にある図５(ｂ)のＰＷＭ信号は端子３０に入力される。図５(ａ)のＰＷＭ信号は、端子２９から抵抗Ｒ１を介してトランジスタＴＲ１のベースに入力される。図５(ｂ)のＰＷＭ信号は、端子３０から抵抗Ｒ２を介してトランジスタＴＲ２のベースに入力される。 FIG. 4 is a diagram showing a configuration of the power switching circuit 23 of FIG. FIG. 5 is a diagram illustrating an example of a PWM signal waveform output from the PCM-PWM conversion circuit 21. FIG. 6 is a diagram illustrating an example of a PWM signal waveform output from the power switching circuit 23. The PCM-PWM conversion circuit 21 outputs the PWM signal shown in FIGS. 5A and 5B, and when the rise / fall adjustment circuit 22 does not adjust the rise time and fall time, the power switching circuit of FIG. 5A, the PWM signal shown in FIG. 5A is input to the terminal 29, and the PWM signal shown in FIG. The PWM signal in FIG. 5A is input from the terminal 29 to the base of the transistor TR1 via the resistor R1. The PWM signal in FIG. 5B is input from the terminal 30 to the base of the transistor TR2 via the resistor R2.

トランジスタＴＲ１のエミッタ、トランジスタＴＲ２のコレクタ、及び端子３１が接続される。トランジスタＴＲ１のコレクタ、トランジスタＴＲ２のエミッタには、それぞれ正電圧＋Ｖ、負電圧−Ｖが印加される。図５に示すＰＷＭ信号が、電力スイッチング素子として用いられるトランジスタＴＲ１、ＴＲ２に入力された場合、ＴＲ１、ＴＲ２が出力するＰＷＭ信号波形の立ち上がり、立ち下がりは、図６のｔ１、ｔ２に示す時間だけ遅れる。このとき、ｔ１、ｔ２の期間、トランジスタＴＲ１、ＴＲ２のスイッチング動作が両方ＯＮになることがある。トランジスタＴＲ１、ＴＲ２の両方がＯＮになった場合、短絡電流Ｉｄ(図４の矢印Ｉｄ)が流れ＋Ｖと−Ｖが短絡状態になり、トランジスタＴＲ１、ＴＲ２は発熱し、破損するおそれがある。 The emitter of the transistor TR1, the collector of the transistor TR2, and the terminal 31 are connected. A positive voltage + V and a negative voltage −V are applied to the collector of the transistor TR1 and the emitter of the transistor TR2, respectively. When the PWM signal shown in FIG. 5 is input to the transistors TR1 and TR2 used as power switching elements, the rise and fall of the PWM signal waveform output from TR1 and TR2 are only the times indicated by t1 and t2 in FIG. Be late. At this time, both the switching operations of the transistors TR1 and TR2 may be turned ON during the period of t1 and t2. When both of the transistors TR1 and TR2 are turned on, a short-circuit current Id (arrow Id in FIG. 4) flows, and + V and −V are short-circuited, and the transistors TR1 and TR2 may generate heat and be damaged.

このため、立ち上がり立ち下がり調整回路２２を用いて、ＰＷＭ信号波形の立ち上がり時間及び立ち下がり時間を調整し、トランジスタＴＲ１とＴＲ２が同時にＯＮになることを防止する。図７は、立ち上がり立ち下がり調整回路２２が出力するＰＷＭ信号波形の一例を示す図である。図８は、電力スイッチング回路２３が出力するＰＷＭ信号波形の一例を示す図である。立ち上がり立ち下がり調整回路２２は、図７(ａ)に示す信号波形の立ち上がり時間、立ち下がり時間を、図７(ｂ)に示す信号波形の立ち上がり時間、立ち下がり時間に対して、時間ｔ３、ｔ４だけずらす調整をして出力する。電力スイッチング回路２３は、図７(ａ)(ｂ)に示すＰＷＭ信号波形が入力された場合、図８(ａ)(ｂ)に示すＰＷＭ信号を出力する。立ち上がり立ち下がり調整回路２２によって、トランジスタＴＲ１とトランジスタＴＲ２が両方ＯＮになることが防止される。 For this reason, the rise / fall adjustment circuit 22 is used to adjust the rise time and fall time of the PWM signal waveform, thereby preventing the transistors TR1 and TR2 from being turned ON simultaneously. FIG. 7 is a diagram illustrating an example of a PWM signal waveform output from the rise / fall adjustment circuit 22. FIG. 8 is a diagram illustrating an example of a PWM signal waveform output from the power switching circuit 23. The rise / fall adjustment circuit 22 sets the rise time and fall time of the signal waveform shown in FIG. 7A to the time t3 and t4 with respect to the rise time and fall time of the signal waveform shown in FIG. Adjust and shift the output. When the PWM signal waveform shown in FIGS. 7A and 7B is input, the power switching circuit 23 outputs the PWM signal shown in FIGS. 8A and 8B. The rise / fall adjustment circuit 22 prevents both the transistor TR1 and the transistor TR2 from being turned on.

しかしながら、電力スイッチング素子として用いるトランジスタの立ち上がり時間、立ち下がり時間の遅れ時間は、入力信号の振幅電圧が大きくなると遅れ時間は大きくなり、入力信号の振幅電圧が小さくなると遅れ時間は小さくなる。図９(ａ)はＰＣＭ−ＰＷＭ変換回路２１が出力するＰＷＭ信号波形(振幅電圧が大きい場合)を示す図であり、図９(ｂ)は電力スイッチング回路２３が出力するＰＷＭ信号波形(振幅電圧が大きい場合)の一例を示す図である。図１０(ａ)はＰＣＭ−ＰＷＭ変換回路２１が出力するＰＷＭ信号波形(振幅電圧が小さい場合)を示す図であり、図１０(ｂ)は電力スイッチング回路２３が出力するＰＷＭ信号波形(振幅電圧が小さい場合)の一例を示す図である。図９に示すＰＷＭ信号波形の振幅電圧は、図１０に示すＰＷＭ信号波形の振幅電圧より大きい。電力スイッチング回路２３が出力するＰＷＭ信号波形の立ち上がり時間、立ち下がり時間は、図９のｔ５、ｔ６、図１０のｔ７、ｔ８に示す時間だけ、それぞれ遅れる。ここで、図９、図１０において、ｔ５＞ｔ７、ｔ６＞ｔ８となり、入力信号の振幅電圧が大きくなると遅れ時間は大きくなり、入力信号の振幅電圧が小さくなると遅れ時間は小さくなる。 However, the delay time of the rise time and fall time of the transistor used as the power switching element increases as the amplitude voltage of the input signal increases, and decreases as the amplitude voltage of the input signal decreases. 9A shows a PWM signal waveform (when the amplitude voltage is large) output from the PCM-PWM conversion circuit 21, and FIG. 9B shows a PWM signal waveform output from the power switching circuit 23 (amplitude voltage). It is a figure which shows an example). FIG. 10A is a diagram showing a PWM signal waveform (when the amplitude voltage is small) output from the PCM-PWM conversion circuit 21, and FIG. 10B is a PWM signal waveform (amplitude voltage) output from the power switching circuit 23. It is a figure which shows an example). The amplitude voltage of the PWM signal waveform shown in FIG. 9 is larger than the amplitude voltage of the PWM signal waveform shown in FIG. The rise time and fall time of the PWM signal waveform output from the power switching circuit 23 are delayed by the times indicated by t5 and t6 in FIG. 9 and t7 and t8 in FIG. 9 and 10, t5> t7, t6> t8, and the delay time increases as the amplitude voltage of the input signal increases, and the delay time decreases as the amplitude voltage of the input signal decreases.

トランジスタ間の短絡の発生を確実に防止しようとして、最大入力信号電圧における遅れ時間に合わせて調整量を設定した場合、入力信号電圧が小さくなると、調整量が大きくなる。立ち上がり時間、立ち下がり時間を調整することによって、トランジスタＴＲ１とトランジスタＴＲ２のスイッチングに時間差ができ連続性が失われ、電力スイッチング回路２３が出力するＰＷＭ信号の歪が発生する。立ち上がり時間、立ち下がり時間の調整量が増加すると、トランジスタＴＲ１とトランジスタＴＲ２のスイッチングの時間差が増加することにより、電力スイッチング回路２３が出力するＰＷＭ信号の歪が増加する。 When the adjustment amount is set according to the delay time in the maximum input signal voltage in order to prevent the occurrence of a short circuit between the transistors, the adjustment amount increases as the input signal voltage decreases. By adjusting the rise time and the fall time, there is a time difference in switching between the transistor TR1 and the transistor TR2, continuity is lost, and distortion of the PWM signal output from the power switching circuit 23 occurs. When the adjustment amount of the rise time and the fall time is increased, the time difference of switching between the transistor TR1 and the transistor TR2 is increased, so that the distortion of the PWM signal output from the power switching circuit 23 is increased.

また、パルス幅変調増幅装置において、ＰＷＭ信号のスイッチング速度を低下させて歪の発生を抑えるものがある（特許文献１参照）。 Some pulse width modulation amplifying devices suppress the generation of distortion by reducing the switching speed of the PWM signal (see Patent Document 1).

特開２００１−２９２０４０号公報JP 2001-292040 A

背景技術の欄において述べたように、電力スイッチング素子として用いるトランジスタの立ち上がり時間、立ち下がり時間の遅れ時間は、入力信号電圧によって異なる。従来のパルス幅変調増幅装置は、入力信号電圧を検出して立ち上がり時間、立ち下がり時間を調整するものではなく、電力スイッチング回路の出力電流を検出してＰＷＭ信号波形の立ち上がり時間、立ち下がり時間を調整するので、出力電流の検出から立ち上がり時間、立ち下がり時間の調整までに時間を要し、この時間に、電力スイッチング回路が出力するＰＷＭ信号の歪が増加したり、トランジスタが発熱、破損したりするおそれがある。 As described in the background art section, the rise time and fall time delay time of a transistor used as a power switching element differ depending on the input signal voltage. The conventional pulse width modulation amplifier does not detect the input signal voltage and adjust the rise time and fall time, but detects the output current of the power switching circuit and determines the rise time and fall time of the PWM signal waveform. Since adjustment is required, it takes time from detection of the output current to adjustment of the rise time and fall time. During this time, distortion of the PWM signal output from the power switching circuit increases, and the transistor generates heat and is damaged. There is a risk.

また、特許文献１に記載されたデジタルアンプは、ＰＷＭ信号のスイッチング速度を低下させて歪の発生を抑えるものであるが、ＰＷＭ波形の立ち上がり時間、立ち下がり時間を調整することはできないので、電力スイッチング回路が出力するＰＷＭ信号の歪の増加、トランジスタの発熱、破損の発生の課題があった。 The digital amplifier described in Patent Document 1 suppresses the occurrence of distortion by reducing the switching speed of the PWM signal, but the rise time and fall time of the PWM waveform cannot be adjusted. There are problems of increased distortion of the PWM signal output from the switching circuit, heat generation of the transistor, and damage.

上述の課題を解決するために、本発明は、電力スイッチング回路のスイッチング素子間の短絡を防止し出力信号の歪を抑制する手段を備えたパルス幅変調増幅装置を提供するものである。 In order to solve the above-mentioned problems, the present invention provides a pulse width modulation amplification apparatus provided with means for preventing a short circuit between switching elements of a power switching circuit and suppressing distortion of an output signal.

本発明の請求項１に記載のパルス幅変調増幅装置は、入力オーディオ信号をパルス幅変調するパルス幅変調手段と、前記パルス幅変調手段が出力するパルス幅変調信号の振幅電圧を検出する振幅電圧検出手段と、前記パルス幅変調手段が出力するパルス幅変調信号の波形の立ち上がり時間及び立ち下がり時間を調整する立ち上がり立ち下がり調整手段と、前記立ち上がり立ち下がり調整手段が出力するパルス幅変調信号をスイッチング増幅する増幅手段と、前記振幅電圧検出手段が検出する振幅電圧に基づいて前記立ち上がり立ち下がり調整手段による立ち上がり時間及び立ち下がり時間の調整量を制御する制御手段とを備えるものである。 According to a first aspect of the present invention, there is provided a pulse width modulation amplifying apparatus comprising: a pulse width modulation means for pulse width modulating an input audio signal; and an amplitude voltage for detecting an amplitude voltage of the pulse width modulation signal output from the pulse width modulation means Switching between detection means, rise / fall adjustment means for adjusting the rise time and fall time of the waveform of the pulse width modulation signal output by the pulse width modulation means, and the pulse width modulation signal output by the rise / fall adjustment means Amplifying means for amplifying and control means for controlling the adjustment amount of the rise time and fall time by the rise / fall adjustment means based on the amplitude voltage detected by the amplitude voltage detection means.

本発明の請求項２に記載のパルス幅変調増幅装置は、入力オーディオ信号をパルス幅変調するパルス幅変調手段と、前記パルス幅変調手段が出力するパルス幅変調信号の振幅電圧を検出する振幅電圧検出手段と、前記パルス幅変調手段が出力するパルス幅変調信号の波形の立ち上がり時間及び立ち下がり時間を調整する立ち上がり立ち下がり調整手段と、前記立ち上がり立ち下がり調整手段が出力するパルス幅変調信号をスイッチング増幅する増幅手段と、前記増幅手段に流れる電流を検出する電流検出手段と、前記振幅電圧検出手段が検出する振幅電圧と前記電流検出手段が出力する検出電流とに基づいて前記立ち上がり立ち下がり調整手段による立ち上がり時間及び立ち下がり時間の調整量を制御する制御手段とを備えるものである。 According to a second aspect of the present invention, there is provided a pulse width modulation amplifying device comprising a pulse width modulation means for pulse width modulating an input audio signal, and an amplitude voltage for detecting an amplitude voltage of the pulse width modulation signal output from the pulse width modulation means. Switching between detection means, rise / fall adjustment means for adjusting the rise time and fall time of the waveform of the pulse width modulation signal output by the pulse width modulation means, and the pulse width modulation signal output by the rise / fall adjustment means An amplifying means for amplifying, a current detecting means for detecting a current flowing through the amplifying means, the rising / falling adjusting means based on an amplitude voltage detected by the amplitude voltage detecting means and a detected current output by the current detecting means And control means for controlling the adjustment amount of the rise time and fall time.

本発明のパルス幅変調増幅装置によれば、入力信号電圧を検出してＰＷＭ信号の立ち上がり時間、立ち下がり時間の調整を行い、電力スイッチング回路のスイッチング素子間の短絡を防止し出力信号の歪を抑制することができる。
また、本発明のパルス幅変調増幅装置によれば、入力信号電圧と電力スイッチング回路の出力電流とを検出してＰＷＭ信号の立ち上がり時間、立ち下がり時間の調整を行い、電力スイッチング回路のスイッチング素子間の短絡を防止し出力信号の歪を抑制することができる。 According to the pulse width modulation amplifier of the present invention, the input signal voltage is detected and the rise time and fall time of the PWM signal are adjusted to prevent a short circuit between the switching elements of the power switching circuit and to prevent distortion of the output signal. Can be suppressed.
Further, according to the pulse width modulation amplifier of the present invention, the input signal voltage and the output current of the power switching circuit are detected to adjust the rise time and fall time of the PWM signal, and between the switching elements of the power switching circuit. Can be prevented and distortion of the output signal can be suppressed.

図１は、本発明のパルス幅変調増幅装置の一実施例の構成を示すブロック図である。入力端子１は、外部からのＰＣＭ信号をＰＷＭ生成回路２に入力するための端子である。ＰＷＭ生成回路２は、デジタル信号処理回路（Digital Signal Processor、以下、ＤＳＰという。）によって構成され、入力端子１によって入力されたＰＣＭ信号をＰＷＭ信号に変換する。立ち上がり立ち下がり調整回路３は、ＰＷＭ生成回路２から入力されるＰＷＭ信号の立ち上がり時間及び立ち下がり時間を調整して出力する。立ち上がり立ち下がり調整回路３は、ＰＷＭ生成回路２とともに、ＤＳＰを用いて構成することができる。 FIG. 1 is a block diagram showing the configuration of an embodiment of a pulse width modulation amplifier according to the present invention. The input terminal 1 is a terminal for inputting an external PCM signal to the PWM generation circuit 2. The PWM generation circuit 2 includes a digital signal processor (hereinafter referred to as DSP), and converts the PCM signal input from the input terminal 1 into a PWM signal. The rise / fall adjustment circuit 3 adjusts and outputs the rise time and fall time of the PWM signal input from the PWM generation circuit 2. The rise / fall adjustment circuit 3 can be configured using a DSP together with the PWM generation circuit 2.

電力スイッチング回路４は、立ち上がり立ち下がり調整回路３から入力されるＰＷＭ信号をスイッチング増幅する。ＬＰＦ５は、電力スイッチング回路４から入力されるＰＷＭ信号の高周波成分を除去しアナログオーディオ信号に復調する。スピーカ６は、ＬＰＦ５から入力されるアナログオーディオ信号を音として出力する。 The power switching circuit 4 performs switching amplification of the PWM signal input from the rise / fall adjustment circuit 3. The LPF 5 removes the high frequency component of the PWM signal input from the power switching circuit 4 and demodulates the analog audio signal. The speaker 6 outputs the analog audio signal input from the LPF 5 as sound.

立ち上がり立ち下がり調整回路３の調整量は、電力スイッチング素子の種類にもよるが、オーディオ用のデジタルアンプに用いる場合、一般的に10ナノ秒(nsec)程度となる。インバータ回路で使用される大容量のＦＥＴやトランジスタでは、立ち上がり立ち下がり調整回路３の調整量を20nsec〜40nsec程度とすることもある。 The amount of adjustment of the rise / fall adjustment circuit 3 is generally about 10 nanoseconds (nsec) when used for an audio digital amplifier, although it depends on the type of power switching element. In a large-capacity FET or transistor used in the inverter circuit, the adjustment amount of the rise / fall adjustment circuit 3 may be about 20 nsec to 40 nsec.

オーディオ信号の出力音量の制御は、電力スイッチング回路４の増幅率を制御することによって行われる。音量調整器７は、音量を調整するための音量調整つまみを備える。使用者は、音量調整つまみを操作して出力音量を決める。中央処理装置(Central Processing Unit、以下、ＣＰＵという。)１２は、音量調整器７の操作入力に基づいて電源電圧調整回路８が電力スイッチング回路４に供給する電圧を調整する。電源電圧調整回路８は、図示しない電力供給源に接続され、電圧を調整して電力スイッチング回路４に電力を供給する。音量を大きくする場合、電源電圧調整回路８が電力スイッチング回路４に供給する電圧は高くなり、音量を小さくする場合、電源電圧制御回路８が電力スイッチング回路４に供給する電圧は低くなる。 The output volume of the audio signal is controlled by controlling the amplification factor of the power switching circuit 4. The volume adjuster 7 includes a volume adjustment knob for adjusting the volume. The user determines the output volume by operating the volume adjustment knob. A central processing unit (hereinafter referred to as “CPU”) 12 adjusts the voltage supplied from the power supply voltage adjustment circuit 8 to the power switching circuit 4 based on the operation input of the volume adjuster 7. The power supply voltage adjustment circuit 8 is connected to a power supply source (not shown) and adjusts the voltage to supply power to the power switching circuit 4. When the volume is increased, the voltage supplied from the power supply voltage adjustment circuit 8 to the power switching circuit 4 is increased. When the volume is decreased, the voltage supplied from the power supply voltage control circuit 8 to the power switching circuit 4 is decreased.

電圧検出回路９は、ＰＷＭ生成回路２が生成したＰＷＭ信号の振幅電圧を検出しデジタルデータとして出力する。ＣＰＵ１２は、電圧検出回路９から入力される振幅電圧データを演算処理して立ち上がり立ち下がり調整回路３の調整量を算出する。立ち上がり立ち下がり調整回路３は、ＣＰＵ１２から入力される調整量を立ち上がり立ち下がり調整回路３の調整量として設定する。 The voltage detection circuit 9 detects the amplitude voltage of the PWM signal generated by the PWM generation circuit 2 and outputs it as digital data. The CPU 12 calculates the adjustment amount of the rise / fall adjustment circuit 3 by performing arithmetic processing on the amplitude voltage data input from the voltage detection circuit 9. The rise / fall adjustment circuit 3 sets the adjustment amount input from the CPU 12 as the adjustment amount of the rise / fall adjustment circuit 3.

電流検出回路１０は、電力スイッチング回路４の電力スイッチング素子であるトランジスタＴＲ１、ＴＲ２に流れる電流を検出する。ＡＤ変換回路(以下、Ａ／Ｄという。)１１は、電流検出回路１０から入力される電流値をデジタルデータに変換する。ＣＰＵ１２は、Ａ／Ｄ１１から入力される電流値データを演算処理して立ち上がり立ち下がり調整回路３の調整量を算出する。立ち上がり立ち下がり調整回路３は、ＣＰＵ１２から入力される調整量を立ち上がり立ち下がり調整回路３の調整量として設定する。 The current detection circuit 10 detects a current flowing through the transistors TR1 and TR2 that are power switching elements of the power switching circuit 4. An AD conversion circuit (hereinafter referred to as A / D) 11 converts the current value input from the current detection circuit 10 into digital data. The CPU 12 calculates the adjustment amount of the rising / falling adjustment circuit 3 by processing the current value data input from the A / D 11. The rise / fall adjustment circuit 3 sets the adjustment amount input from the CPU 12 as the adjustment amount of the rise / fall adjustment circuit 3.

図２は、本実施例の電力スイッチング回路４の構成を示す図である。電流検出用抵抗Ｒ３はトランジスタＴＲ１のコレクタに接続され、電流検出用抵抗Ｒ４はトランジスタＴＲ２のエミッタに接続される。電流検出回路１０は、電流検出用抵抗Ｒ３、Ｒ４の両端の電圧により電流を検出する。 FIG. 2 is a diagram illustrating a configuration of the power switching circuit 4 according to the present embodiment. The current detection resistor R3 is connected to the collector of the transistor TR1, and the current detection resistor R4 is connected to the emitter of the transistor TR2. The current detection circuit 10 detects the current by the voltage across the current detection resistors R3 and R4.

図２に示す抵抗Ｒ３、抵抗Ｒ４に流れる電流は、トランジスタＴＲ１がＯＮであってトランジスタＴＲ２がＯＦＦであるとき、トランジスタＴＲ１から端子１７への矢印Ｉ１に示す電流が流れる。トランジスタＴＲ１がＯＦＦであってトランジスタＴＲ２がＯＮであるとき、端子１７からトランジスタＴＲ２への矢印Ｉ２に示す電流が流れる。また、トランジスタＴＲ１とトランジスタＴＲ２が同時にＯＮであるとき、トランジスタＴＲ１からトランジスタＴＲ２への矢印Ｉｄに示す短絡電流が流れる。ＣＰＵ１２は、電流検出回路１０、Ａ／Ｄ１１を介して、当該電流を検出し、電流Ｉ１、又は電流Ｉ２を検出したとき正常動作と判断し、短絡電流Ｉｄを検出したとき異常動作と判断する。 2 flows through the resistor R3 and the resistor R4 when the transistor TR1 is ON and the transistor TR2 is OFF. The current indicated by the arrow I1 from the transistor TR1 to the terminal 17 flows. When the transistor TR1 is OFF and the transistor TR2 is ON, a current indicated by an arrow I2 flows from the terminal 17 to the transistor TR2. Further, when the transistors TR1 and TR2 are simultaneously ON, a short-circuit current indicated by an arrow Id from the transistor TR1 to the transistor TR2 flows. The CPU 12 detects the current via the current detection circuit 10 and the A / D 11, and determines that the current operation is normal when the current I1 or the current I2 is detected, and determines the abnormal operation when the short-circuit current Id is detected.

ＣＰＵ１２は、電圧検出回路９から入力される振幅電圧に基づく調整量によって立ち上がり立ち下がり調整回路３を制御して入力信号の立ち上がり立ち下がり時間を調整する。例えば、電圧検出回路９から入力される振幅電圧が5Vから70Vまでの値を取る場合、電圧検出回路９から入力される振幅電圧が5Vであれば立ち上がり立ち下がり時間の調整量を1nsecとし、振幅電圧が5Vを越えて12V以下であれば制御量を2nsecとし、振幅電圧が12Vを越えて20V以下であれば制御量を3nsecとし、振幅電圧が20Vを越えて28V以下であれば制御量を4nsecとし、振幅電圧が28Vを越えて36V以下であれば制御量を5nsecとし、振幅電圧が36Vを越えて44V以下であれば制御量を6nsecとし、振幅電圧が44Vを越えて52V以下であれば制御量を7nsecとし、振幅電圧が52Vを越えて60V以下であれば制御量を8nsecとし、振幅電圧が60Vを越えて68V以下であれば制御量を9nsecとし、振幅電圧が68Vを越えて70V以下であれば制御量を10nsecとして、実施することができる。 The CPU 12 adjusts the rise / fall time of the input signal by controlling the rise / fall adjustment circuit 3 with the adjustment amount based on the amplitude voltage input from the voltage detection circuit 9. For example, when the amplitude voltage input from the voltage detection circuit 9 takes a value from 5 V to 70 V, if the amplitude voltage input from the voltage detection circuit 9 is 5 V, the adjustment amount of the rise / fall time is set to 1 nsec, and the amplitude If the voltage exceeds 5V and 12V or less, the control amount is 2 nsec.If the amplitude voltage exceeds 12 V and 20 V or less, the control amount is 3 nsec.If the amplitude voltage exceeds 20 V and 28 V or less, the control amount is If the amplitude voltage exceeds 28V and 36V or less, the control amount is 5nsec.If the amplitude voltage exceeds 36V and 44V or less, the control amount is 6nsec.If the amplitude voltage exceeds 44V and is 52V or less If the amplitude voltage exceeds 52V and 60V or less, the control amount is 8nsec.If the amplitude voltage exceeds 60V and 68V or less, the control amount is 9nsec. If the amplitude voltage exceeds 68V, the amplitude voltage exceeds 68V. If it is 70 V or less, the control amount can be set to 10 nsec.

ＣＰＵ１２は、電流検出回路１０、Ａ／Ｄ１１を介して検出した電流が最大短絡電流値Ｉth未満の短絡電流Ｉｄであれば、立ち上がり立ち下がり調整回路３を制御して立ち上がり時間、立ち下がり時間の制御量を増加させる。最大短絡電流値Ｉthは、短絡電流ＩｄがＩth以上になった場合、電力スイッチング回路４への入力を停止させる制御、又は電力スイッチング回路４への電源の供給を停止させる制御を行う判断をするための基準となる電流であり、ＣＰＵ１２に予め設定する。例えば、Ｉthは55mAである。 If the current detected via the current detection circuit 10 and the A / D 11 is a short circuit current Id less than the maximum short circuit current value Ith, the CPU 12 controls the rise / fall adjustment circuit 3 to control the rise time and fall time. Increase the amount. The maximum short-circuit current value Ith is determined so as to perform control for stopping input to the power switching circuit 4 or control for stopping power supply to the power switching circuit 4 when the short-circuit current Id becomes equal to or greater than Ith. The current is used as a reference for the CPU 12 and is preset in the CPU 12. For example, Ith is 55 mA.

例えば、短絡電流値がＩth未満であって5mAから50mAまでの場合、Ｉｄが5mA以下であれば制御量を1nsecとし、Ｉｄが5mAを越えて10mA以下であれば制御量を2nsecとし、Ｉｄが10mAを越えて15mA以下であれば制御量を3nsecとし、Ｉｄが15mAを越えて20mA以下であれば制御量を4nsecとし、Ｉｄが20mAを越えて25mA以下であれば制御量を5nsecとし、Ｉｄが25mAを越えて30mA以下であれば制御量を6nsecとし、Ｉｄが30mAを越えて35mA以下であれば制御量を7nsecとし、Ｉｄが35mAを越えて40mA以下であれば制御量を8nsecとし、Ｉｄが40mAを越えて45mA以下であれば制御量を9nsecとし、Ｉｄが45mAを越えて50mA以下であれば制御量を10nsecとして、実施することができる。 For example, when the short-circuit current value is less than Ith and 5 mA to 50 mA, if Id is 5 mA or less, the controlled variable is 1 nsec. If Id exceeds 5 mA and 10 mA or less, the controlled variable is 2 nsec. If the current exceeds 10 mA and 15 mA or less, the control amount is 3 nsec. If Id exceeds 15 mA and 20 mA or less, the control amount is 4 nsec. If Id exceeds 20 mA and 25 mA or less, the control amount is 5 nsec. If the current exceeds 25 mA and 30 mA or less, the control amount is 6 nsec. If Id exceeds 30 mA and 35 mA or less, the control amount is 7 nsec. If Id exceeds 35 mA and 40 mA or less, the control amount is 8 nsec. If Id exceeds 40 mA and 45 mA or less, the control amount can be 9 nsec. If Id exceeds 45 mA and 50 mA or less, the control amount can be 10 nsec.

ＣＰＵ１２は、電流検出回路１０、Ａ／Ｄ１１を介して検出した電流において、トランジスタＴＲ１、ＴＲ２のどちらか一方の検出電流値がＩth未満である場合、正常動作と判断して、立ち上がり立ち下がり調整回路３を制御して立ち上がり時間、立ち下がり時間の制御量を増加させる。ここで、ＣＰＵ９は、トランジスタＴＲ１、ＴＲ２それぞれの検出電流値を比較し、トランジスタＴＲ１の検出電流値の方が大きければ、端子１３に入力されるＰＷＭ信号の立ち上がり時間、立ち下がり時間を調整するように立ち上がり立ち下がり調整回路３を制御し、トランジスタＴＲ２の検出電流値の方が大きければ、端子１４に入力されるＰＷＭ信号の立ち上がり時間、立ち下がり時間を調整するように立ち上がり立ち下がり調整回路３を制御する。例えば、Ｉthが55mAであって、トランジスタＴＲ１の検出電流値が5mA、トランジスタＴＲ２の検出電流値が10mAである場合、端子１４に入力されるＰＷＭ信号の立ち上がり時間、立ち下がり時間の制御量を2nsecとする。 When the detected current value of either one of the transistors TR1 and TR2 is less than Ith in the current detected through the current detection circuit 10 and the A / D11, the CPU 12 determines that the operation is normal, and the rising / falling adjustment circuit 3 is controlled to increase the control amount of the rise time and fall time. Here, the CPU 9 compares the detected current values of the transistors TR1 and TR2, and adjusts the rise time and fall time of the PWM signal input to the terminal 13 if the detected current value of the transistor TR1 is larger. When the rise / fall adjustment circuit 3 is controlled and the detected current value of the transistor TR2 is larger, the rise / fall adjustment circuit 3 is adjusted so as to adjust the rise time and fall time of the PWM signal input to the terminal 14. Control. For example, when Ith is 55 mA, the detection current value of the transistor TR 1 is 5 mA, and the detection current value of the transistor TR 2 is 10 mA, the control amount of the rise time and fall time of the PWM signal input to the terminal 14 is 2 nsec. And

ＣＰＵ１２は、電流検出回路１０、Ａ／Ｄ１１を介して検出した電流が、予めＣＰＵ１２に設定された最大短絡電流値Ｉth以上の短絡電流Ｉｄであれば、これ以上電流を流さないように制御する。トランジスタＴＲ１、ＴＲ２の検出電流値が各々Ｉth以上である場合、ＣＰＵ１２は、立ち上がり立ち下がり調整回路３を制御して電力スイッチング回路４への入力を停止させるか、図示しない制御回路によって電力スイッチング回路４への電源の供給を停止させる。 If the current detected via the current detection circuit 10 and the A / D 11 is a short-circuit current Id that is equal to or greater than the maximum short-circuit current value Ith set in the CPU 12, the CPU 12 performs control so that no more current flows. When the detected current values of the transistors TR1 and TR2 are each equal to or greater than Ith, the CPU 12 controls the rising / falling adjustment circuit 3 to stop the input to the power switching circuit 4, or the power switching circuit 4 by a control circuit (not shown). Stop supplying power to the unit.

本実施例のパルス幅変調増幅装置は、以上述べたように、ＣＰＵ１２が、電圧検出回路９から入力される振幅電圧に基づく調整量によって立ち上がり立ち下がり調整回路３を制御して入力信号の立ち上がり立ち下がり時間を調整することによって、短絡電流Ｉｄの発生を防止する。そして、もし、電圧検出回路９から入力される振幅電圧に基づく立ち上がり立ち下がり時間の調整だけでは防止しきれなかった短絡電流Ｉｄが発生してしまった場合、ＣＰＵ１２は、電流検出回路１０から入力される短絡電流Ｉｄに基づいて立ち上がり立ち下がり調整回路３を制御して入力信号の立ち上がり立ち下がり時間を調整する。入力信号の振幅電圧が大きいとき、まず、振幅電圧に基づいて立ち上がり立ち下がり時間を調整することによって、短絡電流Ｉｄを未然に防止し、後に、短絡電流Ｉｄを監視して立ち上がり立ち下がり時間をより適した時間に調整することができる。 In the pulse width modulation amplifier of this embodiment, as described above, the CPU 12 controls the rising / falling adjustment circuit 3 according to the adjustment amount based on the amplitude voltage input from the voltage detection circuit 9 to increase the rising edge of the input signal. By adjusting the fall time, the occurrence of the short-circuit current Id is prevented. If a short-circuit current Id that cannot be prevented only by adjusting the rise / fall time based on the amplitude voltage input from the voltage detection circuit 9 is generated, the CPU 12 is input from the current detection circuit 10. Based on the short-circuit current Id, the rise / fall adjustment circuit 3 is controlled to adjust the rise / fall time of the input signal. When the amplitude voltage of the input signal is large, first, the short-circuit current Id is prevented by adjusting the rise / fall time based on the amplitude voltage, and then the short-circuit current Id is monitored to further increase the rise / fall time. It can be adjusted to a suitable time.

本発明のパルス幅変調増幅装置の実施例の構成を示すブロック図である。It is a block diagram which shows the structure of the Example of the pulse width modulation amplifier of this invention. 図１の電力スイッチング回路の構成を示す図である。It is a figure which shows the structure of the electric power switching circuit of FIG. 従来のパルス幅変調増幅装置の構成を示すブロック図である。It is a block diagram which shows the structure of the conventional pulse width modulation amplifier. 図３の電力スイッチング回路の構成を示す図である。It is a figure which shows the structure of the electric power switching circuit of FIG. 図３のＰＣＭ−ＰＷＭ変換回路が出力するＰＷＭ信号波形の一例を示す図である。It is a figure which shows an example of the PWM signal waveform which the PCM-PWM conversion circuit of FIG. 3 outputs. 図３の電力スイッチング回路が出力するＰＷＭ信号波形の一例を示す図である。It is a figure which shows an example of the PWM signal waveform which the electric power switching circuit of FIG. 3 outputs. 図３の立ち上がり立ち下がり調整回路が出力するＰＷＭ信号波形の一例を示す図である。It is a figure which shows an example of the PWM signal waveform which the rise / fall adjustment circuit of FIG. 3 outputs. 図３の電力スイッチング回路が出力するＰＷＭ信号波形の一例を示す図である。It is a figure which shows an example of the PWM signal waveform which the electric power switching circuit of FIG. 3 outputs. 図３のＰＣＭ−ＰＷＭ変換回路が出力するＰＷＭ信号波形、及び電力スイッチング回路が出力するＰＷＭ信号波形の一例を示す図である。It is a figure which shows an example of the PWM signal waveform which the PCM-PWM conversion circuit of FIG. 3 outputs, and the PWM signal waveform which a power switching circuit outputs. 図３のＰＣＭ−ＰＷＭ変換回路が出力するＰＷＭ信号波形、及び電力スイッチング回路が出力するＰＷＭ信号波形の一例を示す図である。It is a figure which shows an example of the PWM signal waveform which the PCM-PWM conversion circuit of FIG. 3 outputs, and the PWM signal waveform which a power switching circuit outputs.

Explanation of symbols

１、２０入力端子
２ＰＷＭ生成回路
３、２２立ち上がり立ち下がり調整回路
４、２３電力スイッチング回路
５、２４ＬＰＦ
６、２５スピーカ
７、２６音量調整器
８、２８電源電圧調整回路
９電圧検出回路
１０電流検出回路
１１Ａ／Ｄ
１２、２７ＣＰＵ
２１ＰＣＭ-ＰＷＭ変換回路 1, 20 Input terminal 2 PWM generation circuit 3, 22 Rising / falling adjustment circuit 4, 23 Power switching circuit 5, 24 LPF
6, 25 Speaker 7, 26 Volume adjuster 8, 28 Power supply voltage adjustment circuit 9 Voltage detection circuit 10 Current detection circuit 11 A / D
12, 27 CPU
21 PCM-PWM conversion circuit

Claims

Pulse width modulation means for pulse width modulating the input audio signal, amplitude voltage detection means for detecting the amplitude voltage of the pulse width modulation signal output by the pulse width modulation means, and pulse width modulation signal output by the pulse width modulation means Rising / falling adjusting means for adjusting the rising time and falling time of the waveform, amplification means for switching and amplifying the pulse width modulation signal output from the rising / falling adjusting means, and amplitude voltage detected by the amplitude voltage detecting means And a control means for controlling the adjustment amount of the rise time and the fall time by the rise / fall adjustment means based on the above.

Pulse width modulation means for pulse width modulating the input audio signal, amplitude voltage detection means for detecting the amplitude voltage of the pulse width modulation signal output by the pulse width modulation means, and pulse width modulation signal output by the pulse width modulation means Rising / falling adjusting means for adjusting the rising time and falling time of the waveform, an amplifying means for switching and amplifying the pulse width modulation signal output from the rising / falling adjusting means, and a current for detecting a current flowing through the amplifying means Detection means; and control means for controlling the rise time and fall time adjustment amount by the rise / fall adjustment means based on the amplitude voltage detected by the amplitude voltage detection means and the detection current output by the current detection means; A pulse width modulation amplifying apparatus comprising: