JP2006093286A - 積層セラミック電子部品の製造方法 - Google Patents
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Abstract
【課題】 積層セラミック電子部品の大型化を招くことなく、短絡不良の発生を防止することが出来る積層セラミック電子部品の製造方法を提供する。
【解決手段】 本発明に係る積層セラミック電子部品の製造方法は、複数のセラミック層２、３、４、５となる各グリーンシートにそれぞれ所定の導体パターンを形成する工程と、これによって得られた複数のグリーンシートを積層して積層体を作成する工程と、これによって得られた積層体を焼成する工程とを有し、前記導体パターン形成工程にて、第１セラミック層２となるグリーンシートに第１導体パターン21と第２導体パターン22とを形成すると共に、両導体パターン21、22を互いに電気的に接続する接続線路23を形成し、その後の絶縁処理工程にて接続線路23を切断して、第１導体パターン21と第２導体パターン22とを互いに絶縁する。
【選択図】 図２
【解決手段】 本発明に係る積層セラミック電子部品の製造方法は、複数のセラミック層２、３、４、５となる各グリーンシートにそれぞれ所定の導体パターンを形成する工程と、これによって得られた複数のグリーンシートを積層して積層体を作成する工程と、これによって得られた積層体を焼成する工程とを有し、前記導体パターン形成工程にて、第１セラミック層２となるグリーンシートに第１導体パターン21と第２導体パターン22とを形成すると共に、両導体パターン21、22を互いに電気的に接続する接続線路23を形成し、その後の絶縁処理工程にて接続線路23を切断して、第１導体パターン21と第２導体パターン22とを互いに絶縁する。
【選択図】 図２
Description
本発明は、携帯電話機等の小型の電子機器に装備される各種電子回路を構成するための積層セラミック電子部品の製造方法に関するものである。
近年、携帯電話機等の小型の電子機器においては、小型化に対する要求が益々厳しくなってきており、この様な状況において、機器を構成する複数の回路素子を１チップの積層セラミック電子部品に集積化して、該積層セラミック電子部品をメイン基板に実装することが行なわれている。
図４(ａ)〜(ｅ)は、従来の積層セラミック電子部品(101)の一連の製造工程を示している。図４(ｅ)に示す如く、該積層セラミック電子部品(101)は、４層のセラミック層(６)(７)(８)(９)の積層構造を有している。
該積層セラミック電子部品(101)は、図４(ａ)〜(ｃ)に示す如く、４層のセラミック層(６)(７)(８)(９)となる４枚のグリーンシート(69)(79)(89)(99)にそれぞれ所定の導体パターンを形成する導体パターン形成工程と、該導体パターン形成工程を経て得られる４枚のグリーンシート(69)(79)(89)(99)を図４(ｄ)に示す如く積層し、積層体を作製する積層体作製工程と、図４(ｅ)に示す如く、該積層体作製工程を経て得られる積層体に焼成を施す焼成工程とを経て作製される。
尚、図４(ａ)〜(ｃ)は、前記導体パターン形成工程を、最上層の第１セラミック層(６)となる第１グリーンシート(69)について示したものである。
図４(ａ)に示す如く、先ず、第１グリーンシート(69)を用意し、次に、図４(ｂ)に示す如く、第１グリーンシート(69)の所定位置に貫通孔(64a)(64b)を開設した後、図４(ｃ)に示す如く、貫通孔(64a)(64b)に導体材料を充填して垂直線路を形成すると共に、第１グリーンシート(69)の表面に導体材料を印刷して、所定の導体パターン(61)(62)(63)を形成する。
同様にして、第２乃至第４セラミック層(７)(８)(９)となる第２乃至第４グリーンシート(79)(89)(99)にも、それぞれ所定の導体パターンと垂直線路を形成する。
該積層セラミック電子部品(101)は、図４(ａ)〜(ｃ)に示す如く、４層のセラミック層(６)(７)(８)(９)となる４枚のグリーンシート(69)(79)(89)(99)にそれぞれ所定の導体パターンを形成する導体パターン形成工程と、該導体パターン形成工程を経て得られる４枚のグリーンシート(69)(79)(89)(99)を図４(ｄ)に示す如く積層し、積層体を作製する積層体作製工程と、図４(ｅ)に示す如く、該積層体作製工程を経て得られる積層体に焼成を施す焼成工程とを経て作製される。
尚、図４(ａ)〜(ｃ)は、前記導体パターン形成工程を、最上層の第１セラミック層(６)となる第１グリーンシート(69)について示したものである。
図４(ａ)に示す如く、先ず、第１グリーンシート(69)を用意し、次に、図４(ｂ)に示す如く、第１グリーンシート(69)の所定位置に貫通孔(64a)(64b)を開設した後、図４(ｃ)に示す如く、貫通孔(64a)(64b)に導体材料を充填して垂直線路を形成すると共に、第１グリーンシート(69)の表面に導体材料を印刷して、所定の導体パターン(61)(62)(63)を形成する。
同様にして、第２乃至第４セラミック層(７)(８)(９)となる第２乃至第４グリーンシート(79)(89)(99)にも、それぞれ所定の導体パターンと垂直線路を形成する。
次の積層体作製工程では、前記導体パターン形成工程を経て得られた第１乃至第４グリーンシート(69)(79)(89)(99)を図４(ｄ)に示す如く順に積み重ねて、積層体を作製する。その後、図４(ｅ)に示す焼成工程にて、該積層体に熱圧着及び焼成を施して一体化する。この様にして積層セラミック電子部品(101)が作製されることになる。
しかしながら、図４(ｅ)に示す焼成工程において、第１セラミック層(６)の表面に形成された第１の導体パターン(61)と第２セラミック層(７)の表面に形成された第２の導体パターン(71)とが、図示の如く微細な短絡線路(65)により接続されて、短絡不良が発生することがあった。
発明者は上述の短絡不良が発生する条件を分析したところ、両導体パターン(61)(71)が互いに電気的に絶縁されており、且つ、両導体パターン(61)(71)が上下方向に重なって、互いにオーバーラップする領域を有している場合に短絡不良が発生することを見出した。
上述の短絡不良は、例えば、図４(ｅ)に示す如く互いに電気的に接続された第１セラミック層(６)上の導体パターン(63)と第２セラミック層(７)上の導体パターン(72)との間では発生しない。即ち、両導体パターン(63)(72)が上下方向に重なって、互いにオーバーラップする領域を有していても、貫通孔(64b)に形成された垂直線路によって互いに電気的に接続されていれば、短絡不良は発生しないのである。
上述の短絡不良は、例えば、図４(ｅ)に示す如く互いに電気的に接続された第１セラミック層(６)上の導体パターン(63)と第２セラミック層(７)上の導体パターン(72)との間では発生しない。即ち、両導体パターン(63)(72)が上下方向に重なって、互いにオーバーラップする領域を有していても、貫通孔(64b)に形成された垂直線路によって互いに電気的に接続されていれば、短絡不良は発生しないのである。
そこで、発明者は短絡不良の原因を、焼成工程において発生する両導体パターン(61)(71)間の電位差によるものと推測した。
即ち、焼成工程において、温度上昇に伴う焦電効果及び圧着による圧電効果によって、誘電体である第１セラミック層(６)に分極が生じ、該分極に伴って、第１セラミック層(６)を挟んで互いに対向する第１及び第２の導体パターン(61)(71)が帯電して、両導体パターン(61)(71)間に電位差が生じることになる。該電位差に起因して微細な短絡線路(65)が形成され、短絡不良が発生すると推測されるのである。
即ち、焼成工程において、温度上昇に伴う焦電効果及び圧着による圧電効果によって、誘電体である第１セラミック層(６)に分極が生じ、該分極に伴って、第１セラミック層(６)を挟んで互いに対向する第１及び第２の導体パターン(61)(71)が帯電して、両導体パターン(61)(71)間に電位差が生じることになる。該電位差に起因して微細な短絡線路(65)が形成され、短絡不良が発生すると推測されるのである。
ところで、高温高湿条件下において、微小な間隔で形成された配線間を導体材料が移動して、該配線間が短絡してしまうマイグレーション現象が知られており、マイグレーション現象の発生を防止すべく種々の導体材料が提案されている(特許文献１参照)。
特開平６−２０５１７号公報 [H01B 1/16]
しかしながら、マイグレーション現象が発生し難い導体材料を用いたとしても、上述の短絡不良の発生を防止することが充分ではなかった。
そこで、従来の積層セラミック電子部品の製造においては、セラミック層を挟んで対向する２つの導体パターンがセラミック層の積層方向に重ならない様に配置し、或いはセラミック層の厚さを一定以上の厚さに形成する等の設計上の対策を施すことにより、短絡不良の発生を防止していた。
しかしながら、この様な設計上の対策のために集積度が低下して、積層セラミック電子部品が大型化してしまう問題があった。
そこで、本発明の目的は、積層セラミック電子部品の大型化を招くことなく、短絡不良の発生を防止することが出来る積層セラミック電子部品の製造方法を提供することである。
そこで、従来の積層セラミック電子部品の製造においては、セラミック層を挟んで対向する２つの導体パターンがセラミック層の積層方向に重ならない様に配置し、或いはセラミック層の厚さを一定以上の厚さに形成する等の設計上の対策を施すことにより、短絡不良の発生を防止していた。
しかしながら、この様な設計上の対策のために集積度が低下して、積層セラミック電子部品が大型化してしまう問題があった。
そこで、本発明の目的は、積層セラミック電子部品の大型化を招くことなく、短絡不良の発生を防止することが出来る積層セラミック電子部品の製造方法を提供することである。
本発明の対象とする積層セラミック電子部品は、所定の導体パターンが形成された複数のセラミック層の積層構造を有し、最上層のセラミック層と最下層のセラミック層の内、少なくとも一方のセラミック層には、外側に露出する表面に、互いに電気的に絶縁された第１の導体パターンと第２の導体パターンとが形成されると共に、該セラミック層と直接に重なるセラミック層の表面には第３の導体パターンが形成され、該第３の導体パターンは、前記第２の導体パターンと電気的に接続されると共に、前記第１の導体パターンとは電気的に絶縁されている。 本発明に係る積層セラミック電子部品の製造方法は、前記複数のセラミック層となる複数枚のグリーンシートにそれぞれ所定の導体パターンを形成する導体パターン形成工程と、該導体パターン形成工程を経て得られる複数枚のグリーンシートを積層して積層体を作製する積層体作製工程と、該積層体作製工程を経て得られる積層体に焼成を施す焼成工程とを有している。
前記導体パターン形成工程では、前記一方のセラミック層となるグリーンシートの表面に、前記第１の導体パターンと第２の導体パターンとを形成すると共に、第１の導体パターンと第２の導体パターンとを互いに電気的に接続する接続線路を形成し、前記焼成工程の後、前記接続線路の一部若しくは全部を除去して、第１の導体パターンと第２の導体パターンとを互いに電気的に絶縁する絶縁処理工程を実施する。
前記導体パターン形成工程では、前記一方のセラミック層となるグリーンシートの表面に、前記第１の導体パターンと第２の導体パターンとを形成すると共に、第１の導体パターンと第２の導体パターンとを互いに電気的に接続する接続線路を形成し、前記焼成工程の後、前記接続線路の一部若しくは全部を除去して、第１の導体パターンと第２の導体パターンとを互いに電気的に絶縁する絶縁処理工程を実施する。
上記本発明の積層セラミック電子部品の製造方法によれば、導体パターン形成工程にて、前記第１の導体パターンと第２の導体パターンは、前記接続線路を介して互いに電気的に接続される。
次の積層体作製工程にて作製される積層体の状態において、前記第２の導体パターンと第３の導体パターンとが互いに電気的に接続され、これによって前記第１の導体パターンと第３の導電パターンとが、前記接続線路及び第２の導体パターンを介して互いに電気的に接続されることになる。
この結果、次の焼成工程中に、仮に前記第１の導体パターンと第３の導体パターンとに挟まれたセラミック層に分極が生じ、前記第１の導体パターンと第３の導体パターンとが一時的に異なる電位に帯電したとしても、前記第１の導体パターンと第３の導体パターンとの間で電荷が移動して、前記第１の導体パターンと第３の導体パターンとは同電位に保たれる。従って、前記第１の導体パターンと第３の導体パターンの間に電位差が生じることはない。これによって、短絡不良の発生を防止することが出来る。
更に、次の絶縁処理工程にて前記接続線路の一部或いは全部を除去することにより、前記第１導体パターンと前記第２の導電パターンとが電気的に絶縁されて、所望の積層セラミック電子部品が完成することになる。
次の積層体作製工程にて作製される積層体の状態において、前記第２の導体パターンと第３の導体パターンとが互いに電気的に接続され、これによって前記第１の導体パターンと第３の導電パターンとが、前記接続線路及び第２の導体パターンを介して互いに電気的に接続されることになる。
この結果、次の焼成工程中に、仮に前記第１の導体パターンと第３の導体パターンとに挟まれたセラミック層に分極が生じ、前記第１の導体パターンと第３の導体パターンとが一時的に異なる電位に帯電したとしても、前記第１の導体パターンと第３の導体パターンとの間で電荷が移動して、前記第１の導体パターンと第３の導体パターンとは同電位に保たれる。従って、前記第１の導体パターンと第３の導体パターンの間に電位差が生じることはない。これによって、短絡不良の発生を防止することが出来る。
更に、次の絶縁処理工程にて前記接続線路の一部或いは全部を除去することにより、前記第１導体パターンと前記第２の導電パターンとが電気的に絶縁されて、所望の積層セラミック電子部品が完成することになる。
上記本発明の積層セラミック電子部品の製造方法によれば、従来のような設計上の対策を施すことなく短絡不良の発生を防止することが出来る。又、従来は短絡不良が発生していた領域、即ち前記第１の導体パターンと少なくとも一部がオーバーラップすることとなる領域に、前記第３の導体パターンを形成することが可能となるので、これによって、積層セラミック電子部品の集積度が向上し、積層セラミック電子部品の小型化を図ることが出来る。
具体的方法において、前記絶縁処理工程では、接続線路の一部若しくは全部を削って除去する。
該具体的方法においては、前記接続線路は、積層セラミック電子部品の外側に露出する表面に形成されているので、外部から該接続線路の位置を確認しながら、その一部若しくは全部を削って除去することが出来る。
該具体的方法においては、前記接続線路は、積層セラミック電子部品の外側に露出する表面に形成されているので、外部から該接続線路の位置を確認しながら、その一部若しくは全部を削って除去することが出来る。
又、具体的方法において、前記導体パターン形成工程では、前記一方のセラミック層となるグリーンシートに垂直の貫通孔を開設した後、該貫通孔に導体材料を充填して垂直線路を形成し、該垂直線路によって前記第２の導体パターンと第３の導体パターンとを互いに電気的に接続する。
該具体的方法によれば、前記積層体作製工程を経て作製した積層体の状態において、前記一方のセラミック層となるグリーンシートと、表面に前記第３の導体パターンが形成されたグリーンシートとが重なって、前記垂直線路と前記第３の導体パターンとが互いに接触することにより、前記第２の導体パターンと第３の導体パターンとが前記垂直線路を介して互いに電気的に接続されることになる。
該具体的方法によれば、前記積層体作製工程を経て作製した積層体の状態において、前記一方のセラミック層となるグリーンシートと、表面に前記第３の導体パターンが形成されたグリーンシートとが重なって、前記垂直線路と前記第３の導体パターンとが互いに接触することにより、前記第２の導体パターンと第３の導体パターンとが前記垂直線路を介して互いに電気的に接続されることになる。
本発明の積層セラミック電子部品の製造方法によれば、積層セラミック電子部品の大型化を招くことなく、短絡不良の発生を防止することが出来る。
以下、本発明の実施の形態につき、図面に沿って具体的に説明する。
本発明に係る積層セラミック電子部品(１)は、図２(ｂ)に示す如く、４層のセラミック層(２)(３)(４)(５)の積層構造を有している。
図２(ｂ)及び図３(ｂ)に示す如く、最上層の第１セラミック層(２)の表面には、第１導体パターン(21)及び第２導体パターン(22)を含む所定の導体パターンが形成されており、第２導体パターン(22)と第１セラミック層(２)に接する第２セラミック層(３)の表面に形成された第３導体パターン(31)とは、導体材料が充填された貫通孔(24a)を介して互いに電気的に接続されている。一方、第１導体パターン(21)は、第２導体パターン(22)及び第３導体パターン(31)の何れとも接続されず、電気的に絶縁状態にあり、且つ、第３導体パターン(31)と上下方向に重なって、互いにオーバーラップする領域に形成されている。
各セラミック層(２)(３)(４)(５)は、例えば５ｍｍ角の平板形状を呈し、各セラミック層(２)(３)(４)(５)の厚さは、例えば５０μｍに形成されている。又、各導体パターンの厚さは、例えば１０〜２０μｍに形成されている。
本発明に係る積層セラミック電子部品(１)は、図２(ｂ)に示す如く、４層のセラミック層(２)(３)(４)(５)の積層構造を有している。
図２(ｂ)及び図３(ｂ)に示す如く、最上層の第１セラミック層(２)の表面には、第１導体パターン(21)及び第２導体パターン(22)を含む所定の導体パターンが形成されており、第２導体パターン(22)と第１セラミック層(２)に接する第２セラミック層(３)の表面に形成された第３導体パターン(31)とは、導体材料が充填された貫通孔(24a)を介して互いに電気的に接続されている。一方、第１導体パターン(21)は、第２導体パターン(22)及び第３導体パターン(31)の何れとも接続されず、電気的に絶縁状態にあり、且つ、第３導体パターン(31)と上下方向に重なって、互いにオーバーラップする領域に形成されている。
各セラミック層(２)(３)(４)(５)は、例えば５ｍｍ角の平板形状を呈し、各セラミック層(２)(３)(４)(５)の厚さは、例えば５０μｍに形成されている。又、各導体パターンの厚さは、例えば１０〜２０μｍに形成されている。
上記本発明の積層セラミック電子部品(１)の製造工程においては、先ず、導体パターン形成工程にて、第１乃至第４セラミック層(２)(３)(４)(５)となる第１乃至第４グリーンシート(29)(39)(49)(59)にそれぞれ所定の導体パターンを形成する。
図１(ａ)〜(ｃ)は、第１セラミック層(２)となる第１グリーンシート(29)についての導体パターン形成工程を示したものである。
図１(ａ)に示す如く、先ず、第１グリーンシート(29)を用意し、次に、図１(ｂ)に示す如く、第１グリーンシート(29)の所定位置に貫通孔(24a)(24b)を開設する。その後、図１(ｃ)に示す如く、貫通孔(24a)(24b)に導体材料を充填して垂直線路を形成すると共に、第１グリーンシート(29)の表面に導体材料を印刷して、図１(ｃ)及び図３(ａ)に示す如く、第１導体パターン(21)及び第２導体パターン(22)を含む所定の導体パターンを形成すると共に、第１導体パターン(21)と第２導体パターン(22)とを互いに電気的に接続する接続線路(23)を形成する。
図１(ａ)〜(ｃ)は、第１セラミック層(２)となる第１グリーンシート(29)についての導体パターン形成工程を示したものである。
図１(ａ)に示す如く、先ず、第１グリーンシート(29)を用意し、次に、図１(ｂ)に示す如く、第１グリーンシート(29)の所定位置に貫通孔(24a)(24b)を開設する。その後、図１(ｃ)に示す如く、貫通孔(24a)(24b)に導体材料を充填して垂直線路を形成すると共に、第１グリーンシート(29)の表面に導体材料を印刷して、図１(ｃ)及び図３(ａ)に示す如く、第１導体パターン(21)及び第２導体パターン(22)を含む所定の導体パターンを形成すると共に、第１導体パターン(21)と第２導体パターン(22)とを互いに電気的に接続する接続線路(23)を形成する。
同様にして、図１(ｄ)に示す如く、第２セラミック層(３)となる第２グリーンシート(39)には、導体材料が充填された貫通孔(33a)(33b)と導体パターン(31)(32)を含む所定の導体パターンとを形成し、第３セラミック層(４)となる第３グリーンシート(49)には、導体材料が充填された貫通孔(43)と導体パターン(41)(42)を含む所定の導体パターンとを形成し、第４セラミック層(５)となる第４グリーンシート(59)には、導体材料が充填された貫通孔(57a)(57b)と導体パターン(51)〜(56)を含む所定の導体パターンとを形成する。
この様にして、所定の導体パターンと垂直線路を形成した第１乃至第４グリーンシート(29)(39)(49)(59)が作製されることになる。
この様にして、所定の導体パターンと垂直線路を形成した第１乃至第４グリーンシート(29)(39)(49)(59)が作製されることになる。
次の積層体作製工程にて、前記導体パターン形成工程を経て得られた第１乃至第４グリーンシート(29)(39)(49)(59)を、図１(ｄ)に示す如く順に積み重ねて、積層体を作製する。このとき、第１グリーンシート(29)の貫通孔(24a)に形成された垂直線路の下端面が、第２グリーンシート(39)上の第３導体パターン(31)に接触し、第１グリーンシート(29)を挟んで互いに対向する第１導体パターン(21)と第３導体パターン(31)とは、接続線路(23)、第２導体パターン(22)、及び貫通孔(24a)に形成した垂直線路を介して互いに電気的に接続されることになる。同様に、第１グリーンシート(29)上の導体パターン(25)と第２グリーンシート(39)上の導体パターン(32)とは、第１グリーンシート(29)の貫通孔(24b)に形成した垂直線路を介して互いに電気的に接続される。
又、第２グリーンシート(39)上の第３導体パターン(31)と第３グリーンシート(49)上の導体パターン(41)とは、第２グリーンシート(39)の貫通孔(33a)に形成した垂直線路を介して互いに電気的に接続される。同様に、第２グリーンシート(39)上の導体パターン(32)と第３グリーンシート(49)上の導体パターン(42)とは、第２グリーンシート(39)の貫通孔(33b)に形成した垂直線路を介して互いに電気的に接続される。
更に、第３グリーンシート(49)上の導体パターン(41)と第４グリーンシート(59)上の導体パターン(51)とは、第３グリーンシート(49)の貫通孔(43)に形成した垂直線路を介して互いに電気的に接続される。
又、第２グリーンシート(39)上の第３導体パターン(31)と第３グリーンシート(49)上の導体パターン(41)とは、第２グリーンシート(39)の貫通孔(33a)に形成した垂直線路を介して互いに電気的に接続される。同様に、第２グリーンシート(39)上の導体パターン(32)と第３グリーンシート(49)上の導体パターン(42)とは、第２グリーンシート(39)の貫通孔(33b)に形成した垂直線路を介して互いに電気的に接続される。
更に、第３グリーンシート(49)上の導体パターン(41)と第４グリーンシート(59)上の導体パターン(51)とは、第３グリーンシート(49)の貫通孔(43)に形成した垂直線路を介して互いに電気的に接続される。
次に、図２(ａ)に示す焼成工程にて、前記積層体作製工程を経て作製した積層体に熱圧着及び焼成を施して一体化する。焼成過程において、仮に第１セラミック層(２)に分極が生じ、第１セラミック層(２)を挟んで互いに対向する第１導体パターン(21)と第３導体パターン(31)とが一時的に異なる電位に帯電したとしても、第１導体パターン(21)と第３導体パターン(31)とは電気的に接続されているので、第１導体パターン(21)と第３導体パターン(31)との間で電荷が移動して、両導体パターン(21)(31)は同電位に保たれる。従って、第１導体パターン(21)と第３導体パターン(31)の間に電位差が生じることはない。これによって、短絡不良の発生を防止することが出来る。
最後に、図２(ｂ)及び図３(ｂ)に示す絶縁処理工程で、接続線路(23)の位置を確認しながら、リュータ等の工具を用いて接続線路(23)の一部或いは全部を削って除去し、該接続線路(23)を切断する。これによって、第１導体パターン(21)と第２導体パターン(22)とは、互いに電気的に絶縁され、目的とする積層セラミック電子部品(１)が完成する。
本発明の積層セラミック電子部品(１)の製造方法によれば、従来のような設計上の対策を施すことなく短絡不良の発生を防止することが出来る。又、従来は短絡不良が発生していた領域、即ち、第１導体パターン(21)と大きくオーバーラップすることとなる領域に、第３導体パターン(31)を形成することが可能となるので、積層セラミック電子部品の集積度が向上し、これによって積層セラミック電子部品の小型化を図ることが出来る。
尚、本発明の各部構成は上記実施の形態に限らず、特許請求の範囲に記載の技術的範囲内で種々の変形が可能である。例えば、本実施例において積層セラミック電子部品(１)を構成するセラミック層の数を４層としたが、２層以上であれば何層であってもよい。
又、本実施例において接続線路(23)は、最上層のセラミック層(２)の表面に形成したが、必要に応じて、最下層のセラミック層の裏面に形成することも可能である。即ち、図２(ｂ)に示す第４セラミック層(５)の表面に形成された２つの導電パターン(51)(52)が互いに電気的に接続されている構成において、一方の導体パターン(52)と第４セラミック層(５)の裏面に形成した導体パターン(55)との間に短絡不良が発生する場合には、導体パターン形成工程にて、第４グリーンシート(59)の裏面に、２つの導体パターン(55)(54)の間を互いに電気的に接続する接続線路を形成し、その後の絶縁処理工程にて、該接続線路の一部或いは全部を除去して、両導体パターン(55)(54)を互いに電気的に絶縁すればよい。
又、垂直線路は、貫通孔に導体材料を充填して形成したが、これに限らず、例えば各セラミック層の側面に形成した垂直の電極によって構成することも可能である。
更に、各グリーンシートの表面に所定の導体パターンを形成する方法として導体材料を印刷する方法を用いたが、これに限らず、例えばスパッタ法、蒸着法、メッキ法等の種々の方法を採用することも可能である。
又、本実施例において接続線路(23)は、最上層のセラミック層(２)の表面に形成したが、必要に応じて、最下層のセラミック層の裏面に形成することも可能である。即ち、図２(ｂ)に示す第４セラミック層(５)の表面に形成された２つの導電パターン(51)(52)が互いに電気的に接続されている構成において、一方の導体パターン(52)と第４セラミック層(５)の裏面に形成した導体パターン(55)との間に短絡不良が発生する場合には、導体パターン形成工程にて、第４グリーンシート(59)の裏面に、２つの導体パターン(55)(54)の間を互いに電気的に接続する接続線路を形成し、その後の絶縁処理工程にて、該接続線路の一部或いは全部を除去して、両導体パターン(55)(54)を互いに電気的に絶縁すればよい。
又、垂直線路は、貫通孔に導体材料を充填して形成したが、これに限らず、例えば各セラミック層の側面に形成した垂直の電極によって構成することも可能である。
更に、各グリーンシートの表面に所定の導体パターンを形成する方法として導体材料を印刷する方法を用いたが、これに限らず、例えばスパッタ法、蒸着法、メッキ法等の種々の方法を採用することも可能である。
(１) 積層セラミック電子部品
(２) 第１セラミック層
(21) 第１導体パターン
(22) 第２導体パターン
(23) 接続線路
(24) 貫通孔
(29) 第１グリーンシート
(３) 第２セラミック層
(31) 第３導体パターン
(39) 第２グリーンシート
(４) 第３セラミック層
(49) 第３グリーンシート
(５) 第４セラミック層
(59) 第４グリーンシート
(２) 第１セラミック層
(21) 第１導体パターン
(22) 第２導体パターン
(23) 接続線路
(24) 貫通孔
(29) 第１グリーンシート
(３) 第２セラミック層
(31) 第３導体パターン
(39) 第２グリーンシート
(４) 第３セラミック層
(49) 第３グリーンシート
(５) 第４セラミック層
(59) 第４グリーンシート
Claims (4)
- 所定の導体パターンが形成された複数のセラミック層の積層構造を有し、最上層のセラミック層と最下層のセラミック層の内、少なくとも一方のセラミック層には、外側に露出する表面に、互いに電気的に絶縁された第１の導体パターンと第２の導体パターンとが形成されると共に、該セラミック層と直接に重なるセラミック層の表面には第３の導体パターンが形成され、該第３の導体パターンは、前記第２の導体パターンと電気的に接続されると共に、前記第１の導体パターンとは電気的に絶縁されている積層セラミック電子部品の製造方法において、
前記複数のセラミック層となる複数枚のグリーンシートにそれぞれ所定の導体パターンを形成する導体パターン形成工程と、該導体パターン形成工程を経て得られる複数枚のグリーンシートを積層して積層体を作製する積層体作製工程と、該積層体作製工程を経て得られる積層体に焼成を施す焼成工程とを有し、
前記導体パターン形成工程では、前記一方のセラミック層となるグリーンシートの表面に、前記第１の導体パターンと第２の導体パターンとを形成すると共に、第１の導体パターンと第２の導体パターンとを互いに電気的に接続する接続線路を形成し、前記焼成工程の後、前記接続線路の一部若しくは全部を除去して、第１の導体パターンと第２の導体パターンとを互いに電気的に絶縁する絶縁処理工程を実施することを特徴とする積層セラミック電子部品の製造方法。 - 前記導体パターン形成工程では、前記一方のセラミック層となるグリーンシートに直接に重ねられるべきグリーンシートの表面であって、前記第１の導体パターンと少なくとも一部がオーバーラップすることとなる領域に、前記第３の導体パターンを形成する請求項１に記載の積層セラミック電子部品の製造方法。
- 前記絶縁処理工程では、前記接続線路の一部若しくは全部を削って除去する請求項１又は請求項２に記載の積層セラミック電子部品の製造方法。
- 前記導体パターン形成工程では、前記一方のセラミック層となるグリーンシートに垂直の貫通孔を開設した後、該貫通孔に導体材料を充填して垂直線路を形成し、該垂直線路によって前記第２の導体パターンと第３の導体パターンとを互いに電気的に接続する請求項１乃至請求項３の何れかに記載の積層セラミック電子部品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004274938A JP2006093286A (ja) | 2004-09-22 | 2004-09-22 | 積層セラミック電子部品の製造方法 |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006093286A true JP2006093286A (ja) | 2006-04-06 |
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ID=36233981
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| JP2004274938A Pending JP2006093286A (ja) | 2004-09-22 | 2004-09-22 | 積層セラミック電子部品の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006093286A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012124421A1 (ja) * | 2011-03-14 | 2012-09-20 | 株式会社村田製作所 | フレキシブル多層基板 |
-
2004
- 2004-09-22 JP JP2004274938A patent/JP2006093286A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012124421A1 (ja) * | 2011-03-14 | 2012-09-20 | 株式会社村田製作所 | フレキシブル多層基板 |
| JP5715237B2 (ja) * | 2011-03-14 | 2015-05-07 | 株式会社村田製作所 | フレキシブル多層基板 |
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