JP2006086225A - Ceramic multilayer board - Google Patents
Ceramic multilayer board Download PDFInfo
- Publication number
- JP2006086225A JP2006086225A JP2004267367A JP2004267367A JP2006086225A JP 2006086225 A JP2006086225 A JP 2006086225A JP 2004267367 A JP2004267367 A JP 2004267367A JP 2004267367 A JP2004267367 A JP 2004267367A JP 2006086225 A JP2006086225 A JP 2006086225A
- Authority
- JP
- Japan
- Prior art keywords
- cavity
- multilayer substrate
- electrode
- ceramic multilayer
- die bond
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
Abstract
Description
本発明は、セラミック多層基板に関し、詳しくは、多層基板本体の少なくとも一方の主面に、チップ部品が収容されるキャビティが形成された構造を有するセラミック多層基板に関する。 The present invention relates to a ceramic multilayer substrate, and more particularly to a ceramic multilayer substrate having a structure in which a cavity for accommodating a chip component is formed on at least one main surface of a multilayer substrate body.
近年、電子機器の小型化に伴い、高密度配線や回路要素の高密度実装などに対応することが可能なセラミック多層基板が広く用いられるようになっている。 In recent years, with the miniaturization of electronic equipment, ceramic multilayer substrates that can cope with high-density wiring and high-density mounting of circuit elements have been widely used.
そして、このようなセラミック多層基板の一つに、図6に示すように、多層基板本体51の一方主面にキャビティ52を形成し、その中にICチップや弾性表面波フィルタなどのチップ部品53を配設するようにしたセラミック多層基板がある(特許文献1参照)。
Then, as shown in FIG. 6, a
なお、チップ部品53は、例えば、図7に模式的に示すように(図7では図6とは上下を逆にして示している)、ダイボンディングによりキャビティ52の底面57に配設されたダイボンド電極54に接合固定されるとともに、ワイヤボンディングによりワイヤ56を介して、キャビティ52内のワイヤボンディング面58に配設されたランド55に電気的に接続される。
The
このように、キャビティ52内にチップ部品53を収容するように構成されたセラミック多層基板においては、チップ部品53をキャビティ52内に収容することにより、搭載部品(チップ部品)の実装密度や実装信頼性を向上させることが可能になるとともに、突出部が少なくて外部との干渉によるチップ部品の脱落や破損などが生じにくく、かつ、取扱性や実装性に優れたセラミック多層基板を得ることが可能になる。
As described above, in the ceramic multilayer substrate configured to accommodate the
しかしながら、上述のようなキャビティ52を備えたセラミック多層基板においては、製造工程で、セラミックグリーンシートと導体ペーストから形成されたグリーン積層体を焼成する際に、セラミック部分と導体部分との収縮率が異なることに起因して、キャビティ52の底面57に反りやうねりが発生し、チップ部品53の搭載信頼性を損なうという問題点があり、また、セラミック多層基板全体の反りや歪みを引き起こす原因になるという問題点がある。
However, in the ceramic multilayer substrate provided with the
すなわち、図7に示すように、多層基板本体51に形成されたキャビティ52の底面(ダイボンディング面)57に反りやうねりが生じ、平坦性(平滑性)が損なわれていると、チップ部品53の搭載時(ダイボンディング時)に、チップ部品53が傾いて実装され、場合によっては、チップ部品53が損傷するというような問題点があり、さらに、チップ部品53が傾いた状態で搭載されると、ワイヤボンディング時に、ワイヤ56の切断、チップ部品53の倒れ、ワイヤ56のキャビティ52からの露出などの不具合を生じるというような問題点がある。
本発明は、上記課題を解決するものであり、多層基板本体の少なくとも一方主面にチップ部品が収容されるキャビティを備えたセラミック多層基板において、キャビティの底面に反りやうねりがなく、チップ部品の搭載安定性などが良好で、信頼性の高いセラミック多層基板を提供することを課題とする。 The present invention solves the above-described problems, and in a ceramic multilayer substrate having a cavity in which a chip component is accommodated in at least one main surface of the multilayer substrate body, the bottom surface of the cavity is free from warping and undulation, and It is an object of the present invention to provide a ceramic multilayer substrate with favorable mounting stability and high reliability.
上記課題を解決するために、本発明(請求項1)のセラミック多層基板は、
少なくとも一方の主面に、チップ部品を収容するキャビティが形成された多層基板本体と、
キャビティの底面に配設されたダイボンド電極と、
キャビティ内に配設され、前記ダイボンド電極に接合固定されるとともに、多層基板本体が備える配線導体と電気的に接続されたチップ部品と
を具備するセラミック多層基板であって、
前記ダイボンド電極が複数に分割された構造を有していること
を特徴としている。
In order to solve the above problems, the ceramic multilayer substrate of the present invention (Claim 1)
A multilayer substrate body in which a cavity for accommodating chip components is formed on at least one main surface;
A die bond electrode disposed on the bottom surface of the cavity;
A ceramic multilayer substrate that is disposed in a cavity and is bonded and fixed to the die bond electrode, and includes a chip component electrically connected to a wiring conductor included in the multilayer substrate body,
The die bond electrode has a structure divided into a plurality of parts.
また、請求項2のセラミック多層基板は、前記ダイボンド電極を構成する、複数に分割された電極のそれぞれが略同一の面積を有していることを特徴としている。
The ceramic multilayer substrate according to
また、請求項3のセラミック多層基板は、前記キャビティの底面の略中央領域には、前記ダイボンド電極を構成する電極が配設されていないことを特徴としている。
The ceramic multilayer substrate according to
また、請求項4のセラミック多層基板は、キャビティの底面の形状が矩形であり、かつ、前記ダイボンド電極が、縦3列、横3列となるように9分割されていることを特徴としている。
The ceramic multilayer substrate according to
本発明(請求項1)のセラミック多層基板は、キャビティの底面に配設されたダイボンド電極を、複数に分割しているので、焼成工程でセラミック部分と電極部分(導体部分)との収縮率が異なることにより発生する応力を小さくして、キャビティの底面に応力が加わることを抑制することが可能になり、キャビティの底面に反りやうねりがなく、チップ部品の搭載信頼性に優れ、しかも、キャビティの底面の反りやうねりに起因する多層基板本体の反りや歪みのない、信頼性の高いセラミック多層基板を得ることが可能になる。 In the ceramic multilayer substrate of the present invention (Claim 1), since the die bond electrode disposed on the bottom surface of the cavity is divided into a plurality of parts, the shrinkage ratio between the ceramic part and the electrode part (conductor part) is reduced in the firing process. It is possible to reduce the stress generated due to the difference, and to suppress the stress from being applied to the bottom surface of the cavity, there is no warpage or undulation on the bottom surface of the cavity, and excellent chip component mounting reliability is achieved. It is possible to obtain a highly reliable ceramic multilayer substrate free from warping or distortion of the multilayer substrate body caused by warping or undulation of the bottom surface of the substrate.
本発明において、ダイボンド電極を分割する場合の分割数に特に制約はなく、印刷精度に影響されないレベルであれば、できるだけ多くの数に分割する方が望ましい。
なお、通常は、例えば4以上の数に分割することが望ましい。なお、ダイボンド電極の分割数を増やすことがチップ部品搭載時のセンシングに利用できるのであればさらに好都合である。
また、分割の態様についても特に制約はなく、分割された個々の電極が縦横に行列状に並ぶようになるような態様で分割してもよく、また、放射状に分割することも可能である。
In the present invention, there are no particular restrictions on the number of divisions in the case of dividing the die bond electrode, and it is desirable to divide into as many as possible as long as the level is not affected by the printing accuracy.
Normally, it is desirable to divide the number into, for example, 4 or more. Note that it is more convenient if the number of divisions of the die bond electrode can be utilized for sensing when chip components are mounted.
There are no particular restrictions on the manner of division, and the divided electrodes may be divided in such a manner that the individual electrodes are arranged in rows and columns in the vertical and horizontal directions, or can be divided radially.
また、請求項2のセラミック多層基板のように、ダイボンド電極を構成する、複数に分割された各電極の面積を互いに略同一とすることにより、キャビティ底面の局所的な反りやうねりを低減することが可能になり、本発明をさらに実効あらしめることが可能になる。
また、分割された各電極の形状は、同一形状であればさらに望ましい。各電極を同一形状にすることにより、焼成工程でセラミック部分と電極部分(導体部分)との収縮率が異なることにより発生する応力(本発明のようにダイボンド電極を分割してもある程度の応力は発生する)の偏りを抑制して、キャビティ底面の反りやうねりをさらに確実に抑制することが可能になる。
Further, as in the ceramic multilayer substrate according to
Further, it is more desirable that the divided electrodes have the same shape. By making each electrode the same shape, the stress generated by different shrinkage rates between the ceramic part and the electrode part (conductor part) in the firing process (even if the die bond electrode is divided as in the present invention, some stress is Can be suppressed, and the warping and undulation of the bottom surface of the cavity can be more reliably suppressed.
キャビティの底面の略中央領域は、キャビテイ面の略全面にダイボンド電極を備えた構成とした場合に、通常、最も隆起の発生しやすい部分であるが、請求項3のセラミック多層基板のように、キャビティの底面の略中央領域にダイボンド電極を構成する電極を配設しないようにすること(すなわち、キャビティの底面の略中央領域を無電極領域とすること)により、キャビティの底面の略中央領域に隆起が生じることを抑制、防止して、キャビティ底面の全体的なうねり量を低減することが可能になり、本発明をさらに実効あらしめることが可能になる。
The substantially central region of the bottom surface of the cavity is usually the most prominent portion when the die bond electrode is provided on the substantially entire surface of the cavity surface. However, as in the ceramic multilayer substrate of
また、請求項4のセラミック多層基板のように、キャビティの底面の平面形状が矩形である場合において、ダイボンド電極を、縦3列、横3列となるように9分割された構造とした場合、キャビティの底面の局所的な反りやうねりの発生を確実に低減することが可能になり、本発明をさらに実効あらしめることが可能になる。
Further, when the planar shape of the bottom surface of the cavity is a rectangle as in the ceramic multilayer substrate of
以下に本発明の実施例を示して、本発明の特徴とするところをさらに詳しく説明する。 Examples of the present invention will be described below to describe the features of the present invention in more detail.
図1は、本発明の一実施例(実施例1)にかかるセラミック多層基板の構成を模式的に示す断面図、図2は、本発明のセラミック多層基板のキャビティの底面に形成されたダイボンド電極の形状を示す平面図である。 FIG. 1 is a cross-sectional view schematically showing the configuration of a ceramic multilayer substrate according to one embodiment (Example 1) of the present invention, and FIG. 2 is a die bond electrode formed on the bottom surface of the cavity of the ceramic multilayer substrate of the present invention. It is a top view which shows the shape.
このセラミック多層基板は、図1に示すように、一方の主面にキャビティ2が形成された多層基板本体1、キャビティ2の底面7に配設されたダイボンド電極4、キャビティ2内に配設され、その底面7に配設されたダイボンド電極4に接合固定されたチップ部品(この実施例1ではICチップ)3を備えている。
As shown in FIG. 1, the ceramic multilayer substrate is disposed in a
また、チップ部品3は、ワイヤボンディングにより、ワイヤ6を介してキャビティ2内のワイヤボンディング面8に配設されたランド5に電気的に接続されている。
The
そして、この実施例1のセラミック多層基板において、キャビティ2の底面7に配設されたダイボンド電極4は、図2に示すように、無電極部11により仕切られ、縦3列、横3列に9分割されている。個々の電極(個別電極)14はいずれも、横長方形の形状を有しており、各電極14から構成されたダイボンド電極4も横長方形の形状を有している。また、ダイボンド電極4を構成する、複数に分割された電極14はそれぞれ、略同一の形状および面積を有している。
In the ceramic multilayer substrate of Example 1, the
このように、ダイボンド電極4を複数に分割して形成することにより、従来のように、ダイボンド電極4が一体構造で、大面積である場合には、セラミック部分と電極部分の焼結時の収縮率の差によりキャビティ2の底面7に生じるような反りやうねりの発生を防止することが可能になる。その結果、キャビティ2の底面7が平坦で、チップ部品の搭載信頼性が高く、かつ、キャビティ2の底面7に発生する反りやうねりに起因する多層基板本体の反りや歪みのない、信頼性の高いセラミック多層基板を得ることが可能になる。
As described above, when the
なお、比較のため、平面寸法が6.5mm×5mmのキャビティ2の底面7の略全面に、図2に示すように、縦3列、横3列に9分割されたダイボンド電極4を形成した場合(実施例1の試料)と、図3に示すように、一体のダイボンド電極4を形成した場合(比較例の試料)について、キャビティ2の底面7の反りの大きさ(底面7の隆起量)(図4のAで示した距離)を調べた。
For comparison, as shown in FIG. 2, the
その結果、上記比較例の場合には、キャビティの底面の反りの大きさ(底面の隆起量)が55.0μmであったのに対して、ダイボンド電極4を分割して形成した実施例1の場合には、キャビティ2の底面7の反りの大きさ(底面7の隆起量)が47.3μmと小さくなることが確認された。
As a result, in the case of the comparative example, the magnitude of the warp of the bottom surface of the cavity (the amount of protrusion on the bottom surface) was 55.0 μm, whereas the
図5は本発明の他の実施例(実施例2)にかかるダイボンド電極の構成を示す図である。
すなわち、この実施例2では、図5に示すように、ダイボンド電極4を、無電極部11により縦横に分割され、かつ、中央領域10には電極の形成されていない無電極領域10aが配設された構造(すなわち、図2のダイボンド電極4を構成する個々の電極14のうち、中央の電極14(14a)を取り除いた構造)とした。そして、この図5に示すような構造を有するダイボンド電極4を備えた実施例2のセラミック多層基板を製造し、キャビティの底面の反りの大きさ(底面の隆起量)を調べた。
FIG. 5 is a diagram showing a configuration of a die bond electrode according to another embodiment (Example 2) of the present invention.
That is, in Example 2, as shown in FIG. 5, the
その結果、図5に示すように、ダイボンド電極4を、無電極部11により縦横に分割され、かつ、中央領域10には電極の形成されていない無電極領域10aが配設された構造とした場合、キャビティの底面の反りの大きさ(底面の隆起量)が29.9μmと、上記実施例1の場合よりもさらに小さくなることが確認された。
As a result, as shown in FIG. 5, the
なお、上記実施例1では、ダイボンド電極4を、縦3列、横3列に均等に9分割した場合(図2)について説明したが、ダイボンド電極4を分割する場合の分割数はこれに限定されるものではなく、9分割よりも多くの数に分割することも可能であり、9分割未満の数に分割することも可能である。また、縦の列数と横の列数を異ならせることも可能である。
ただし、焼成工程でセラミック部分と電極部分の収縮率が異なることにより発生する応力を小さくする見地からは、ダイボンド電極を分割する場合の分割数は、ある程度の数以上(通常は4以上の数)とすることが望ましい。
In the first embodiment, the case where the
However, from the viewpoint of reducing the stress generated due to the difference in shrinkage between the ceramic part and the electrode part in the firing step, the number of divisions when dividing the die bond electrode is a certain number (usually a number of 4 or more). Is desirable.
また、ダイボンド電極を分割する場合の分割の態様についても特に制約はなく、上記実施例1のように、縦3列、横3列に分割する態様(個々の電極が行列状に並ぶような態様)に限らず、例えば、放射状に分割することも可能である。 In addition, there is no particular limitation on the manner of division when the die bond electrode is divided, and an embodiment in which the die bond electrode is divided into three columns in the vertical direction and three rows in the horizontal direction (a mode in which the individual electrodes are arranged in a matrix form). For example, it is also possible to divide radially.
また、上記実施例2の場合のように、ダイボンド電極を構成する個々の電極のうち、中央領域の電極を取り除いた構成とする場合においても、ダイボンド電極を放射状に分割し、かつ、中央領域が無電極領域となるように構成することも可能である。 In addition, as in the case of Example 2 above, even in the case of the configuration in which the central region electrode is removed from the individual electrodes constituting the die bond electrode, the die bond electrode is divided radially, and the central region is It can also be configured to be an electrodeless region.
また、上記実施例では、多層基板本体の一方の主面側にのみキャビティが形成されている場合を例にとって説明したが、両方の主面側にキャビティが形成された構成とすることも可能である。 In the above embodiment, the case where the cavity is formed only on one main surface side of the multilayer substrate main body has been described as an example. However, a configuration in which the cavity is formed on both main surface sides is also possible. is there.
また、上記実施例ではチップ部品がICチップである場合を例にとって説明したが、チップ部品の種類はこれに限られるものではなく、弾性表面波フィルタその他の種々のチップ部品をキャビティに収容する場合に広く本発明を適用することが可能である。 In the above embodiment, the case where the chip component is an IC chip has been described as an example. However, the type of the chip component is not limited to this, and the surface acoustic wave filter and other various chip components are accommodated in the cavity. The present invention can be widely applied to.
本発明は、さらにその他の点においても上記実施例の構成に制約されるものではなく、キャビティの形状、配設数などに関し、発明の範囲内において、種々の応用、変形を加えることが可能である。 The present invention is not limited to the configuration of the above embodiment in other respects, and various applications and modifications can be made within the scope of the invention with respect to the shape and number of the cavities. is there.
上述のように、本発明によれば、キャビティの底面に配設されたダイボンド電極を、複数に分割するようにしているので、焼成工程でセラミック部分と電極部分の収縮率が異なることにより発生する応力を小さくして、キャビティの底面に反りやうねりが生じることを抑制することが可能になり、チップ部品の搭載安定性に優れた、信頼性の高いセラミック多層基板を得ることが可能になる。
したがって、本発明は、チップ部品を収容するキャビティを備えたセラミック多層基板に広く適用することが可能である。
As described above, according to the present invention, since the die bond electrode disposed on the bottom surface of the cavity is divided into a plurality of parts, the shrinkage rate between the ceramic portion and the electrode portion is different in the firing process. By reducing the stress, it is possible to suppress the occurrence of warping and undulation on the bottom surface of the cavity, and it is possible to obtain a highly reliable ceramic multilayer substrate having excellent chip component mounting stability.
Therefore, the present invention can be widely applied to ceramic multilayer substrates having cavities for accommodating chip components.
1 多層基板本体
2 キャビティ
3 チップ部品
4 ダイボンド電極
5 ランド
6 ワイヤ
7 底面
8 ワイヤボンディング面
10 中央領域
10a 無電極領域
11 無電極部
14 個々の電極(個別電極)
14(14a) 中央の電極
DESCRIPTION OF
14 (14a) Center electrode
Claims (4)
キャビティの底面に配設されたダイボンド電極と、
キャビティ内に配設され、前記ダイボンド電極に接合固定されるとともに、多層基板本体が備える配線導体と電気的に接続されたチップ部品と
を具備するセラミック多層基板であって、
前記ダイボンド電極が複数に分割された構造を有していること
を特徴とするセラミック多層基板。 A multilayer substrate body in which a cavity for accommodating chip components is formed on at least one main surface;
A die bond electrode disposed on the bottom surface of the cavity;
A ceramic multilayer substrate that is disposed in a cavity and is bonded and fixed to the die bond electrode, and includes a chip component electrically connected to a wiring conductor included in the multilayer substrate body,
A ceramic multilayer substrate characterized in that the die bond electrode has a structure divided into a plurality of parts.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004267367A JP4599951B2 (en) | 2004-09-14 | 2004-09-14 | Ceramic multilayer substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004267367A JP4599951B2 (en) | 2004-09-14 | 2004-09-14 | Ceramic multilayer substrate |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006086225A true JP2006086225A (en) | 2006-03-30 |
JP4599951B2 JP4599951B2 (en) | 2010-12-15 |
Family
ID=36164491
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004267367A Active JP4599951B2 (en) | 2004-09-14 | 2004-09-14 | Ceramic multilayer substrate |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4599951B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010186881A (en) * | 2009-02-12 | 2010-08-26 | Hitachi Metals Ltd | Multilayer ceramic substrate, electronic component using the same and method for manufacturing the multilayer ceramic substrate |
JP2010186880A (en) * | 2009-02-12 | 2010-08-26 | Hitachi Metals Ltd | Multilayer ceramic substrate, electronic component using the same and method for manufacturing the multilayer ceramic substrate |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6467924A (en) * | 1987-09-09 | 1989-03-14 | Hitachi Ltd | Semiconductor device |
JPH03284858A (en) * | 1990-03-30 | 1991-12-16 | Matsushita Electron Corp | Semiconductor device |
JPH10173083A (en) * | 1996-12-05 | 1998-06-26 | Ngk Spark Plug Co Ltd | Wiring board for mounting electronic component and its manufacturing method |
JP2002198660A (en) * | 2000-12-27 | 2002-07-12 | Kyocera Corp | Circuit board and method of manufacturing the same |
-
2004
- 2004-09-14 JP JP2004267367A patent/JP4599951B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6467924A (en) * | 1987-09-09 | 1989-03-14 | Hitachi Ltd | Semiconductor device |
JPH03284858A (en) * | 1990-03-30 | 1991-12-16 | Matsushita Electron Corp | Semiconductor device |
JPH10173083A (en) * | 1996-12-05 | 1998-06-26 | Ngk Spark Plug Co Ltd | Wiring board for mounting electronic component and its manufacturing method |
JP2002198660A (en) * | 2000-12-27 | 2002-07-12 | Kyocera Corp | Circuit board and method of manufacturing the same |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010186881A (en) * | 2009-02-12 | 2010-08-26 | Hitachi Metals Ltd | Multilayer ceramic substrate, electronic component using the same and method for manufacturing the multilayer ceramic substrate |
JP2010186880A (en) * | 2009-02-12 | 2010-08-26 | Hitachi Metals Ltd | Multilayer ceramic substrate, electronic component using the same and method for manufacturing the multilayer ceramic substrate |
Also Published As
Publication number | Publication date |
---|---|
JP4599951B2 (en) | 2010-12-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4506990B2 (en) | Ceramic multilayer substrate | |
JP2002305286A (en) | Semiconductor module and electronic component | |
US9781828B2 (en) | Module substrate and method for manufacturing module substrate | |
US20070004097A1 (en) | Substrate warpage control and continuous electrical enhancement | |
US20100032196A1 (en) | Multilayer wiring board, semiconductor package and method of manufacturing the same | |
US9024446B2 (en) | Element mounting substrate and semiconductor module | |
KR20040081143A (en) | Module device | |
JP2010278133A (en) | Circuit board | |
JP4599951B2 (en) | Ceramic multilayer substrate | |
US20210111109A1 (en) | Flat no-lead package with surface mounted structure | |
JP2007103681A (en) | Semiconductor device and its manufacturing method | |
JP2002324973A (en) | Ceramic multilayer board | |
JP2003124387A (en) | Semiconductor device and printed circuit board used therefor | |
JP2001326428A (en) | Printed circuit board | |
JP4566046B2 (en) | Multiple wiring board | |
JP4493481B2 (en) | Multiple wiring board | |
JP2002299520A (en) | Wiring board and multi-product wiring board | |
JP2007109933A (en) | Printed wiring board and mounting method of semiconductor using it | |
JP7193066B2 (en) | transducer device | |
JP3957694B2 (en) | Semiconductor package and system module | |
JP4606303B2 (en) | Multi-circuit board and method for manufacturing electronic device | |
JP2014172101A (en) | Manufacturing method for ceramic package | |
JP2004172604A (en) | Semiconductor integrated circuit device | |
JP5559588B2 (en) | Electronic component element storage package | |
JP2021089968A (en) | Electronic control device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070611 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071121 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100413 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100611 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100831 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100913 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131008 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4599951 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |