JP2006086216A - Inductance element - Google Patents

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Yoji Tozawa
洋司 戸沢
Mitsuru Ishifune
満 石船
Satoru Okamoto
悟 岡本
Hidekazu Sato
英和 佐藤
Nobunori Mochizuki
宣典 望月
Osami Kumagai
修美 熊谷
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an inductance element which can be reduced in floating capacitance while at the same time being improved in Q value. <P>SOLUTION: A multilayer inductor L1 comprises a belt-like conductor 10, an outer package 20 which covers the belt-like conductor 10 and has an electric insulation property, and a pair of external electrodes 3 and 5 connected to both ends of the conductor 10, respectively. The outer package 20 has two first side faces 20a and 20b which intersect with the longitudinal direction at both ends of the conductor 10 and are not adjacent to each other, and second side faces which face the broad surface of the conductor 10. Each of the external electrodes 3 and 5 contains an electrode 3 or 5 which is formed along the widthwise direction of the conductor 10 on the first side face 20a or 20b while being substantially not formed on the second side face. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、インダクタンス素子に関する。   The present invention relates to an inductance element.

この種のインダクタンス素子として、帯状の導体と、当該導体を覆うと共に電気絶縁性を有する外装部と、導体の両端部にそれぞれ接続される複数の外部電極とを備えたものが知られている(例えば、特許文献1を参照)。   As this type of inductance element, one having a strip-shaped conductor, an exterior part that covers the conductor and has electrical insulation, and a plurality of external electrodes that are respectively connected to both ends of the conductor is known ( For example, see Patent Document 1).

特許文献1に記載されたインダクタンス素子は、積層型インダクタである。この積層型インダクタでは、電気絶縁層と帯状の導体パターンとが交互に積層され、各導体パターンの端部が順次接続されて電気絶縁層体(外装部)の中に積層方向に重畳したコイルが形成される。このコイルの始端及び終端は、コイルの軸心方向に平行で且つ互いに隣り合わないチップ両端面に引き出されて、端子電極(外部電極)に接続されている。端子電極は、コイルの軸心方向に平行で且つ各チップ端面に隣り合うチップ側面には形成されておらず、各チップ端面とコイルの軸心方向に交差するチップ上下面とに形成されている。
特開2001−155938号公報
The inductance element described in Patent Document 1 is a multilayer inductor. In this multilayer inductor, electrical insulation layers and strip-like conductor patterns are alternately laminated, and end portions of the respective conductor patterns are sequentially connected to form a coil superimposed in the lamination direction in the electrical insulation layer body (exterior portion). It is formed. The start and end of this coil are drawn out to both end faces of the chip that are parallel to the axial direction of the coil and not adjacent to each other, and are connected to terminal electrodes (external electrodes). The terminal electrode is not formed on the side surface of the chip that is parallel to the axial direction of the coil and adjacent to each chip end surface, but is formed on each chip end surface and the upper and lower surfaces of the chip that intersect the axial direction of the coil. .
JP 2001-155938 A

しかしながら、特許文献1に記載されたインダクタンス素子には、次のような問題が生じる。   However, the inductance element described in Patent Document 1 has the following problems.

上述したような構成のインダクタンス素子では、インダクタ成分として機能する帯状の導体の端部と外部電極との間に浮遊容量が発生し易い。特に、特許文献1に記載されたインダクタンス素子では、帯状の導体の幅広面と対向する位置に外部電極の一部が形成されているため、当該外部電極の一部と導体の端部とが重なる面積が大きく、導体の端部と外部電極との間に発生する浮遊容量も大きくなってしまう。この結果、特許文献1に記載されたインダクタンス素子では、インダクタンス素子の重要な特性であるQ(quality factor)が著しく低下してしまう。   In the inductance element configured as described above, stray capacitance is likely to occur between the end of the strip-shaped conductor functioning as an inductor component and the external electrode. In particular, in the inductance element described in Patent Document 1, since a part of the external electrode is formed at a position facing the wide surface of the strip-shaped conductor, the part of the external electrode and the end of the conductor overlap. The area is large, and the stray capacitance generated between the end of the conductor and the external electrode also becomes large. As a result, in the inductance element described in Patent Document 1, Q (quality factor), which is an important characteristic of the inductance element, is significantly reduced.

本発明の目的は、浮遊容量を低減し、Qを向上させることが可能なインダクタンス素子を提供することにある。   An object of the present invention is to provide an inductance element capable of reducing stray capacitance and improving Q.

本発明に係るインダクタンス素子は、帯状の導体と、導体を覆うと共に電気絶縁性を有する外装部と、導体の両端部にそれぞれ接続される複数の外部電極と、を備えており、外装部は、導体の端部における長手方向に交差し且つ互いに隣り合わない2つの第1の側面と、導体の幅広面に対向する第2の側面とを有し、各外部電極は、各第1の側面上で導体の幅方向にわたって形成された電極部分をそれぞれ有すると共に、第2の側面に実質的に形成されていないことを特徴とする。   An inductance element according to the present invention includes a strip-shaped conductor, an exterior part that covers the conductor and has electrical insulation, and a plurality of external electrodes that are respectively connected to both ends of the conductor. Each of the external electrodes has a first side surface that intersects the longitudinal direction at the end of the conductor and that is not adjacent to each other, and a second side surface that faces the wide surface of the conductor. And having electrode portions formed over the width direction of the conductors, and substantially not formed on the second side surface.

本発明に係るインダクタンス素子では、導体の端部がそれぞれ接続される各外部電極が、各第1の側面上で導体の幅方向にわたって形成された電極部分をそれぞれ有すると共に、第2の側面に実質的に形成されていないので、導体とその外部電極とが重なる面積を十分小さなものとすることができる。その結果、浮遊容量が低減し、Qの向上が図れることとなる。   In the inductance element according to the present invention, each external electrode to which the end portion of the conductor is connected has an electrode portion formed over the width direction of the conductor on each first side surface, and substantially on the second side surface. Therefore, the area where the conductor and its external electrode overlap can be made sufficiently small. As a result, stray capacitance is reduced and Q can be improved.

また、導体の幅は、その導体の厚みの2倍以上に設定されていることが好ましい。この場合、Qの向上が図れると共に、導体の断面積の増加により直流抵抗を低減することができる。   Moreover, it is preferable that the width | variety of a conductor is set to 2 times or more of the thickness of the conductor. In this case, Q can be improved and the DC resistance can be reduced by increasing the cross-sectional area of the conductor.

また、外装部は、導体の幅広面を含む面に交差し且つ各第1の側面と隣り合う第3の側面を更に有しており、各外部電極は、第3の側面の一部に形成されると共に、第1の側面に形成された電極部分に電気的に連続する電極部分をそれぞれ更に有することが好ましい。この場合、はんだ付け面積を確保しやすくなり、インダクタンス素子の実装強度を確保することができる。   The exterior portion further includes a third side surface that intersects the surface including the wide surface of the conductor and is adjacent to each first side surface, and each external electrode is formed on a part of the third side surface. In addition, it is preferable to further have electrode portions that are electrically continuous with the electrode portions formed on the first side surface. In this case, it becomes easy to ensure the soldering area, and the mounting strength of the inductance element can be ensured.

また、外装部は、導体の幅広面を含む面に交差し且つ各第1の側面と隣り合うと共に導体を挟んで第3の側面と対向するように位置する第4の側面を更に有しており、各外部電極は、第4の側面の一部に形成されると共に、第1の側面に形成された電極部分に電気的に連続する電極部分をそれぞれ更に有することが好ましい。この場合、はんだ付け面積を更に確保しやすくなり、インダクタンス素子の実装強度を十分に確保することができる。   The exterior portion further includes a fourth side surface that intersects the surface including the wide surface of the conductor, is adjacent to each first side surface, and is positioned to face the third side surface with the conductor interposed therebetween. Each external electrode is preferably formed on a part of the fourth side surface and further has an electrode portion electrically continuous with the electrode portion formed on the first side surface. In this case, it becomes easier to secure the soldering area, and the mounting strength of the inductance element can be sufficiently ensured.

また、外装部は、各第1の側面と隣り合うと共に導体を挟んで互いに対向するように位置する第3の側面を更に有しており、第3の側面を実装面と規定して、第3の側面は導体の幅広面を含む面に交差していることが好ましい。この場合、実装面に隣接する外装面について、第1の側面のみに外部電極が存在し、第2の側面に外部電極が実質的に存在しないこととなる。この結果、Qの向上をより一層図れることとなる。   The exterior portion further includes a third side surface adjacent to each first side surface and positioned so as to be opposed to each other with the conductor interposed therebetween, and the third side surface is defined as a mounting surface, It is preferable that the side surface of 3 cross | intersects the surface containing the wide surface of a conductor. In this case, with respect to the exterior surface adjacent to the mounting surface, the external electrode exists only on the first side surface, and the external electrode does not substantially exist on the second side surface. As a result, Q can be further improved.

また、導体は、その導体の厚さ方向に複数並設されていることが好ましい。この場合、単数の導体に比べて長手方向に垂直な導体の断面積が大きくなるため、直流抵抗を低減させることができる。   Moreover, it is preferable that a plurality of conductors are arranged in parallel in the thickness direction of the conductor. In this case, since the cross-sectional area of the conductor perpendicular to the longitudinal direction is larger than that of a single conductor, the DC resistance can be reduced.

また、外装部は、複数の絶縁体を含み、導体は、複数の絶縁体のうち少なくとも1つの絶縁体に形成された導体パターンにより構成され、複数の絶縁体は、導体パターンの厚さ方向に積層されていることが好ましい。この場合、積層型のインダクタンス素子が実現されることとなる。   The exterior portion includes a plurality of insulators, and the conductor is configured by a conductor pattern formed on at least one insulator among the plurality of insulators, and the plurality of insulators are arranged in a thickness direction of the conductor pattern. It is preferable that they are laminated. In this case, a multilayer inductance element is realized.

また、導体は、その長手方向に沿って直線状に伸びていることが好ましい。また、導体は、軸心方向が導体の幅広面に直交する方向に沿って伸びるコイル状部分を有していることが好ましい。   Moreover, it is preferable that the conductor is extended linearly along the longitudinal direction. Moreover, it is preferable that the conductor has a coil-shaped portion whose axial direction extends along a direction orthogonal to the wide surface of the conductor.

本発明によれば、浮遊容量を低減し、Qを向上させることが可能なインダクタンス素子を提供することができる。   According to the present invention, an inductance element capable of reducing stray capacitance and improving Q can be provided.

本発明の実施形態に係るインダクタンス素子について図面を参照して説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。本実施形態は、本発明を積層型インダクタに適用したものである。   An inductance element according to an embodiment of the present invention will be described with reference to the drawings. In the description, the same reference numerals are used for the same elements or elements having the same function, and redundant description is omitted. In this embodiment, the present invention is applied to a multilayer inductor.

(第1実施形態)
まず、図1〜図4に基づいて、第1実施形態に係る積層型インダクタL1の構成を説明する。図1は、第1実施形態に係る積層型インダクタを示す斜視図である。図2(a)は第1実施形態に係る積層型インダクタの長手方向での断面構成を説明するための図であり、(b)は第1実施形態に係る積層型インダクタの長手方向に直交する方向での断面構成を説明するための図である。図3は、第1実施形態に係る積層型インダクタに含まれる素子を示す分解斜視図である。図4は、第1実施形態に係る積層型インダクタに含まれる外装部を示す斜視図である。
(First embodiment)
First, the configuration of the multilayer inductor L1 according to the first embodiment will be described with reference to FIGS. FIG. 1 is a perspective view showing the multilayer inductor according to the first embodiment. FIG. 2A is a diagram for explaining a cross-sectional configuration in the longitudinal direction of the multilayer inductor according to the first embodiment, and FIG. 2B is orthogonal to the longitudinal direction of the multilayer inductor according to the first embodiment. It is a figure for demonstrating the cross-sectional structure in a direction. FIG. 3 is an exploded perspective view showing elements included in the multilayer inductor according to the first embodiment. FIG. 4 is a perspective view showing an exterior part included in the multilayer inductor according to the first embodiment.

積層型インダクタL1は、図1に示されるように、直方体形状の素子1と、一対の端子電極(外部電極)3,5とを備えている。素子1は、図2に示されるように、その長手方向に沿って直線状に伸びる導体10と、外装部20とを有している。外装部20は、図3に示されるように、積層される複数(本実施形態においては、7層)の非磁性体グリーンシート(絶縁体)21〜27を含んでいる。実際の積層型チップインダクタL1は、非磁性体グリーンシート21〜27間の境界が視認できない程度に一体化されている。   As illustrated in FIG. 1, the multilayer inductor L <b> 1 includes a rectangular parallelepiped element 1 and a pair of terminal electrodes (external electrodes) 3 and 5. As shown in FIG. 2, the element 1 includes a conductor 10 that extends linearly along the longitudinal direction and an exterior portion 20. As shown in FIG. 3, the exterior portion 20 includes a plurality of (seven layers in this embodiment) nonmagnetic green sheets (insulators) 21 to 27 that are stacked. The actual multilayer chip inductor L1 is integrated to such an extent that the boundaries between the non-magnetic green sheets 21 to 27 cannot be visually recognized.

外装部20(素子1)は、図4に示されるように、2つの第1の側面20a,20bと、2つの第2の側面20c,20dと、第3の側面20eと、第4の側面20fと、を有している。第1の側面20a,20b同士は、X軸方向で見て互いに対向するように位置している。第2の側面20c,20d同士は、Y軸方向で見て互いに対向するように位置している。第3の側面20eと第4の側面20fとは、Z軸方向で見て互いに対向するように位置している。したがって、第1の側面20a,20b同士は互いに隣り合わず、また、第2の側面20c,20d同士も互いに隣り合わない。第3の側面20eと第4の側面20fとも、互いに隣り合わない。第1の側面20a,20bは、第3の側面20e及び第4の側面20fとそれぞれ互いに隣り合う。   As shown in FIG. 4, the exterior portion 20 (element 1) includes two first side surfaces 20a and 20b, two second side surfaces 20c and 20d, a third side surface 20e, and a fourth side surface. 20f. The first side surfaces 20a and 20b are positioned so as to face each other when viewed in the X-axis direction. The second side surfaces 20c and 20d are positioned so as to face each other when viewed in the Y-axis direction. The third side surface 20e and the fourth side surface 20f are positioned so as to face each other when viewed in the Z-axis direction. Therefore, the first side surfaces 20a and 20b are not adjacent to each other, and the second side surfaces 20c and 20d are not adjacent to each other. The third side surface 20e and the fourth side surface 20f are not adjacent to each other. The first side surfaces 20a and 20b are adjacent to the third side surface 20e and the fourth side surface 20f, respectively.

第1の側面20a,20bは、導体10の長手方向と直交している。第2の側面20c,20d、第3の側面20e及び第4の側面20fは、導体10の長手方向に平行である。第3の側面20eは、積層型インダクタL1が回路基板(図示せず)に実装されたときに、当該回路基板に対向する面(実装面)である。   The first side surfaces 20 a and 20 b are orthogonal to the longitudinal direction of the conductor 10. The second side surfaces 20 c and 20 d, the third side surface 20 e, and the fourth side surface 20 f are parallel to the longitudinal direction of the conductor 10. The third side surface 20e is a surface (mounting surface) that faces the circuit board when the multilayer inductor L1 is mounted on the circuit board (not shown).

各端子電極3,5は、第1の電極部分3a,5aと第2の電極部分3b,5bとを含んでおり、第1の電極部分3a,5aと第2の電極部分3b,5bとは互いに電気的に連続している。第1の電極部分3a,5aは、第1の側面20a,20b上で導体10の幅方向(図4のZ軸方向)にわたってそれぞれ形成されている。これにより、本実施形態では、第1の側面20a,20bの全面を覆うように第1の電極部分3a,5aが形成されることとなる。   Each of the terminal electrodes 3 and 5 includes first electrode portions 3a and 5a and second electrode portions 3b and 5b. The first electrode portions 3a and 5a and the second electrode portions 3b and 5b are They are electrically continuous with each other. The first electrode portions 3a and 5a are respectively formed on the first side surfaces 20a and 20b over the width direction of the conductor 10 (Z-axis direction in FIG. 4). Thus, in the present embodiment, the first electrode portions 3a and 5a are formed so as to cover the entire surfaces of the first side surfaces 20a and 20b.

第2の電極部分3b,5bは、第3の側面20eの一部に形成されている。詳細には、第2の電極部分3b,5bは、第3の側面20eと第1の側面20a,20bとの稜に沿って、第3の側面20eの両端部にそれぞれ形成されている。すなわち、第2の電極部分3b,5b同士は、互いに所定の間隔を有し、電気的に絶縁されている。   The second electrode portions 3b and 5b are formed on a part of the third side surface 20e. Specifically, the second electrode portions 3b and 5b are respectively formed at both ends of the third side surface 20e along the ridge between the third side surface 20e and the first side surfaces 20a and 20b. That is, the second electrode portions 3b and 5b are electrically insulated from each other with a predetermined interval.

各端子電極3,5は、第2の側面20c,20dに実質的に形成されていない。素子1では、各頂点及び各稜が湾曲して形成されている。このため、第1の側面20a,20bの全面に第1の電極部分3a,5aを形成した場合、当該第1の電極部分3a,5aが第2の側面20c,20dに最大で100μm程度回り込んで形成されることとなる。したがって、実質的とは、各端子電極3,5(第1の電極部分3a,5a等)を形成する上で第2の側面20c,20dに形成されてしまう電極部分を含むこととする。   The terminal electrodes 3 and 5 are not substantially formed on the second side surfaces 20c and 20d. In the element 1, each vertex and each edge are curved and formed. Therefore, when the first electrode portions 3a and 5a are formed on the entire surface of the first side surfaces 20a and 20b, the first electrode portions 3a and 5a go around the second side surfaces 20c and 20d by about 100 μm at the maximum. Will be formed. Therefore, the term “substantially” includes electrode portions that are formed on the second side surfaces 20c and 20d when the terminal electrodes 3 and 5 (first electrode portions 3a and 5a, etc.) are formed.

導体10は、図2(b)に示されるように、幅広面Sを有し、幅Wが厚さTよりも大きい帯状の導体である。各幅広面Sは第2の側面20c,20dに対して平行となっており、各幅広面Sに対して第1の側面20a,20bが直交方向に位置している。すなわち、第3の側面20e又は第4の側面20fに垂直な方向(図4のZ軸方向)から見た場合に、幅広面Sを第3及び第4の側面20e,20fに平行とした構成に比べて、導体10と第2の電極部分3b,5bとが重なる面積が小さなものとなっている。なお、幅Wは、厚さTの2倍以上の大きさであることが好ましい。   As shown in FIG. 2B, the conductor 10 is a strip-shaped conductor having a wide surface S and a width W larger than the thickness T. Each wide surface S is parallel to the second side surfaces 20c and 20d, and the first side surfaces 20a and 20b are positioned in the orthogonal direction with respect to each wide surface S. That is, a configuration in which the wide surface S is parallel to the third and fourth side surfaces 20e and 20f when viewed from a direction perpendicular to the third side surface 20e or the fourth side surface 20f (Z-axis direction in FIG. 4). Compared to the above, the area where the conductor 10 and the second electrode portions 3b and 5b overlap is small. The width W is preferably at least twice as large as the thickness T.

導体10は、図3に示されるように、非磁性体グリーンシート24上に形成された帯状の導体パターン10aにより形成される。導体パターン10aは、各端部が非磁性体グリーンシート24の両縁部に向かって直線状に伸びて、略I字形状をなしている。導体パターン10aの端部は、非磁性体グリーンシート24の縁部に引き出され、非磁性体グリーンシート24の端面に露出している。すなわち、導体パターン10aの端部は、図2にも示されるように、第1の側面20a,20bに向かって伸びると共に、第1の側面20a,20bに形成された第1の電極部分3a,5aに接続することにより、対応する端子電極3,5に電気的に接続している。   As shown in FIG. 3, the conductor 10 is formed of a strip-shaped conductor pattern 10 a formed on the nonmagnetic green sheet 24. Each end of the conductor pattern 10a extends in a straight line toward both edges of the nonmagnetic green sheet 24 and has a substantially I shape. The end portion of the conductor pattern 10 a is drawn to the edge of the nonmagnetic green sheet 24 and is exposed on the end surface of the nonmagnetic green sheet 24. That is, as shown in FIG. 2, the end portion of the conductor pattern 10a extends toward the first side surfaces 20a and 20b, and the first electrode portions 3a and 1b formed on the first side surfaces 20a and 20b. By connecting to 5a, it is electrically connected to the corresponding terminal electrodes 3 and 5.

導体パターン10aは、同じ幅である必要はなく、非磁性体グリーンシート24の縁部近傍、すなわち第1の電極部分3a,5aの近傍で若干幅広に形成されていてもよい。このような構成とすることで、導体10の端部と第1の電極部分3a,5aとの接続信頼性が向上される。   The conductor pattern 10a does not need to have the same width, and may be formed slightly wider near the edge of the nonmagnetic green sheet 24, that is, near the first electrode portions 3a and 5a. With such a configuration, connection reliability between the end portion of the conductor 10 and the first electrode portions 3a and 5a is improved.

非磁性体グリーンシート21〜27は、電気絶縁性を有するガラス系セラミックグリーンシートである。非磁性体グリーンシート21〜27は、例えば、ストロンチウム、カルシウム、アルミナ及び酸化珪素からなるセラミック組成物であって、その組成はガラス70wt%、アルミナ粉30wt%であると好ましい。   The nonmagnetic green sheets 21 to 27 are glass-based ceramic green sheets having electrical insulation. The nonmagnetic green sheets 21 to 27 are, for example, a ceramic composition made of strontium, calcium, alumina, and silicon oxide, and the composition is preferably 70 wt% glass and 30 wt% alumina powder.

続いて、上述した構成の積層型インダクタL1の製造方法について説明する。   Next, a method for manufacturing the multilayer inductor L1 having the above-described configuration will be described.

まず、非磁性体グリーンシート21〜27を用意する。次に、非磁性体グリーンシート24に導体パターン10aを形成する。この導体パターン10aは、銀又はニッケルを主成分としたペーストを非磁性体グリーンシート24上にスクリーン印刷することにより形成される。一方、非磁性体グリーンシート21〜23,25〜27には、導体パターンが形成されていない。   First, nonmagnetic green sheets 21 to 27 are prepared. Next, the conductor pattern 10 a is formed on the nonmagnetic green sheet 24. The conductor pattern 10a is formed by screen-printing a paste mainly composed of silver or nickel on the nonmagnetic green sheet 24. On the other hand, no conductor pattern is formed on the nonmagnetic green sheets 21 to 23 and 25 to 27.

次に、各非磁性体グリーンシート21〜27を、図3に示すように積層した後に、所定温度(例えば、約900℃)で焼成する。このように、完成後の素子1は、例えば、長手方向の長さが0.6mm、幅が0.3mm、高さが0.3mmとなるように形成される。また、焼成後の導体パターン10aは、例えば、幅Wが40μm、厚さTが12μmとなるように設計される。   Next, the nonmagnetic green sheets 21 to 27 are laminated as shown in FIG. 3 and then fired at a predetermined temperature (for example, about 900 ° C.). Thus, the completed element 1 is formed so that the length in the longitudinal direction is 0.6 mm, the width is 0.3 mm, and the height is 0.3 mm, for example. Further, the fired conductor pattern 10a is designed so that, for example, the width W is 40 μm and the thickness T is 12 μm.

次に、焼成した素子1に端子電極3,5を形成する。端子電極3,5は、銀又は銅を主成分としたペーストを素子1に塗布後、所定温度(例えば、約700℃)で焼き付けを行うことにより形成される。その後、焼き付けを行った端子電極3,5に更に電気めっきを施すことにより、積層型インダクタL1が形成される。この電気めっきには、例えば、Ni、Sn等を用いることができる。なお、端子電極3,5は、銀又は銅を主成分としたペーストの印刷とディップ方式とを双方用いることで形成してもよい。   Next, terminal electrodes 3 and 5 are formed on the fired element 1. The terminal electrodes 3 and 5 are formed by applying a paste mainly composed of silver or copper to the element 1 and baking it at a predetermined temperature (for example, about 700 ° C.). Thereafter, the terminal electrodes 3 and 5 that have been baked are further electroplated to form the multilayer inductor L1. For this electroplating, for example, Ni, Sn or the like can be used. The terminal electrodes 3 and 5 may be formed by using both a paste printing mainly composed of silver or copper and a dipping method.

以上のように、本第1実施形態によれば、外装部20は、導体10の端部における長手方向に交差し且つ互いに隣り合わない2つの第1の側面20a,20bと、導体10の幅広面Sに対向する第2の側面20c,20dとを有する。また、導体10の両端がそれぞれ接続される各端子電極3,5は、第1の側面20a,20b上に導体10の幅方向にわたって形成された第1の電極部分3a,5aを有すると共に、第2の側面20c,20dに実質的に形成されていない。これにより、浮遊容量が低減し、Qの向上が図れることとなる。   As described above, according to the first embodiment, the exterior portion 20 includes the two first side surfaces 20 a and 20 b that intersect the longitudinal direction at the end portion of the conductor 10 and are not adjacent to each other, and the wide width of the conductor 10. It has 2nd side surfaces 20c and 20d facing the surface S. The terminal electrodes 3 and 5 to which both ends of the conductor 10 are respectively connected have first electrode portions 3a and 5a formed over the width direction of the conductor 10 on the first side surfaces 20a and 20b. The second side surfaces 20c and 20d are not substantially formed. As a result, stray capacitance is reduced and Q can be improved.

また、本実施形態では、導体10の幅Wは、厚さTの2倍以上に設定されているので、Qの向上が図れると共に、導体10の断面積の増加により直流抵抗を低減することができる。   In this embodiment, since the width W of the conductor 10 is set to be twice or more the thickness T, the Q can be improved and the DC resistance can be reduced by increasing the cross-sectional area of the conductor 10. it can.

また、本実施形態では、外装部20は、導体10の幅広面Sを含む面に交差し且つ各第1の側面20a,20bと隣り合う第3の側面20eを有しており、各端子電極3,5は、第3の側面20eの一部に形成されると共に、第1の側面20a,20bに形成された第1の電極部分3a,5aに電気的に連続する第2の電極部分3b,5bをそれぞれ有する。これにより、はんだ付け面積を確保しやすくなり、インダクタンス素子の実装強度を確保することができる。   Moreover, in this embodiment, the exterior part 20 has the 3rd side surface 20e which cross | intersects the surface containing the wide surface S of the conductor 10, and adjoins each 1st side surface 20a, 20b, and each terminal electrode 3 and 5 are formed on a part of the third side surface 20e, and the second electrode portion 3b is electrically continuous with the first electrode portions 3a and 5a formed on the first side surfaces 20a and 20b. , 5b. Thereby, it becomes easy to ensure a soldering area, and the mounting strength of the inductance element can be ensured.

また、本実施形態では、外装部20は、各第1の側面20a,20bと隣り合うと共に導体10を挟んで互いに対向するように位置する第3の側面20eを有しており、第3の側面20eを実装面と規定して、第3の側面20eは導体10の幅広面Sを含む面に交差している。この場合、実装面に隣接する外装面20について、第1の側面20a,20bのみに端子電極3,5が存在し、第2の側面20c,20dに端子電極3,5が実質的に存在しないこととなる。この結果、Qの向上をより一層図れることとなる。   Further, in the present embodiment, the exterior portion 20 has a third side surface 20e that is adjacent to each of the first side surfaces 20a and 20b and is positioned so as to be opposed to each other with the conductor 10 in between. The side surface 20 e is defined as the mounting surface, and the third side surface 20 e intersects the surface including the wide surface S of the conductor 10. In this case, for the exterior surface 20 adjacent to the mounting surface, the terminal electrodes 3 and 5 are present only on the first side surfaces 20a and 20b, and the terminal electrodes 3 and 5 are not substantially present on the second side surfaces 20c and 20d. It will be. As a result, Q can be further improved.

また、本実施形態では、外装部20は、複数の非磁性グリーンシート21〜27を含み、導体10は、各非磁性グリーンシート21〜27のうち少なくとも1つの非磁性グリーンシートに形成された導体パターン10aにより構成され、各非磁性グリーンシート21〜27は、導体パターン10aの厚さ方向に積層されている。この場合、積層型インダクタL1が実現されることとなる。   In the present embodiment, the exterior portion 20 includes a plurality of nonmagnetic green sheets 21 to 27, and the conductor 10 is a conductor formed on at least one nonmagnetic green sheet among the nonmagnetic green sheets 21 to 27. The nonmagnetic green sheets 21 to 27 are configured by the pattern 10a and are laminated in the thickness direction of the conductor pattern 10a. In this case, the multilayer inductor L1 is realized.

(第2実施形態)
まず、図5に基づいて、第2実施形態に係る積層型インダクタL2の構成を説明する。図5(a)は第2実施形態に係る積層型インダクタを示す斜視図であり、図5(b)は第2実施形態に係る積層型インダクタの断面構成を説明するための図である。第2実施形態に係る積層型インダクタL2は、端子電極3,5の構成の点で第1実施形態に係る積層型インダクタL1と相違する。
(Second Embodiment)
First, the configuration of the multilayer inductor L2 according to the second embodiment will be described with reference to FIG. FIG. 5A is a perspective view showing the multilayer inductor according to the second embodiment, and FIG. 5B is a diagram for explaining a cross-sectional configuration of the multilayer inductor according to the second embodiment. The multilayer inductor L2 according to the second embodiment is different from the multilayer inductor L1 according to the first embodiment in the configuration of the terminal electrodes 3 and 5.

積層型インダクタL2は、図5(a)に示されるように、素子1と、一対の端子電極3,5とを備えている。素子1は、図5(b)に示されるように、導体10と外装部20とを有している。   The multilayer inductor L2 includes an element 1 and a pair of terminal electrodes 3 and 5, as shown in FIG. The element 1 has a conductor 10 and an exterior part 20 as shown in FIG.

各端子電極3,5は、第1の電極部分3a,5aと、第2の電極部分3b,5bと、第3の電極部分3c,5cとを含んでおり、第1の電極部分3a,5aと第2の電極部分3b,5bと第3の電極部分3c,5cとは互いに電気的に連続している。第3の電極部分3c,5cは、第4の側面20fの一部に形成されている。詳細には、第3の電極部分3c,5cは、第4の側面20fと第1の側面20a,20bとの稜に沿って、第3の側面20eの両端部にそれぞれ形成されている。すなわち、第3の電極部分3c,5c同士は、互いに所定の間隔を有し、電気的に絶縁されている。積層型インダクタL2においても、各端子電極3,5は、第2の側面20c,20dに実質的に形成されていない。   Each terminal electrode 3, 5 includes a first electrode portion 3 a, 5 a, a second electrode portion 3 b, 5 b, and a third electrode portion 3 c, 5 c, and the first electrode portion 3 a, 5 a The second electrode portions 3b and 5b and the third electrode portions 3c and 5c are electrically continuous with each other. The third electrode portions 3c and 5c are formed on a part of the fourth side surface 20f. Specifically, the third electrode portions 3c and 5c are respectively formed at both ends of the third side surface 20e along the ridge between the fourth side surface 20f and the first side surfaces 20a and 20b. That is, the third electrode portions 3c and 5c are electrically insulated from each other with a predetermined interval. Also in the multilayer inductor L2, the terminal electrodes 3 and 5 are not substantially formed on the second side surfaces 20c and 20d.

以上のように、本第2実施形態では、外装部20は、導体10の幅広面Sを含む面に交差し且つ各第1の側面20a,20bと隣り合うと共に、導体10を挟んで第3の側面20eと対向するように位置する第4の側面20fを有している。各端子電極3,5は、第4の側面20fの一部に形成されると共に、第1の側面20a,20bに形成された第1の電極部分3a,5aに電気的に連続する第3の電極部分3c,5cをそれぞれ更に有する。この場合、はんだ付け面積を更に確保しやすくなり、積層型インダクタL2の実装強度を十分に確保することができる。   As described above, in the second embodiment, the exterior portion 20 intersects the surface including the wide surface S of the conductor 10 and is adjacent to each of the first side surfaces 20a and 20b, and the third portion sandwiching the conductor 10 therebetween. The fourth side surface 20f is positioned so as to face the side surface 20e. Each of the terminal electrodes 3 and 5 is formed on a part of the fourth side surface 20f, and is electrically connected to the first electrode portions 3a and 5a formed on the first side surfaces 20a and 20b. Each of the electrode portions 3c and 5c is further provided. In this case, it becomes easier to secure the soldering area, and the mounting strength of the multilayer inductor L2 can be sufficiently secured.

ここで、第1及び第2実施形態に係る積層型インダクタL1,L2におけるQの高周波数特性の測定結果を説明する。第1及び第2実施形態に係る積層型インダクタL1,L2の有用性を示すための対比例1〜3として、図6〜9に示される積層型インダクタ100〜102を用いた。なお、積層型インダクタ100〜102は、下記以外の点においては上述した積層型インダクタL1,L2と同じ構成である。   Here, the measurement result of the high frequency characteristic of Q in the multilayer inductors L1 and L2 according to the first and second embodiments will be described. The multilayer inductors 100 to 102 shown in FIGS. 6 to 9 are used as the proportionalities 1 to 3 for showing the usefulness of the multilayer inductors L1 and L2 according to the first and second embodiments. The multilayer inductors 100 to 102 have the same configuration as the multilayer inductors L1 and L2 described above, except for the following points.

積層型インダクタ100は、端子電極103,105と導体10とを備えている。端子電極103,105は、図7(a)に示されるように、第2の側面20c,20dの一部についても形成されている。詳細には、端子電極103,105の一部が、第2の側面20c,20dに回り込むように、第2の側面20c,20dの両端部にそれぞれ実質的に形成されている。すなわち、第2の側面20c,20dに形成された端子電極103,105の一部は、それぞれ互いに所定の間隔を有し、電気的に絶縁されている。導体10の各幅広面Sは、図7(b)に示されるように、第3の側面20e及び第4の側面20fに対向している。   The multilayer inductor 100 includes terminal electrodes 103 and 105 and a conductor 10. As shown in FIG. 7A, the terminal electrodes 103 and 105 are also formed on part of the second side surfaces 20c and 20d. Specifically, part of the terminal electrodes 103 and 105 are substantially formed at both ends of the second side surfaces 20c and 20d so as to wrap around the second side surfaces 20c and 20d, respectively. That is, part of the terminal electrodes 103 and 105 formed on the second side surfaces 20c and 20d are electrically insulated from each other with a predetermined distance from each other. As shown in FIG. 7B, each wide surface S of the conductor 10 faces the third side surface 20e and the fourth side surface 20f.

積層型インダクタ101は、端子電極3,5と導体10とを備えている。端子電極3,5は、図8(a)に示されるように、第1の側面20a,20bと第3の側面20e及び第4の側面20fの一部とに形成され、積層型インダクタL2の端子電極3,5と同じ構成となっている。導体10の各幅広面Sは、図8(b)に示されるように、第3の側面20e及び第4の側面20fに対向している。   The multilayer inductor 101 includes terminal electrodes 3 and 5 and a conductor 10. As shown in FIG. 8A, the terminal electrodes 3 and 5 are formed on the first side surfaces 20a and 20b, the third side surface 20e, and a part of the fourth side surface 20f, and are formed on the multilayer inductor L2. It has the same configuration as the terminal electrodes 3 and 5. As shown in FIG. 8B, each wide surface S of the conductor 10 faces the third side surface 20e and the fourth side surface 20f.

積層型インダクタ102は、端子電極103,105と導体10とを備えている。端子電極103,105は、図9(a)に示されるように、第2の側面20c,20dの一部についても形成され、積層型インダクタ100の端子電極103,105と同じ構成となっている。導体10の各幅広面Sは、図9(b)に示されるように、第2の側面20c,20dに対向している。   The multilayer inductor 102 includes terminal electrodes 103 and 105 and a conductor 10. As shown in FIG. 9A, the terminal electrodes 103 and 105 are also formed on part of the second side surfaces 20c and 20d, and have the same configuration as the terminal electrodes 103 and 105 of the multilayer inductor 100. . Each wide surface S of the conductor 10 faces the second side surfaces 20c and 20d as shown in FIG. 9B.

測定結果を図6に示す。特性A1は第1実施形態に係る積層型インダクタL1のQの周波数特性を示し、特性A2は第2実施形態に係る積層型インダクタL2のQの周波数特性を示している。特性B1は、対比例1に係る積層型インダクタ100のQの周波数特性を示し、特性B2は対比例2に係る積層型インダクタ101のQの周波数特性を示し、特性B3は対比例3に係る積層型インダクタ102のQの周波数特性を示している。図6に示されるように、第1及び第2実施形態に係る積層型インダクタL1,L2は、対比例1〜3に係る積層型インダクタ100〜102よりもQが大きい。第1及び第2実施形態に係る積層型インダクタL1,L2のQが対比例1〜3に係る積層型インダクタ100〜102のQよりも大きくなる傾向は、800MHz以上の高周波数帯域において特に顕著となっている。   The measurement results are shown in FIG. A characteristic A1 indicates a frequency characteristic of Q of the multilayer inductor L1 according to the first embodiment, and a characteristic A2 indicates a frequency characteristic of Q of the multilayer inductor L2 according to the second embodiment. The characteristic B1 indicates the frequency characteristic of the Q of the multilayer inductor 100 according to the proportionality 1, the characteristic B2 indicates the frequency characteristic of the Q of the multilayer inductor 101 according to the proportionality 2, and the characteristic B3 indicates the multilayer characteristic according to the proportionality 3. The frequency characteristic of Q of the type inductor 102 is shown. As shown in FIG. 6, the multilayer inductors L <b> 1 and L <b> 2 according to the first and second embodiments have a larger Q than the multilayer inductors 100 to 102 according to the proportionalities 1 to 3. The tendency that the Q of the multilayer inductors L1 and L2 according to the first and second embodiments is larger than the Q of the multilayer inductors 100 to 102 according to the proportions 1 to 3 is particularly remarkable in a high frequency band of 800 MHz or more. It has become.

(第3実施形態)
まず、図4、図10及び図11に基づいて、第3実施形態に係る積層型インダクタL3の構成を説明する。図10(a)は第3実施形態に係る積層型インダクタを示す斜視図であり、(b)は第3実施形態に係る積層型インダクタの断面構成を説明するための図である。図11は、第3実施形態に係る積層型インダクタに含まれる素子を示す分解斜視図である。第3実施形態に係る積層型インダクタL3は、導体10の構成の点で第1実施形態に係る積層型インダクタL1と相違する。
(Third embodiment)
First, the configuration of the multilayer inductor L3 according to the third embodiment will be described with reference to FIGS. 4, 10, and 11. FIG. FIG. 10A is a perspective view showing a multilayer inductor according to the third embodiment, and FIG. 10B is a diagram for explaining a cross-sectional configuration of the multilayer inductor according to the third embodiment. FIG. 11 is an exploded perspective view showing elements included in the multilayer inductor according to the third embodiment. The multilayer inductor L3 according to the third embodiment is different from the multilayer inductor L1 according to the first embodiment in the configuration of the conductor 10.

積層型インダクタL3は、図10(a)に示されるように、素子1と一対の端子電極3,5とを備えている。素子1は、図10(b)に示されるように、導体10,10と外装部20とを有している。外装部20は、図11に示されるように、積層される複数(本実施形態においては、8層)の非磁性体グリーンシート21〜28を含んでいる。実際の積層型チップインダクタL3は、非磁性体グリーンシート21〜28間の境界が視認できない程度に一体化されている。   As shown in FIG. 10A, the multilayer inductor L3 includes an element 1 and a pair of terminal electrodes 3 and 5. The element 1 has conductors 10 and 10 and an exterior part 20 as shown in FIG. As shown in FIG. 11, the exterior portion 20 includes a plurality of (in this embodiment, eight layers) non-magnetic green sheets 21 to 28 that are stacked. The actual multilayer chip inductor L3 is integrated to such an extent that the boundaries between the non-magnetic green sheets 21 to 28 cannot be visually recognized.

導体10,10は、図10(b)に示されるように、それぞれ互いに所定の間隔を有し、電気的に絶縁されて厚さT方向に並設されている。各導体10,10の各幅広面Sは第2の側面20c,20dに対して平行となっており、各幅広面Sに対して第1の側面20a,20bが直交方向に位置している。すなわち、図4のZ軸方向から見た場合に、幅広面Sを第3及び第4の側面20e,20fに平行とした構成に比べて、各導体10,10と第2の電極部分3b,5bとが重なる面積が小さなものとなっている。   As shown in FIG. 10B, the conductors 10 and 10 have a predetermined distance from each other, are electrically insulated, and are arranged in parallel in the thickness T direction. The wide surfaces S of the conductors 10 and 10 are parallel to the second side surfaces 20c and 20d, and the first side surfaces 20a and 20b are positioned in the orthogonal direction with respect to the wide surfaces S. That is, when viewed from the Z-axis direction in FIG. 4, each conductor 10, 10 and the second electrode portion 3 b, compared to the configuration in which the wide surface S is parallel to the third and fourth side surfaces 20 e, 20 f. The area where 5b overlaps is small.

また、導体10,10は、図11に示されるように、非磁性体グリーンシート24,25上に形成された帯状の導体パターン10a,10aにより形成される。一方、非磁性体グリーンシート21〜23,26〜28には、導体パターンが形成されていない。導体パターン10a,10aは、第1実施形態に係る導体パターン10aと同様の構成である。また、積層型インダクタL3の製造方法についても、非磁性体グリーンシート21〜28を積層して素子1(外装部20)とする点を除いて、第1実施形態に係る積層型インダクタL1の製造方法と同様である。   Moreover, the conductors 10 and 10 are formed of strip-shaped conductor patterns 10a and 10a formed on the non-magnetic green sheets 24 and 25, as shown in FIG. On the other hand, no conductor pattern is formed on the nonmagnetic green sheets 21 to 23 and 26 to 28. The conductor patterns 10a and 10a have the same configuration as the conductor pattern 10a according to the first embodiment. Also, with respect to the method of manufacturing the multilayer inductor L3, the multilayer inductor L1 according to the first embodiment is manufactured except that the nonmagnetic green sheets 21 to 28 are stacked to form the element 1 (exterior portion 20). It is the same as the method.

以上のように、本第3実施形態では、導体10,10は、その導体10,10の厚さ方向に複数並設されている。この場合、単数の導体に比べて長手方向に垂直な導体の断面積が大きくなるため、直流抵抗を低減させることができる。また、導体の数によりインダクタンス値の調整をすることができる。   As described above, in the third embodiment, a plurality of conductors 10 and 10 are arranged side by side in the thickness direction of the conductors 10 and 10. In this case, since the cross-sectional area of the conductor perpendicular to the longitudinal direction is larger than that of a single conductor, the DC resistance can be reduced. Further, the inductance value can be adjusted by the number of conductors.

(第4実施形態)
まず、図4、図12及び図13に基づいて、第4実施形態に係る積層型インダクタL4の構成を説明する。図12(a)は第4実施形態に係る積層型インダクタを示す斜視図であり、(b)は第4実施形態に係る積層型インダクタの断面構成を説明するための図である。図13は、第4実施形態に係る積層型インダクタに含まれる素子を示す分解斜視図である。第4実施形態に係る積層型インダクタL4は、導体11がコイル状導体12を有している点で第1実施形態に係る積層型インダクタL1と相違する。
(Fourth embodiment)
First, the configuration of the multilayer inductor L4 according to the fourth embodiment will be described with reference to FIGS. 4, 12, and 13. FIG. FIG. 12A is a perspective view showing the multilayer inductor according to the fourth embodiment, and FIG. 12B is a diagram for explaining a cross-sectional configuration of the multilayer inductor according to the fourth embodiment. FIG. 13 is an exploded perspective view showing elements included in the multilayer inductor according to the fourth embodiment. The multilayer inductor L4 according to the fourth embodiment is different from the multilayer inductor L1 according to the first embodiment in that the conductor 11 includes a coiled conductor 12.

積層型インダクタL4は、図12(a)に示されるように、素子1と一対の端子電極3,5とを備えている。素子1は、図12(b)に示されるように、導体11と外装部20とを有している。外装部20は、図13に示されるように、積層される複数(本実施形態においては、8層)の非磁性体グリーンシート21〜28を含んでいる。実際の積層型チップインダクタL4は、非磁性体グリーンシート21〜28間の境界が視認できない程度に一体化されている。   The multilayer inductor L4 includes an element 1 and a pair of terminal electrodes 3 and 5, as shown in FIG. The element 1 has the conductor 11 and the exterior part 20 as FIG.12 (b) shows. As shown in FIG. 13, the exterior portion 20 includes a plurality of (in this embodiment, eight layers) nonmagnetic green sheets 21 to 28 that are stacked. The actual multilayer chip inductor L4 is integrated to such an extent that the boundaries between the non-magnetic green sheets 21 to 28 cannot be visually recognized.

導体11は、コイル状導体12及び引き出し導体13,14からなる。また、導体11は、幅広面Sを有し、幅広面Sが第2の側面20c,20dに対して平行となっている。コイル状導体12は、軸心方向が第2の側面20c,20dと直交しており、軸心方向に重畳されて形成されている。引き出し導体13,14は、一端がコイル状導体12の両端部より引き出されて、他端が第1の側面20a,20b上に形成された第1の電極部分3a,5aへと接続されている。すなわち、図4のZ方向から見た場合に、幅広面Sを第3及び第4の側面20e,20fに平行とした構成に比べて、各引き出し導体13,14と第2の電極部分3b,5bとが重なる面積が小さなものとなっている。   The conductor 11 includes a coiled conductor 12 and lead conductors 13 and 14. The conductor 11 has a wide surface S, and the wide surface S is parallel to the second side surfaces 20c and 20d. The coiled conductor 12 is formed so that its axial direction is orthogonal to the second side surfaces 20c and 20d and is superimposed in the axial direction. One end of each of the lead conductors 13 and 14 is drawn from both end portions of the coiled conductor 12, and the other end is connected to the first electrode portions 3a and 5a formed on the first side surfaces 20a and 20b. . That is, when viewed from the Z direction in FIG. 4, each of the lead conductors 13, 14 and the second electrode portion 3 b, compared to the configuration in which the wide surface S is parallel to the third and fourth side surfaces 20 e, 20 f. The area where 5b overlaps is small.

コイル状導体12は、非磁性体グリーンシート23〜26上に形成された帯状の導体パターン12a〜12dにより構成される。また、引き出し導体13,14は、非磁性体グリーンシート23〜26上に形成された帯状の導体パターン13a,14aにより構成される。本実施形態においては、導体パターン12aと導体パターン13aとが一体となって形成され、導体パターン12dと導体パターン14aとが一体となって形成されている。一方、非磁性体グリーンシート21,22,27,28には、導体パターンが形成されていない。   The coiled conductor 12 is composed of strip-shaped conductor patterns 12a to 12d formed on the non-magnetic green sheets 23 to 26. The lead conductors 13 and 14 are constituted by strip-shaped conductor patterns 13a and 14a formed on the nonmagnetic green sheets 23 to 26, respectively. In the present embodiment, the conductor pattern 12a and the conductor pattern 13a are integrally formed, and the conductor pattern 12d and the conductor pattern 14a are integrally formed. On the other hand, no conductor pattern is formed on the nonmagnetic green sheets 21, 22, 27, and 28.

導体パターン12aは、コイル状導体12の略1/2ターン分に相当し、非磁性体グリーンシート23上で略L字状に形成されている。導体パターン12bは、コイル状導体12の略3/4ターン分に相当し、非磁性体グリーンシート24上で略U字状に形成されている。導体パターン12cは、コイル状導体12の略3/4ターン分に相当し、非磁性体グリーンシート25上で略C字状に形成されている。導体パターン12dは、コイル状導体12の略1/4ターン分に相当し、非磁性体グリーンシート26上で略I字状に形成されている。導体パターン12a〜12dは、その端部同士が非磁性体グリーンシート23〜25に形成された貫通電極15a〜15cにより電気的に接続され、コイル状導体12を形成する。   The conductor pattern 12 a corresponds to approximately ½ turn of the coiled conductor 12, and is formed in an approximately L shape on the nonmagnetic green sheet 23. The conductor pattern 12 b corresponds to approximately 3/4 turns of the coiled conductor 12, and is formed in a substantially U shape on the nonmagnetic green sheet 24. The conductor pattern 12 c corresponds to approximately 3/4 turns of the coiled conductor 12, and is formed in a substantially C shape on the nonmagnetic green sheet 25. The conductor pattern 12 d corresponds to approximately ¼ turn of the coiled conductor 12, and is formed in a substantially I shape on the nonmagnetic green sheet 26. The end portions of the conductor patterns 12 a to 12 d are electrically connected by through electrodes 15 a to 15 c formed on the nonmagnetic green sheets 23 to 25 to form the coiled conductor 12.

以上のように、本第4実施形態では、導体11は、軸心方向が導体11の幅広面に直交する方向に沿って伸びるコイル状導体12を有している。この場合であっても、浮遊容量を低減し、Qの向上が図れることとなる。   As described above, in the fourth embodiment, the conductor 11 has the coiled conductor 12 that extends along the direction in which the axial direction is orthogonal to the wide surface of the conductor 11. Even in this case, stray capacitance can be reduced and Q can be improved.

本発明は、上述した実施形態に限定されるものではない。例えば、各端子電極3,5は、上述した第1及び第2実施形態に示された構成に限られるものではない。例えば、各端子電極3,5は第1の電極部分3a,5aのみを有していてもよい。また、外装部20は、その形状が直方体形状に限られるものではない。   The present invention is not limited to the embodiment described above. For example, the terminal electrodes 3 and 5 are not limited to the configurations shown in the first and second embodiments described above. For example, each terminal electrode 3, 5 may have only the first electrode portions 3a, 5a. Further, the shape of the exterior portion 20 is not limited to a rectangular parallelepiped shape.

各電極部分3a〜3c,5a〜5cは、対応する各側面20a,20b,20e,20f上に導体10の幅方向にわたって形成されているが、これに限られない。すなわち、図14(a)及び図15(a)に示されるように、導体10の幅方向に沿って各側面20a,20b,20e,20fの両端から所定の間隔を有するように形成されていてもよい。   Although each electrode part 3a-3c, 5a-5c is formed over the width direction of the conductor 10 on each corresponding side surface 20a, 20b, 20e, 20f, it is not restricted to this. That is, as shown in FIG. 14A and FIG. 15A, it is formed so as to have a predetermined distance from both ends of each side surface 20a, 20b, 20e, 20f along the width direction of the conductor 10. Also good.

導体10は、図2又は図10に示されるように、積層型インダクタに1つ又は導体10の厚さ方向に2つ備えられていたが、これに限られない。すなわち、図16に示されるように、導体10の厚さ方向に併設されている一対の導体10,10が更に導体10の幅方向に対になって併設され、積層型インダクタが4つの導体10を備えていてもよい。   As shown in FIG. 2 or 10, one conductor 10 or two conductors 10 are provided in the thickness direction of the conductor 10, but the present invention is not limited to this. That is, as shown in FIG. 16, a pair of conductors 10, 10 provided side by side in the thickness direction of the conductor 10 are further provided in pairs in the width direction of the conductor 10, and the laminated inductor has four conductors 10. May be provided.

また、導体10は図2、図5又は図10に示されるように、素子1の長手方向に沿って直線状に伸びるが、これに限られない。すなわち、導体10は、幅広面を含む平面内において、ジグザグ形状、蛇行形状あるいはクランク形状等、その他直線形状以外の様々な形状であってもよい。   The conductor 10 extends linearly along the longitudinal direction of the element 1 as shown in FIG. 2, FIG. 5, or FIG. 10, but is not limited thereto. That is, the conductor 10 may have various shapes other than a linear shape such as a zigzag shape, a meandering shape, or a crank shape in a plane including a wide surface.

引き出し導体13,14(導体パターン13a,14a)と端子電極3,5との接続位置は、図12(a)に示されるように、第4の側面20f寄りの位置に限られない。すなわち、引き出し導体13,14(導体パターン13a,14a)と端子電極3,5との接続位置は、第1の電極部分における第4の側面20fと第3の側面20eとの中間の位置であってもよい。また、第3の側面20e寄りの位置であってもよい。さらに、引き出し導体13,14のいずれか一方が第4の側面20f寄りであって、引き出し導体13,14のいずれか他方が第3の側面20e寄りであってもよい。   The connection position between the lead conductors 13 and 14 (conductor patterns 13a and 14a) and the terminal electrodes 3 and 5 is not limited to the position near the fourth side face 20f as shown in FIG. That is, the connection position between the lead conductors 13 and 14 (conductor patterns 13a and 14a) and the terminal electrodes 3 and 5 is an intermediate position between the fourth side face 20f and the third side face 20e in the first electrode portion. May be. Alternatively, the position may be closer to the third side surface 20e. Further, either one of the lead conductors 13 and 14 may be close to the fourth side face 20f, and the other of the lead conductors 13 and 14 may be close to the third side face 20e.

また、引き出し導体13,14(導体パターン13a,14a)と第2の電極部分3b,5bとを接続してもよい。この場合、引き出し導体13,14(導体パターン13a,14a)は、コイル状導体12の第3の側面20e寄りの両角または第4の側面20f寄りの両角から引き出されて、第3の側面20eに向かって伸びることとなる。   The lead conductors 13 and 14 (conductor patterns 13a and 14a) may be connected to the second electrode portions 3b and 5b. In this case, the lead conductors 13 and 14 (conductor patterns 13a and 14a) are drawn out from both corners of the coiled conductor 12 near the third side surface 20e or from both corners near the fourth side surface 20f to the third side surface 20e. It will grow toward you.

本実施の形態においては、非磁性グリーンシートを積層すること(グリーンシート積層工法)により素子1を構成しているが、これに限られることなく、印刷積層工法等その他の方法により素子1を構成するようにしてもよい。   In the present embodiment, the element 1 is configured by laminating nonmagnetic green sheets (green sheet laminating method). However, the present invention is not limited to this, and the element 1 is configured by other methods such as a printing laminating method. You may make it do.

第1実施形態に係る積層型インダクタを示す斜視図である。1 is a perspective view showing a multilayer inductor according to a first embodiment. 第1実施形態に係る積層型インダクタの断面構成を説明するための図である。It is a figure for demonstrating the cross-sectional structure of the multilayer inductor which concerns on 1st Embodiment. 第1実施形態に係る積層型インダクタに含まれる素子を示す分解斜視図である。It is a disassembled perspective view which shows the element contained in the multilayer inductor which concerns on 1st Embodiment. 第1実施形態に係る積層型インダクタに含まれる外装部を示す斜視図である。It is a perspective view which shows the exterior part contained in the multilayer inductor which concerns on 1st Embodiment. (a)は第2実施形態に係る積層型インダクタを示す斜視図であり、(b)は第2実施形態に係る積層型インダクタの断面構成を説明するための図である。(A) is a perspective view which shows the multilayer inductor which concerns on 2nd Embodiment, (b) is a figure for demonstrating the cross-sectional structure of the multilayer inductor which concerns on 2nd Embodiment. Qの周波数特性を示す図である。It is a figure which shows the frequency characteristic of Q. (a)は対比例1に係る積層型インダクタを示す斜視図であり、(b)は対比例1に係る積層型インダクタの断面構成を説明するための図である。(A) is a perspective view showing a multilayer inductor according to the proportionality 1, and (b) is a diagram for explaining a sectional configuration of the multilayer inductor according to the proportionality 1. (a)は対比例2に係る積層型インダクタを示す斜視図であり、(b)は対比例2に係る積層型インダクタの断面構成を説明するための図である。(A) is a perspective view showing a multilayer inductor according to the proportional 2, and (b) is a diagram for explaining a cross-sectional configuration of the multilayer inductor according to the proportional 2. (a)は対比例3に係る積層型インダクタを示す斜視図であり、(b)は対比例3に係る積層型インダクタの断面構成を説明するための図である。(A) is a perspective view showing a multilayer inductor according to the proportionality 3, and (b) is a diagram for explaining a cross-sectional configuration of the multilayer inductor according to the proportionality 3. (a)は第3実施形態に係る積層型インダクタを示す斜視図であり、(b)は第3実施形態に係る積層型インダクタの断面構成を説明するための図である。(A) is a perspective view which shows the multilayer inductor which concerns on 3rd Embodiment, (b) is a figure for demonstrating the cross-sectional structure of the multilayer inductor which concerns on 3rd Embodiment. 第3実施形態に係る積層型インダクタに含まれる素子を示す分解斜視図である。It is a disassembled perspective view which shows the element contained in the multilayer inductor which concerns on 3rd Embodiment. (a)は第4実施形態に係る積層型インダクタを示す斜視図であり、(b)は第4実施形態に係る積層型インダクタの断面構成を説明するための図である。(A) is a perspective view which shows the multilayer inductor which concerns on 4th Embodiment, (b) is a figure for demonstrating the cross-sectional structure of the multilayer inductor which concerns on 4th Embodiment. 第4実施形態に係る積層型インダクタに含まれる素子を示す分解斜視図である。It is a disassembled perspective view which shows the element contained in the multilayer inductor which concerns on 4th Embodiment. (a)は第1実施形態に係る積層型インダクタの変形例の斜視図であり、(b)は第1実施形態に係る積層型インダクタの変形例の断面構成を説明するための図である。(A) is a perspective view of the modification of the multilayer inductor which concerns on 1st Embodiment, (b) is a figure for demonstrating the cross-sectional structure of the modification of the multilayer inductor which concerns on 1st Embodiment. (a)は第2実施形態に係る積層型インダクタの変形例の斜視図であり、(b)は第2実施形態に係る積層型インダクタの変形例の断面構成を説明するための図である。(A) is a perspective view of the modification of the multilayer inductor which concerns on 2nd Embodiment, (b) is a figure for demonstrating the cross-sectional structure of the modification of the multilayer inductor which concerns on 2nd Embodiment. 第3実施形態に係る積層型インダクタの変形例の断面構成を説明するための図である。It is a figure for demonstrating the cross-sectional structure of the modification of the multilayer inductor which concerns on 3rd Embodiment.

符号の説明Explanation of symbols

1…素子、3,5…端子電極、3a,5a…第1の電極部分、3b,5b…第2の電極部分、3c,5c…第3の電極部分、10,11…導体、10a,12a〜12d,13a,14a…導体パターン、12…コイル状導体、13,14…引き出し導体、15a〜15c…貫通電極、20…外装部、20a,20b…第1の側面、20c,20d…第2の側面、20e…第3の側面、20f…第4の側面、21〜28…非磁性体グリーンシート、103,105…端子電極、L1〜L4,100〜102…積層型インダクタ、S…幅広面
DESCRIPTION OF SYMBOLS 1 ... Element, 3, 5 ... Terminal electrode, 3a, 5a ... 1st electrode part, 3b, 5b ... 2nd electrode part, 3c, 5c ... 3rd electrode part 10, 11 ... Conductor, 10a, 12a -12d, 13a, 14a ... conductor pattern, 12 ... coiled conductor, 13, 14 ... lead conductor, 15a-15c ... penetrating electrode, 20 ... exterior part, 20a, 20b ... first side, 20c, 20d ... second Side surface, 20e ... third side surface, 20f ... fourth side surface, 21-28 ... non-magnetic green sheet, 103, 105 ... terminal electrode, L1-L4, 100-102 ... multilayer inductor, S ... wide surface

Claims (9)

帯状の導体と、
前記導体を覆うと共に電気絶縁性を有する外装部と、
前記導体の両端部にそれぞれ接続される複数の外部電極と、を備えており、
前記外装部は、前記導体の前記端部における長手方向に交差し且つ互いに隣り合わない2つの第1の側面と、前記導体の幅広面に対向する第2の側面とを有し、
前記各外部電極は、前記各第1の側面上で前記導体の幅方向にわたって形成された電極部分をそれぞれ有すると共に、前記第2の側面に実質的に形成されていないことを特徴とするインダクタンス素子。
A strip-shaped conductor;
An exterior part covering the conductor and having electrical insulation;
A plurality of external electrodes respectively connected to both ends of the conductor,
The exterior portion includes two first side surfaces that intersect in the longitudinal direction at the end portion of the conductor and are not adjacent to each other, and a second side surface that faces the wide surface of the conductor,
Each of the external electrodes has an electrode portion formed over the width of the conductor on each of the first side surfaces, and is not substantially formed on the second side surface. .
前記導体の幅は、当該導体の厚みの2倍以上に設定されていることを特徴とする請求項1に記載のインダクタンス素子。   The inductance element according to claim 1, wherein the width of the conductor is set to be twice or more the thickness of the conductor. 前記外装部は、前記導体の前記幅広面を含む面に交差し且つ前記各第1の側面と隣り合う第3の側面を更に有しており、
前記各外部電極は、前記第3の側面の一部に形成されると共に、前記第1の側面に形成された前記電極部分に電気的に連続する電極部分をそれぞれ更に有することを特徴とする請求項1に記載のインダクタンス素子。
The exterior portion further includes a third side surface that intersects the surface including the wide surface of the conductor and is adjacent to the first side surface,
Each of the external electrodes is formed on a part of the third side surface and further has an electrode portion electrically continuous with the electrode portion formed on the first side surface. Item 2. The inductance element according to Item 1.
前記外装部は、前記導体の前記幅広面を含む面に交差し且つ前記各第1の側面と隣り合うと共に前記導体を挟んで前記第3の側面と対向するように位置する第4の側面を更に有しており、
前記各外部電極は、前記第4の側面の一部に形成されると共に、前記第1の側面に形成された前記電極部分に電気的に連続する電極部分をそれぞれ更に有することを特徴とする請求項3に記載のインダクタンス素子。
The exterior portion includes a fourth side surface that intersects the surface including the wide surface of the conductor and is adjacent to the first side surface and is positioned to face the third side surface with the conductor interposed therebetween. In addition,
Each of the external electrodes is formed on a part of the fourth side surface and further has an electrode portion electrically continuous with the electrode portion formed on the first side surface. Item 4. The inductance element according to Item 3.
前記外装部は、前記各第1の側面と隣り合うと共に前記導体を挟んで互いに対向するように位置する第3の側面を更に有しており、
前記第3の側面を実装面と規定して、前記第3の側面は前記導体の前記幅広面を含む面に交差していることを特徴とする請求項1に記載のインダクタンス素子。
The exterior portion further includes a third side surface that is adjacent to each first side surface and is positioned to face each other with the conductor interposed therebetween.
2. The inductance element according to claim 1, wherein the third side surface is defined as a mounting surface, and the third side surface intersects a surface including the wide surface of the conductor.
前記導体は、当該導体の厚さ方向に複数並設されていることを特徴とする請求項1に記載のインダクタンス素子。   The inductance element according to claim 1, wherein a plurality of the conductors are arranged side by side in the thickness direction of the conductors. 前記外装部は、複数の絶縁体を含み、
前記導体は、前記複数の絶縁体のうち少なくとも1つの絶縁体に形成された導体パターンにより構成され、
前記複数の絶縁体は、前記導体パターンの厚さ方向に積層されていることを特徴とする請求項1に記載のインダクタンス素子。
The exterior part includes a plurality of insulators,
The conductor is constituted by a conductor pattern formed on at least one insulator among the plurality of insulators,
The inductance element according to claim 1, wherein the plurality of insulators are stacked in a thickness direction of the conductor pattern.
前記導体は、その長手方向に沿って直線状に伸びていることを特徴とする請求項1に記載のインダクタンス素子。   The inductance element according to claim 1, wherein the conductor extends linearly along a longitudinal direction thereof. 前記導体は、軸心方向が前記導体の前記幅広面に直交する方向に沿って伸びるコイル状部分を有していることを特徴とする請求項1に記載のインダクタンス素子。   The inductance element according to claim 1, wherein the conductor has a coil-shaped portion whose axial direction extends along a direction orthogonal to the wide surface of the conductor.
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