JP2006074131A - Cmos driver circuit and cmos inverter circuit - Google Patents
Cmos driver circuit and cmos inverter circuit Download PDFInfo
- Publication number
- JP2006074131A JP2006074131A JP2004252002A JP2004252002A JP2006074131A JP 2006074131 A JP2006074131 A JP 2006074131A JP 2004252002 A JP2004252002 A JP 2004252002A JP 2004252002 A JP2004252002 A JP 2004252002A JP 2006074131 A JP2006074131 A JP 2006074131A
- Authority
- JP
- Japan
- Prior art keywords
- output
- precharge
- terminal
- power supply
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Logic Circuits (AREA)
Abstract
Description
本発明は、3値のサインデジット数のデータを入力して波形整形を行うCMOSドライバ回路および波形整形と同時に信号反転も行うCMOSインバータ回路に関するものである。 The present invention relates to a CMOS driver circuit that performs waveform shaping by inputting ternary sign digit number data and a CMOS inverter circuit that performs signal inversion simultaneously with waveform shaping.
多値のサインデジット数を用いたデジタル信号を扱うCMOSドライバ回路の従来の構成例として、それぞれ2つ以上のしきい値電圧を有するNMOSトランジスタやPMOSトランジスタを用いて構成した例、あるいは電流モード回路の構成例が知られている(例えば、非特許文献1,2参照)。
しかし、それぞれ2つ以上の多値しきい値電圧を有するNMOSトランジスタやPMOSトランジスタを用いたCMOSドライバ回路は、通常のCMOSプロセスでは製造できないため、製品コストが高価となる問題点があった。また、電流モード回路の構成例では、スタティックな動作電流が発生し、LSIに多数搭載しようとすると低消費電力性が阻害される問題点があった。 However, a CMOS driver circuit using an NMOS transistor or a PMOS transistor each having two or more multi-value threshold voltages cannot be manufactured by a normal CMOS process, resulting in a problem that the product cost becomes high. Further, in the configuration example of the current mode circuit, a static operating current is generated, and there is a problem that low power consumption is hindered when many are mounted on the LSI.
本発明の目的は、上記問題点を解消し、廉価な通常のCMOSプロセスで製造でき且つ低消費電力性を有するサインデジット数に対応するCMOSドライバ回路を提供することである。また別の目的は、このCMOSドライバ回路を発展させて同様な特徴を有するCMOSインバータ回路を提供することである。 An object of the present invention is to provide a CMOS driver circuit which solves the above problems and can be manufactured by a low-cost ordinary CMOS process and has a low power consumption and corresponds to the number of sign digits. Another object is to provide a CMOS inverter circuit having similar characteristics by developing the CMOS driver circuit.
請求項1にかかる発明は、3値のサインデジット数に対応する電圧VDD0,VDD1,VDD2(VDD0<VDD1<VDD2)のいずれかの信号を入力し波形整形して出力するCMOSドライバ回路であって、前記VDD2の電源端子と前記VDD1の電源端子との間に接続され入力側が入力端子に接続された第1のインバータ(INV1)と、前記VDD1の電源端子と前記VDD0の電源端子との間に接続され入力側が前記入力端子に接続された第2のインバータ(INV2)と、前記VDD1の電源端子と前記出力端子との間に並列接続された第1のプリチャージ用PMOSトランジスタ(MP4)および第1のプリチャージ用NMOSトランジスタ(MN4)と、前記VDD2の電源端子と前記出力端子との間に直列に接続された第2のプリチャージ用PMOSトランジスタ(MP5)および出力用PMOSトランジスタ(MP3)と、前記VDD0の電源端子と前記出力端子との間に接続された第2のプリチャージ用NMOSトランジスタ(MN5)および出力用NMOSトランジスタ(MN3)とを具備し、前記第1のインバータ(INV1)の出力側が前記出力用PMOSトランジスタ(MP3)のゲートに接続され、前記第2のインバータ(INV2)の出力側が前記出力用NMOSトランジスタ(MN3)のゲートに接続され、第1のプリチャージ制御端子(CK)が前記第1のプリチャージ用PMOSトランジスタ(MP4)のゲートおよび第2のプリチャージ用NMOSトランジスタ(MN5)のゲートに接続され、第2のプリチャージ制御端子(CKB)が前記第1のプリチャージ用NMOSトランジスタ(MN4)のゲートおよび第2のプリチャージ用PMOSトランジスタ(MP5)のゲートに接続され、前記第1のプリチャージ制御端子(CK)がプリチャージ時にVDD0の電圧に、非プリチャージ時にVDD2の電圧に制御され、前記第2のプリチャージ制御端子(CKB)がプリチャージ時にVDD2の電圧に、非プリチャージ時にVDD0の電圧に制御されるようにしたことを特徴とする。
The invention according to
請求項2にかかる発明は、3値のサインデジット数に対応する電圧VDD0,VDD1,VDD2(VDD0<VDD1<VDD2)のいずれかの信号を入力し波形整形し反転して出力するCMOSインバータ回路であって、前記VDD2の電源端子と前記VDD1の電源端子との間に接続され入力側が入力端子に接続された第1のインバータ(INV3)と、前記VDD1の電源端子と前記VDD0の電源端子との間に接続され入力側が前記入力端子に接続された第2のインバータ(INV4)と、前記VDD1の電源端子と前記出力端子との間に並列接続された第1のプリチャージ用PMOSトランジスタ(MP10)および第1のプリチャージ用NMOSトランジスタ(MN10)と、前記VDD2の電源端子と前記出力端子との間に接線された出力用PMOSトランジスタ(MP9)と、前記VDD0の電源端子と前記出力端子との間に接続された出力用NMOSトランジスタ(MN9)と、前記入力端子と前記出力用NMOSトランジスタ(MN9)のゲートとの間に接続された転送用PMOSトランジスタ(MP8)と、前記入力端子と前記出力用PMOSトランジスタ(MP9)のゲートとの間に接続された転送用NMOSトランジスタ(MN8)と、前記VDD2の電源端子と前記出力用PMOSトランジスタ(MP9)のゲートとの間に接続された第2のプリチャージ用PMOSトランジスタ(MP11)と、前記VDD0の電源端子と前記出力用NMOSトランジスタ(MN9)のゲートとの間に接続された第2のプリチャージ用NMOSトランジスタ(MN11)とを具備し、前記第1のインバータ(INV3)の出力側が前記転送用PMOSトランジスタ(MP8)のゲートに接続され、前記第2のインバータ(INV4)の出力側が前記転送用NMOSトランジスタ(MN8)のゲートに接続され、第1のプリチャージ制御端子(CK)が前記第1のプリチャージ用PMOSトランジスタ(MP10)のゲートおよび第2のプリチャージ用PMOSトランジスタ(MP11)のゲートに接続され、第2のプリチャージ制御端子(CKB)が前記第1のプリチャージ用NMOSトランジスタ(MN10)のゲートおよび第2のプリチャージ用NMOSトランジスタ(MN11)のゲートに接続され、前記第1のプリチャージ制御端子(CK)がプリチャージ時にVDD0あるいはVDD1の電圧に、非プリチャージ時にVDD2の電圧に制御され、前記第2のプリチャージ制御端子(CKB)がプリチャージ時にVDD2あるいはVDD1の電圧に、非プリチャージ時にVDD0の電圧に制御されるようにしたことを特徴とする。 The invention according to claim 2 is a CMOS inverter circuit that inputs any one of voltages VDD0, VDD1, and VDD2 (VDD0 <VDD1 <VDD2) corresponding to the number of ternary sign digits, shapes the waveform, inverts it, and outputs it. A first inverter (INV3) connected between the power supply terminal of VDD2 and the power supply terminal of VDD1 and having an input side connected to the input terminal; and the power supply terminal of VDD1 and the power supply terminal of VDD0 A second inverter (INV4) whose input side is connected to the input terminal, and a first precharging PMOS transistor (MP10) connected in parallel between the power supply terminal of VDD1 and the output terminal And between the first precharge NMOS transistor (MN10) and the power supply terminal of VDD2 and the output terminal. A line-connected output PMOS transistor (MP9), an output NMOS transistor (MN9) connected between the power supply terminal of VDD0 and the output terminal, and the input terminal and output NMOS transistor (MN9). A transfer PMOS transistor (MP8) connected between the gate, a transfer NMOS transistor (MN8) connected between the input terminal and the gate of the output PMOS transistor (MP9), and the VDD2 A second precharging PMOS transistor (MP11) connected between a power supply terminal and the gate of the output PMOS transistor (MP9), a power supply terminal of VDD0 and a gate of the output NMOS transistor (MN9); The second precharging NMOS transistor (MN 1), the output side of the first inverter (INV3) is connected to the gate of the transfer PMOS transistor (MP8), and the output side of the second inverter (INV4) is connected to the transfer NMOS transistor (MN8). ), The first precharge control terminal (CK) is connected to the gate of the first precharge PMOS transistor (MP10) and the gate of the second precharge PMOS transistor (MP11), A second precharge control terminal (CKB) is connected to the gate of the first precharge NMOS transistor (MN10) and the gate of the second precharge NMOS transistor (MN11), and the first precharge control terminal (CKB) is connected. When the terminal (CK) is precharged, the voltage is VDD0 or VDD1. The second precharge control terminal (CKB) is controlled to a voltage of VDD2 or VDD1 at the time of precharge and to a voltage of VDD0 at the time of non-precharge. Features.
本発明のCMOSドライバ回路およびCMOSインバータ回路は、各トランジスタが1つのしきい値をもつMOSトランジスタですむので、廉価な通常のプロセスで製造することができる。しかも構成に要するMOSトランジスタ数が少ないので、消費電力が少なくて済み、LSIに多数搭載する場合にそのLSIのチップ面積、消費電力を増加させることがない。 The CMOS driver circuit and the CMOS inverter circuit of the present invention can be manufactured by a low-cost normal process because each transistor only needs to be a MOS transistor having one threshold value. In addition, since the number of MOS transistors required for the configuration is small, the power consumption is small, and when many LSI transistors are mounted, the chip area and power consumption of the LSI are not increased.
本発明のCMOSドライバ回路では、1つのしきい値を持つMOSトランジスタを10個使用して、サインデジット数「+1」、「0」、「−1」に対応する電圧VDD2、VDD1、VDD0(VDD2>VDD1>VDD0)を入力して波形整形する。また、CMOSインバータ回路では、1つのしきい値を持つMOSトランジスタを12個使用して、同様の電圧を入力して波形整形および信号反転を行う。以下、詳しく説明する。 In the CMOS driver circuit of the present invention, ten MOS transistors having one threshold value are used, and voltages VDD2, VDD1, VDD0 (VDD2) corresponding to the sign digit numbers “+1”, “0”, “−1” are used. > VDD1> VDD0) to shape the waveform. In the CMOS inverter circuit, 12 MOS transistors having one threshold value are used, and the same voltage is input to perform waveform shaping and signal inversion. This will be described in detail below.
図1は実施例1のCMOSドライバ回路の構成を示す回路図である。本実施例では3値のサインデジット数「+1」、「0」、「−1」に対応する電源電圧として、それぞれVDD2、VDD1、VDD0を用意する。例えば、VDD2=1.8V、VDD1=0.9V、VDD0=0Vである。本実施例のCMOSドライバ回路は、サインデジット数による入力信号を波形整形して、出力信号として上記のVDD2、VDD1、VDD0のいずれかが出力されるように構成したものである。以下では、「MP」はPMOSトランジスタを表し、「MN」はNMOSトランジスタを表すものとする。 FIG. 1 is a circuit diagram showing a configuration of a CMOS driver circuit according to the first embodiment. In this embodiment, VDD2, VDD1, and VDD0 are prepared as power supply voltages corresponding to ternary sign digit numbers “+1”, “0”, and “−1”, respectively. For example, VDD2 = 1.8V, VDD1 = 0.9V, and VDD0 = 0V. The CMOS driver circuit of the present embodiment is configured such that an input signal based on the number of sign digits is waveform-shaped and any one of the above-described VDD2, VDD1, and VDD0 is output as an output signal. Hereinafter, “MP” represents a PMOS transistor, and “MN” represents an NMOS transistor.
INV1,INV2は入力側が入力端子INに共通接続されたCMOSインバータである。インバータINV1はVDD2,VDD1を電源電圧とするトランジスタMP1,MN1からなり、インバータINV2はVDD1,VDD0を電源電圧とするトランジスタMP2,MN2からなる。VDD2の電源端子と出力端子OUTの間には出力用トランジスタMP3とプリチャージ用トランジスタMP5の直列回路が接続されている。また、VDD0の電源端子と出力端子OUTの間には出力用トランジスタMN3とプリチャージ用トランジスタMN5の直列回路が接続されている。また、VDD1の電源端子と出力端子OUTとの間にはプリチャージ用トランジスタMP4,MN4が並列接続されている。そして、インバータINV1の出力側はトランジスタMP3のゲートに接続され、インバータINV2の出力側はトランジスタMN3のゲートに接続されている。プリチャージ用トランジスタMP4,MN5のゲートにはプリチャージ制御端子CKが、プリチャージ用トランジスタMN4,MP5のゲートにはプリチャージ信号CKBが接続されている。 INV1 and INV2 are CMOS inverters whose input sides are commonly connected to the input terminal IN. The inverter INV1 includes transistors MP1 and MN1 using VDD2 and VDD1 as power supply voltages, and the inverter INV2 includes transistors MP2 and MN2 using VDD1 and VDD0 as power supply voltages. A series circuit of an output transistor MP3 and a precharge transistor MP5 is connected between the power supply terminal of VDD2 and the output terminal OUT. A series circuit of an output transistor MN3 and a precharge transistor MN5 is connected between the power supply terminal VDD0 and the output terminal OUT. Further, precharging transistors MP4 and MN4 are connected in parallel between the power supply terminal of VDD1 and the output terminal OUT. The output side of the inverter INV1 is connected to the gate of the transistor MP3, and the output side of the inverter INV2 is connected to the gate of the transistor MN3. A precharge control terminal CK is connected to the gates of the precharge transistors MP4 and MN5, and a precharge signal CKB is connected to the gates of the precharge transistors MN4 and MP5.
さて、プリチャージ制御端子CK,CKBが、CK=「−1」、CKB=「+1」のときは、プリチャージ用トランジスタMP4,MN4が導通するので、出力端子OUTが信号レベル「0」(=VDD1)にプリチャージされる。このとき、プリチャージ用トランジスタMP5,MN5は非導通となり、出力トラシジスタMP3,MN3に電源電圧は印加されない。 When the precharge control terminals CK and CKB are CK = “− 1” and CKB = “+ 1”, the precharge transistors MP4 and MN4 are turned on, so that the output terminal OUT has a signal level “0” (= Precharged to VDD1). At this time, the precharging transistors MP5 and MN5 are turned off and no power supply voltage is applied to the output transistors MP3 and MN3.
プリチャージが完了した後、プリチャージ制御端子CK,CKBは、CK=「+1」、CKB=「−1」に変化し、プリチャージ用トランジスタMP4,MN4は非導通となり、プリチャージ用トランジスタMP5,MN5が導通するので、出力用トランジスタMP3,MN3に電源電圧が印加される。このとき、前記インバータINV1,INV2の出力は、この出力用トランジスタMP3,MN3のゲートを制御する。 After the precharge is completed, the precharge control terminals CK and CKB change to CK = “+ 1” and CKB = “− 1”, the precharge transistors MP4 and MN4 are turned off, and the precharge transistors MP5 and MP5 are turned off. Since MN5 conducts, the power supply voltage is applied to the output transistors MP3 and MN3. At this time, the outputs of the inverters INV1 and INV2 control the gates of the output transistors MP3 and MN3.
いま、入力端子INが「+1」の場合にはインバータINV1の出力が「0」、インバータINV2の出力が「−1」となり、出力用トランジスタMP3が導通し、出力用トランジスタMN3が非導通となって、出力端子OUTに「+1」が出力される。 When the input terminal IN is “+1”, the output of the inverter INV1 is “0”, the output of the inverter INV2 is “−1”, the output transistor MP3 is turned on, and the output transistor MN3 is turned off. Thus, “+1” is output to the output terminal OUT.
また、入力端子INが「−1」の場合にはインバータINV1の出力が「+1」、インバータINV2の出力が「0」となり、出力用トランジスタMP3が非導通となり、出力用トランジスタMN3が導通となって、出力端子OUTに「−1」が出力される。 When the input terminal IN is “−1”, the output of the inverter INV1 is “+1”, the output of the inverter INV2 is “0”, the output transistor MP3 becomes non-conductive, and the output transistor MN3 becomes conductive. Accordingly, “−1” is output to the output terminal OUT.
さらに、入力端子INが「0」の場合にはインバータINV1の出力が「+1」、インバータINV2の出力が「−1」となり、出力用トランジスタMP3、MN3が共に非導通となり出力端子OUTはプリチャージされた「0」から変化しない。 Further, when the input terminal IN is “0”, the output of the inverter INV1 is “+1”, the output of the inverter INV2 is “−1”, the output transistors MP3 and MN3 are both non-conductive, and the output terminal OUT is precharged. Does not change from “0”.
このように、本実施例のMOSドライバ回路は、「+1」、「0」、「−1」のサインデジット数の信号を入力すると、それを波形整形して「+1」、「0」、「−1」のサインデジット数の信号として出力する。図2にこのMOSドライバ回路の動作の真理値を示した。 As described above, the MOS driver circuit of this embodiment, when a signal having a sign digit number of “+1”, “0”, “−1” is input, the waveform is shaped and “+1”, “0”, “ -1 "is output as a signal having a sign digit number. FIG. 2 shows the truth value of the operation of this MOS driver circuit.
本実施例のCMOSドライバ回路は、各トランジスタが1つのしきい値をもつMOSトランジスタであるので、廉価な通常のプロセスで製造することができる。しかも構成するMOSトランジスタ数がたかだが10個と少ないので、消費電力が少なくて済み、LSIに多数搭載する場合にそのLSIのチップ面積、消費電力を増加させることがない。 Since the CMOS driver circuit of this embodiment is a MOS transistor in which each transistor has one threshold value, it can be manufactured by an inexpensive ordinary process. In addition, since the number of MOS transistors constituting the circuit is as small as 10, the power consumption is small, and when a large number of MOS transistors are mounted on the LSI, the chip area and power consumption of the LSI are not increased.
図3は実施例2のCMOSインバータ回路の構成を示す回路図である。INV3,INV4は入力側が入力端子INに共通接続されたCMOSインバータである。インバータINV3はVDD2,VDD1を電源電圧とするトランジスタMP6,MN6からなり、インバータINV4はVDD1,VDD0を電源電圧とするトランジスタMP7,MN7からなる。MP9は電源VDD2と出力端子OUTの間に接続された出力用トランジスタ、MN9は電源VDD0と出力端子OUTの間に接続された出力用トランジスタである。入力端子INと出力用トランジスタMN9のゲートとの間には転送用トランジスタMP8が接続され、入力端子INと出力用トランジスタMP9との間には転送用トランジスタMN8が接続されている。そして、インバータINV3の出力側は転送用トランジスタMP8のゲートに接続され、インバータINV4の出力側は転送用トランジスタMN8のゲートに接続されている。また、VDD1の電源端子と出力端子OUTとの間には、プリチャージ用トランジスタMP10,MN10が並列接続されている。また、VDD2の電源端子と出力用トランジスタMP9のゲートとの間にはプリチャージ用トランジスタMP11が接続され、VDD0の電源端子と出力用トランジスタMN9のゲートとの間にはプリチャージ用トランジスタMN11が接続されている。プリチャージ用トランジスタMP10,MP11のゲートにはプリチャージ制御端子CKが、プリチャージ用トランジスタMN10,MN11のゲートにはプリチャージ制御端子CKBが接続されている。 FIG. 3 is a circuit diagram showing a configuration of the CMOS inverter circuit according to the second embodiment. INV3 and INV4 are CMOS inverters whose input sides are commonly connected to the input terminal IN. The inverter INV3 includes transistors MP6 and MN6 that use VDD2 and VDD1 as power supply voltages, and the inverter INV4 includes transistors MP7 and MN7 that use VDD1 and VDD0 as power supply voltages. MP9 is an output transistor connected between the power supply VDD2 and the output terminal OUT, and MN9 is an output transistor connected between the power supply VDD0 and the output terminal OUT. A transfer transistor MP8 is connected between the input terminal IN and the gate of the output transistor MN9, and a transfer transistor MN8 is connected between the input terminal IN and the output transistor MP9. The output side of the inverter INV3 is connected to the gate of the transfer transistor MP8, and the output side of the inverter INV4 is connected to the gate of the transfer transistor MN8. Further, precharging transistors MP10 and MN10 are connected in parallel between the power supply terminal of VDD1 and the output terminal OUT. A precharge transistor MP11 is connected between the power supply terminal of VDD2 and the gate of the output transistor MP9, and a precharge transistor MN11 is connected between the power supply terminal of VDD0 and the gate of the output transistor MN9. Has been. A precharge control terminal CK is connected to the gates of the precharge transistors MP10 and MP11, and a precharge control terminal CKB is connected to the gates of the precharge transistors MN10 and MN11.
さて、プリチャージ制御端子CK,CKBが、CK=「−1」あるいは「0」、CKB=「+1」あるいは「0」のときは、プリチャージ用トランジスタMP10,MP11,MN10,MN11が導通するので、出力端子OUTが信号レベル「0」(=VDD1)にプリチャージされる。このとき、出力用トラシジスタMP9,MN9は非導通となる。 When the precharge control terminals CK and CKB are CK = “− 1” or “0” and CKB = “+ 1” or “0”, the precharge transistors MP10, MP11, MN10, and MN11 are turned on. The output terminal OUT is precharged to the signal level “0” (= VDD1). At this time, the output transistors MP9 and MN9 are turned off.
プリチャージが完了した後、プリチャージ制御端子CK,CKBは、CK=「+1」、CKB=「−1」に変化し、プリチャージ用トランジスタMP10,MP11,MN10,MN11は非導通となり、出力用トランジスタMP9,MN9はトランジスタMP8,MN8からの電圧を受け付け可能になる。 After the precharge is completed, the precharge control terminals CK and CKB change to CK = “+ 1” and CKB = “− 1”, and the precharge transistors MP10, MP11, MN10, and MN11 become non-conductive and output The transistors MP9 and MN9 can accept the voltages from the transistors MP8 and MN8.
いま、入力端子INが「+1」の場合にはインバータINV3の出力が「0」、インバータINV4の出力が「−1」となり、転送用トランジスタMP8が導通し、転送用トランジスタMN8が非導通になるので、出力用トランジスタMN9が導通し、出力用トランジスタMP9が非導通となって、出力端子OUTに「−1」が出力される。 When the input terminal IN is “+1”, the output of the inverter INV3 is “0”, the output of the inverter INV4 is “−1”, the transfer transistor MP8 is turned on, and the transfer transistor MN8 is turned off. Therefore, the output transistor MN9 becomes conductive, the output transistor MP9 becomes nonconductive, and “−1” is output to the output terminal OUT.
また、入力端子INが「−1」の場合にはインバータINV3の出力が「+1」、インバータINV4の出力が「0」となり、転送用トランジスタMP8が非導通となり、転送用トランジスタMN8が導通となるので、出力用トランジスタMP9が導通となり、出力用トランジスタMN9が非導通となって、出力端子OUTに「+1」が出力される。 When the input terminal IN is “−1”, the output of the inverter INV3 is “+1”, the output of the inverter INV4 is “0”, the transfer transistor MP8 becomes non-conductive, and the transfer transistor MN8 becomes conductive. Therefore, the output transistor MP9 becomes conductive, the output transistor MN9 becomes nonconductive, and “+1” is output to the output terminal OUT.
さらに、入力端子INが「0」の場合にはインバータINV3の出力が「+1」、インバータINV4の出力が「−1」となり、転送用トランジスタMP8、MN8がともに非導通となり、出力用トランジスタMP9、MN9が共に非導通となり、出力端子OUTはプリチャージされた「0」から変化しない。 Further, when the input terminal IN is “0”, the output of the inverter INV3 is “+1”, the output of the inverter INV4 is “−1”, the transfer transistors MP8 and MN8 are both non-conductive, and the output transistors MP9, Both MN9s become non-conductive, and the output terminal OUT does not change from the precharged “0”.
このように、本実施例のMOSインバータ回路は、「+1」、「0」、「−1」のサインデジット数の信号を入力すると、それを波形整形するとともに反転して「−1」、「0」、「+1」のサインデジット数の信号として出力する。図4にこのCMOSインバータ回路の動作の真理値を示した。 As described above, in the MOS inverter circuit according to the present embodiment, when a signal having the number of sign digits of “+1”, “0”, and “−1” is input, the waveform is shaped and inverted to “−1”, “ It is output as a signal with the sign digit number of “0” and “+1”. FIG. 4 shows the truth value of the operation of this CMOS inverter circuit.
本実施例のCMOSインバータ回路は、各トランジスタが1つのしきい値をもつMOSトランジスタであるので、廉価な通常のプロセスで製造できる。しかも構成するMOSトランジスタ数がたかだが12個と少ないので、消費電力も少なく、LSIに多数搭載する場合にそのLSIのチップ面積、消費電力を増加させることがない。 Since the CMOS inverter circuit of this embodiment is a MOS transistor in which each transistor has one threshold value, it can be manufactured by an inexpensive ordinary process. In addition, since the number of MOS transistors constituting the circuit is as small as 12, the power consumption is small, and when a large number of MOS transistors are mounted on the LSI, the chip area and power consumption of the LSI are not increased.
Claims (2)
前記VDD2の電源端子と前記VDD1の電源端子との間に接続され入力側が入力端子に接続された第1のインバータと、前記VDD1の電源端子と前記VDD0の電源端子との間に接続され入力側が前記入力端子に接続された第2のインバータと、前記VDD1の電源端子と前記出力端子との間に並列接続された第1のプリチャージ用PMOSトランジスタおよび第1のプリチャージ用NMOSトランジスタと、前記VDD2の電源端子と前記出力端子との間に直列に接続された第2のプリチャージ用PMOSトランジスタおよび出力用PMOSトランジスタと、前記VDD0の電源端子と前記出力端子との間に接続された第2のプリチャージ用NMOSトランジスタおよび出力用NMOSトランジスタとを具備し、
前記第1のインバータの出力側が前記出力用PMOSトランジスタのゲートに接続され、前記第2のインバータの出力側が前記出力用NMOSトランジスタのゲートに接続され、第1のプリチャージ制御端子が前記第1のプリチャージ用PMOSトランジスタのゲートおよび第2のプリチャージ用NMOSトランジスタのゲートに接続され、第2のプリチャージ制御端子が前記第1のプリチャージ用NMOSトランジスタのゲートおよび第2のプリチャージ用PMOSトランジスタのゲートに接続され、
前記第1のプリチャージ制御端子がプリチャージ時にVDD0の電圧に、非プリチャージ時にVDD2の電圧に制御され、前記第2のプリチャージ制御端子がプリチャージ時にVDD2の電圧に、非プリチャージ時にVDD0の電圧に制御されるようにしたことを特徴とするCMOSドライバ回路。 A CMOS driver circuit that inputs any one of voltages VDD0, VDD1, and VDD2 (VDD0 <VDD1 <VDD2) corresponding to the number of ternary sign digits, shapes the waveform, and outputs the signal.
A first inverter connected between the power supply terminal of VDD2 and the power supply terminal of VDD1 and having an input side connected to the input terminal, and connected between the power supply terminal of VDD1 and the power supply terminal of VDD0 and the input side connected A second inverter connected to the input terminal; a first precharge PMOS transistor and a first precharge NMOS transistor connected in parallel between the power supply terminal of the VDD1 and the output terminal; A second precharging PMOS transistor and an output PMOS transistor connected in series between the power supply terminal of VDD2 and the output terminal, and a second connected between the power supply terminal of VDD0 and the output terminal. A precharging NMOS transistor and an output NMOS transistor,
The output side of the first inverter is connected to the gate of the output PMOS transistor, the output side of the second inverter is connected to the gate of the output NMOS transistor, and a first precharge control terminal is connected to the first PMOS transistor. The gate of the precharge PMOS transistor and the gate of the second precharge NMOS transistor are connected, and the second precharge control terminal is the gate of the first precharge NMOS transistor and the second precharge PMOS transistor. Connected to the gate of
The first precharge control terminal is controlled to a voltage of VDD0 during precharge, a voltage of VDD2 during non-precharge, the second precharge control terminal is controlled to a voltage of VDD2 during precharge, and VDD0 during non-precharge. A CMOS driver circuit characterized by being controlled by a voltage of.
前記VDD2の電源端子と前記VDD1の電源端子との間に接続され入力側が入力端子に接続された第1のインバータと、前記VDD1の電源端子と前記VDD0の電源端子との間に接続され入力側が前記入力端子に接続された第2のインバータと、前記VDD1の電源端子と前記出力端子との間に並列接続された第1のプリチャージ用PMOSトランジスタおよび第1のプリチャージ用NMOSトランジスタと、前記VDD2の電源端子と前記出力端子との間に接線された出力用PMOSトランジスタと、前記VDD0の電源端子と前記出力端子との間に接続された出力用NMOSトランジスタと、前記入力端子と前記出力用NMOSトランジスタのゲートとの間に接続された転送用PMOSトランジスタと、前記入力端子と前記出力用PMOSトランジスタのゲートとの間に接続された転送用NMOSトランジスタと、前記VDD2の電源端子と前記出力用PMOSトランジスタのゲートとの間に接続された第2のプリチャージ用PMOSトランジスタと、前記VDD0の電源端子と前記出力用NMOSトランジスタのゲートとの間に接続された第2のプリチャージ用NMOSトランジスタとを具備し、
前記第1のインバータの出力側が前記転送用PMOSトランジスタのゲートに接続され、前記第2のインバータの出力側が前記転送用NMOSトランジスタのゲートに接続され、第1のプリチャージ制御端子が前記第1のプリチャージ用PMOSトランジスタのゲートおよび第2のプリチャージ用PMOSトランジスタのゲートに接続され、第2のプリチャージ制御端子が前記第1のプリチャージ用NMOSトランジスタのゲートおよび第2のプリチャージ用NMOSトランジスタのゲートに接続され、
前記第1のプリチャージ制御端子がプリチャージ時にVDD0あるいはVDD1の電圧に、非プリチャージ時にVDD2の電圧に制御され、前記第2のプリチャージ制御端子がプリチャージ時にVDD2あるいはVDD1の電圧に、非プリチャージ時にVDD0の電圧に制御されるようにしたことを特徴とするCMOSインバータ回路。 A CMOS inverter circuit that inputs any one of voltages VDD0, VDD1, and VDD2 (VDD0 <VDD1 <VDD2) corresponding to the number of ternary sign digits, shapes the waveform, inverts it, and outputs it.
A first inverter connected between the power supply terminal of VDD2 and the power supply terminal of VDD1 and having an input side connected to the input terminal, and connected between the power supply terminal of VDD1 and the power supply terminal of VDD0 and the input side connected A second inverter connected to the input terminal; a first precharge PMOS transistor and a first precharge NMOS transistor connected in parallel between the power supply terminal of the VDD1 and the output terminal; An output PMOS transistor connected between the power supply terminal of VDD2 and the output terminal, an output NMOS transistor connected between the power supply terminal of VDD0 and the output terminal, the input terminal, and the output A transfer PMOS transistor connected between the gate of the NMOS transistor, the input terminal and the output P A transfer NMOS transistor connected between the gate of the OS transistor, a second precharge PMOS transistor connected between the power supply terminal of the VDD2 and the gate of the output PMOS transistor, and the VDD0 A second precharging NMOS transistor connected between a power supply terminal and the gate of the output NMOS transistor;
The output side of the first inverter is connected to the gate of the transfer PMOS transistor, the output side of the second inverter is connected to the gate of the transfer NMOS transistor, and a first precharge control terminal is connected to the first PMOS transistor. The gate of the precharge PMOS transistor and the gate of the second precharge PMOS transistor are connected, and the second precharge control terminal is the gate of the first precharge NMOS transistor and the second precharge NMOS transistor. Connected to the gate of
The first precharge control terminal is controlled to a voltage of VDD0 or VDD1 when precharged, is controlled to a voltage of VDD2 when not precharged, and the second precharge control terminal is controlled to a voltage of VDD2 or VDD1 when precharged. A CMOS inverter circuit characterized by being controlled to a voltage of VDD0 during precharging.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004252002A JP4444044B2 (en) | 2004-08-31 | 2004-08-31 | CMOS driver circuit and CMOS inverter circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004252002A JP4444044B2 (en) | 2004-08-31 | 2004-08-31 | CMOS driver circuit and CMOS inverter circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006074131A true JP2006074131A (en) | 2006-03-16 |
JP4444044B2 JP4444044B2 (en) | 2010-03-31 |
Family
ID=36154321
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004252002A Expired - Fee Related JP4444044B2 (en) | 2004-08-31 | 2004-08-31 | CMOS driver circuit and CMOS inverter circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4444044B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016029796A (en) * | 2014-07-16 | 2016-03-03 | 鈴木 利康 | Circuit for distinguishing numerical value for multiple values, circuit for distinguishing multivalued or logic based on principle of hooji algebra, circuit for distinguishing multivalued and logic based on principle of hooji algebra, and circuit for distinguishing numerical value for multi values having numerical value holding function |
-
2004
- 2004-08-31 JP JP2004252002A patent/JP4444044B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016029796A (en) * | 2014-07-16 | 2016-03-03 | 鈴木 利康 | Circuit for distinguishing numerical value for multiple values, circuit for distinguishing multivalued or logic based on principle of hooji algebra, circuit for distinguishing multivalued and logic based on principle of hooji algebra, and circuit for distinguishing numerical value for multi values having numerical value holding function |
Also Published As
Publication number | Publication date |
---|---|
JP4444044B2 (en) | 2010-03-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4532439A (en) | Mosfet logical circuit with increased noise margin | |
TWI737299B (en) | Buffer circuit and buffering method | |
US5994935A (en) | Latch circuit and flip-flop circuit reduced in power consumption | |
TWI709301B (en) | Level shifter, level shifting method and level shifting system | |
US20060044013A1 (en) | Hybrid CVSL pass-gate level-converting sequential circuit for multi-Vcc microprocessors | |
JP6698855B2 (en) | Interface circuit | |
JP2011171916A (en) | Flip-flop circuit and latch circuit | |
JP4444044B2 (en) | CMOS driver circuit and CMOS inverter circuit | |
US6437604B1 (en) | Clocked differential cascode voltage switch with pass gate logic | |
JP4044018B2 (en) | CMOS driver circuit and CMOS inverter circuit | |
US9239703B2 (en) | Full adder circuit | |
JP4663449B2 (en) | Three-value / binary conversion circuit | |
JP4044019B2 (en) | CMOS logic circuit | |
JP4664774B2 (en) | Binary / ternary conversion circuit | |
JP4370229B2 (en) | CMOS logic circuit | |
KR19990003041A (en) | Toggle flip-flop circuit | |
KR910001952B1 (en) | Key circuit | |
JP4145222B2 (en) | CMOS latch circuit and CMOS / DFF circuit | |
JPS5922435A (en) | Latch circuit | |
US5859800A (en) | Data holding circuit and buffer circuit | |
US11916549B1 (en) | Two-stage high speed level shifter | |
JP2005326914A (en) | Cmos adder | |
JP4153404B2 (en) | CMOS logic circuit | |
JP2011228944A (en) | Flip-flop circuit | |
JP7395390B2 (en) | semiconductor equipment |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070606 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091022 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100107 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100113 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130122 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160122 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |