JP2006074075A - 差動シリアル・ディジタル出力ａ／ｄ変換手段および撮像装置 - Google Patents

Abstract

【課題】多線読出しセンサを用いた撮像装置において、ＡＤ変換後にディジタル信号処理プロセッサまでの基板内配線数を減らすことによって、装置内部でのノイズ発生量を抑圧し、センサからＡＤまでのアナログ信号系にフィードバックするキックバックノイズを減少させる。
【解決手段】結果的にディジタル信号の配線数を減らすことによって、アナログ・フロント・エンドＬＳＩや基板の面積を小さくする。
【選択図】 図１

Description

本発明は、撮像素子からの撮像信号出力をアナログ／ディジタル変換手段であるＡ／Ｄ変換手段よって多ビットのパラレル・ディジタル信号にアナログ／ディジタル変換し、ディジタル信号処理手段にて補間信号処理を施してディジタル画像信号を生成する撮像装置に関し、特に複数の画像読出し出力端子を有する撮像素子からの撮像信号出力を複数のアナログ／ディジタル変換手段であるＡ／Ｄ変換手段によって並列にそれぞれ多ビットのパラレル・ディジタル信号にアナログ／ディジタル変換し、ディジタル信号処理手段にて１画面分のディジタル撮像信号に多重化した後に補間信号処理を施してディジタル画像信号を生成する撮像装置に関する。

近年、急速に普及が進んでいる１眼レフ方式のディジタル・スチルカメラにおいては、連写性能を向上させることが求められており、微細化等、半導体技術の飛躍的な進歩に支えられた、信号処理回路の並列化などに代表される回路デザインの工夫によるアプローチや、クロックスピードの向上などに代表されるいわゆる力技によるアプローチによって、ディジタル信号処理回路やマイクロコンピュータなどの各種制御回路における一層の速度向上が実現されてきた。

ところで、このような１眼レフ方式のディジタル・スチルカメラで利用される撮像素子は、銀鉛カメラ時代の交換レンズ資産を継承するため、および高画質を実現するための手段として大判の撮像素子を使うことが一般的である。しかしながらこのような面積の大きなセンサは一般的に駆動クロック周波数を高くすることが困難であり、ここにきて撮像素子からの画像信号読出し速度が、高速なディジタル・スチルカメラにおける信号処理、ひいては連写性能のボトルネックになってきた。

このような事情を背景にして、１フレームの撮像画像を撮像素子から読み出す際に、撮像素子内部の工夫によって並列に複数の出力端子から同時に読み出す技術が開発され、撮像素子を駆動するクロック周波数を高くすることなく読出しの速度を向上させることに成功してきている。

上述したような高速化を実現したディジタル・スチルカメラの構成について説明する。

従来の撮像装置について説明する。一度に複数の出力端子から撮像画像信号を並列に読出しが可能な撮像素子であり、ここで説明する従来例においては並列に４つの出力端子から画像信号が出力可能である。

撮像素子から出力された撮像信号をアナログ信号からディジタル信号に変換するためのＡ／Ｄ変換手段は、本従来例においては各Ａ／Ｄ変換手段の出力ディジタル信号のビット長は１２ビットである。

Ａ／Ｄ変換手段までの４系統のディジタル画像信号を１系統のディジタル画像信号に多重復号化して元の１フレームの画像に多重化するためのディジタル・フロントエンド回路がある。

撮像素子からの信号を補間処理して一般的なＲＧＢカラー信号や、主にＪＰＥＧなどの信号に圧縮するためのＹＣｂＣｒカラー信号などを生成する映像信号処理手段がある。

該映像信号処理手段によって生成されたカラー画像信号をＣＦカードやＳＤメモリカードなどの不揮発性メモリである記憶素子に書き込むための記録制御手段や、ＴＦＴなどの表示パネルに画像や各種データを表示するための表示制御手段、あるいはパーソナル・コンピュータに画像データを送信したり（パーソナル・コンピュータから画像データを受信したり）、カメラを遠隔操作するための通信手段であるＵＳＢやＩＥＥＥ１３９４などを制御する通信制御手段、および不図示の露光センサ、不図示のＡＦセンサからの信号に基づいてシャッタ速度や絞りなどを制御するカメラ制御手段とを包含する中央演算処理装置がある。

中央演算処理装置などによって算出された露光時間の間、前記撮像素子であるセンサに被写体が結像・蓄積され、所定時間後に該センサの４つの出力端子からアナログ撮像信号が読み出される。これらのアナログ信号が４つの前記Ａ／Ｄ変換手段によって４系統の１２ビットディジタル撮像信号に変換され、合計４８本のディジタル信号が前記ディジタル・フロントエンド回路によって多重化され、映像信号処理手段によって補間処理を施され、一般的なフォーマットのディジタル画像信号が生成される。
特開平１０−１５５１００号公報

第一に一般論から述べると、パラレル・バスのデータ伝送には通常はエンコード形式が使用されないため、データに直流成分が生じ、この直流成分があるとトランスミッタとレシーバを直結することが必要になるという欠点がある。また、通常のばらつきとレシーバ／トランスミッタの電源ばらつきにより、レシーバとトランスミッタの基準電圧にはわずかな違いがあり、この差によって、データ・ビットのサンプリング誤差に対するマージンが少なくなるという欠点がある。さらに１または０の信号が続くと、バス上の２つのデバイス間に直流電流成分が生じ、この直流電流もまたオフセットに影響し、誤差に対するマージンを減少させる。上述した従来の撮像装置において、４系統のＡ／Ｄ変換出力は、それぞれが１２ビットのディジタル信号である場合、合計で４８本の接続ラインが必要になる。

一般に、ディジタル信号ＬＳＩの出力ポートは、基板配線や配線用ケーブルが固有に有する容量を駆動するために必要十分なドライブ能力が求められる。しかしながら多ビットの信号線が同時に同じ論理に変化したり、短い周期で沢山の信号線がトグルすることによってＬＳＩ出力信号の同時動作問題が発生しやすくなる。その結果、電源電圧が変動したり、グランドラインが揺すられたりする。これらの現象が、微小なアナログ信号を扱うセンサの回路や、Ａ／Ｄ変換手段の入力信号にキックバックすることによって引き起こされる、いわゆるキックバックノイズと呼ばれるノイズとなって撮像信号のＳ／Ｎを悪化させるという問題があった。

さらに信号線が多数存在することによって、装置が発する雑音電波の出力が大きくなり、ＥＭＣ問題を起こしやすいという観点からも好ましくないとされている。

また、このように４８本もの信号線は、回路基板上で単純に面積を消費し、接続ケーブルによって基板間を接続する場合にも、ケーブルの取り回しなどが非常に難しくなるという問題があった。

何よりもＬＳＩのシリコン上に多数のＩ／Ｏドライバを構成しなくてはならないので、Ｉ／Ｏセルを配置するために大面積を要し、システムのコストや消費電力を引き上げるという欠点があった。

（発明の目的）
本発明の目的は、主に多数の出力線を有する撮像素子の出力信号を複数のＡ／Ｄ変換手段によりＡ／Ｄ変換してディジタル信号処理を行うような場合を代表とする、多ビットのディジタル信号処理を行う回路装置において、ノイズの発生を抑圧し、さらにシリコンの面積や、ＰＣＢ上の配線領域を劇的に節約可能な装置を提供することである。

本発明の差動シリアル・ディジタル出力Ａ／Ｄ変換手段は、アナログ信号を多ビットのパラレル・ディジタル信号に変換するためのアナログ／ディジタル変換手段であるＡ／Ｄ変換手段と、
Ａ／Ｄ変換手段から出力されるパラレル・ディジタル信号をシリアル・ディジタル信号に変換するためのパラレル／シリアル変換手段とを備え、
Ａ／Ｄ変換手段と、パラレル／シリアル変換手段とが同一シリコンチップ上に構成されている。

本発明の差動シリアル・ディジタル出力Ａ／Ｄ変換手段は、アナログ信号を多ビットのパラレル・ディジタル信号に変換するためのアナログ／ディジタル変換手段であるＡ／Ｄ変換手段と、
Ａ／Ｄ変換手段から出力されるパラレル・ディジタル信号をシリアル・ディジタル信号に変換するためのパラレル／シリアル変換手段とを備え、
Ａ／Ｄ変換手段と、パラレル／シリアル変換手段とが同一半導体パッケージ内に構成されている。

本発明の撮像装置は、撮像素子からの撮像信号出力をアナログ／ディジタル変換手段であるＡ／Ｄ変換手段よって多ビットのパラレル・ディジタル信号にアナログ／ディジタル変換し、ディジタル信号処理手段にて補間信号処理を施してディジタル画像信号を生成する撮像装置において、
撮像素子から出力されたアナログ撮像信号をアナログ／ディジタル変換して多ビットのパラレル・ディジタル信号に変換するためのＡ／Ｄ変換手段と、
Ａ／Ｄ変換手段から出力されるパラレル・ディジタル出力信号をシリアル・ディジタル信号に変換するためのパラレル／シリアル変換手段と
パラレル／シリアル変換手段によって変換されたシリアル・ディジタル信号を入力してパラレル・ディジタル信号に再変換し、補間信号処理を施してディジタル画像信号を生成する画像信号処理手段とを備えている。

本発明の撮像装置は、複数の画像読出し出力端子を有する撮像素子からの撮像信号出力を複数のアナログ／ディジタル変換手段であるＡ／Ｄ変換手段によって並列にそれぞれ多ビットのパラレル・ディジタル信号にアナログ／ディジタル変換し、ディジタル信号処理手段にて１画面分のディジタル撮像信号に多重化した後に補間信号処理を施してディジタル画像信号を生成する撮像装置において、
撮像素子から出力されたアナログ撮像信号をアナログ・ディジタル変換して多ビットのパラレル・ディジタル信号に変換するためのＡ／Ｄ変換手段と、
Ａ／Ｄ変換手段から出力されるパラレル・ディジタル出力信号をシリアル・ディジタル信号に変換するためのパラレル／シリアル変換手段と、
パラレル／シリアル変換手段によって変換された複数の前記シリアル・ディジタル信号を入力してそれぞれのパラレル・ディジタル信号に再変換し、元の１画面のディジタル撮像信号に多重化した後に、補間信号処理を施してディジタル画像信号を生成する画像信号処理手段とを備えている。

シリアル・ディジタル信号が、８Ｂ／１０ＢエンコードされたＤＣフリーな信号であり、パラレル／シリアル変換手段と前記画像信号処理手段との間がＡＣ結合されている。

前記シリアル・ディジタル信号が、８Ｂ／１０ＢエンコードされたＤＣフリーな信号であり、前記パラレル／シリアル変換手段と前記画像信号処理手段との間がＡＣ結合されている。

パラレル／シリアル変換手段の出力と、前記画像信号処理手段の入力とが同１基板上で電気的に接続されている。

パラレル／シリアル変換手段の出力と、画像信号処理手段の入力とが別基板どうしをケーブルにて電気的に接続されている。

あるいは、パラレル／シリアル変換手段の出力が差動で駆動される。

以上説明したように本発明は、アナログ・ディジタル変換した多ビットのディジタル撮像信号を、パラレル／シリアル変換手段にて低電圧のシリアル・ディジタル信号に変換してから画像信号処理手段であるディジタル信号処理ＬＳＩなどに入力して信号処理を行うように構成したので、
ノイズに敏感なアナログ撮像回路へのディジタル回路系のキックバックノイズを軽減できるという効果がある。

また、アナログ／ディジタル変換手段であるＡ／Ｄ変換手段から画像信号処理手段であるディジタル信号処理ＬＳＩにシリアル／ディジタル信号で接続するようにしたので、配線の実装面積を減少させることができるという効果がある。

さらに、上記デバイス間をＡＣ結合できるので、各デバイスの電源電圧にばらつきがあっても吸収することができるという効果がある。

特に、撮像素子から複数の撮像信号を同時に読出して処理するような並列同時読出しをする撮像装置において、アナログ・ディジタル変換後のディジタル信号をシリアル・ディジタル信号で扱うことは、上記３つの効果をさらに大きなものにする。

以下本発明を実施するための最良の形態を、実施例により詳しく説明する。

本発明の第１実施例について図面を参照して説明する。

図１は、本発明の第１実施例を示す模式図である。１は撮像素子であるＣＭＯＳセンサ、２はアナログ／ディジタル変換手段であるＡ／Ｄ変換手段を含むＡＦＥ（アナログ・フロント・エンド）ＬＳＩである。２−１はＣＭＯＳセンサから出力された撮像信号からノイズ成分を取り除いて信号成分を抽出する為の一般的な相関２重検出回路であり、２−２はＣＤＳ２−１によって抽出された撮像信号を増幅するプログラマブルゲインアンプであるＰＧＡである。

２−３はＡ／Ｄ変換手段であるＡＤであり、２−４はＡＤ２−３から出力されたパラレル・ディジタル信号を、コード化するためのエンコーダである。２−５は、Ｅｎｃ２−４から出力されたパラレル・ディジタル信号を並直列変換するためのＰ−Ｓであり、２−６はＰ−Ｓ２−５でシリアル化されたシリアル・ディジタル信号を駆動信号に変換するためのバッファである。

３はＡＦＥ２から送信された信号をシリアル・ディジタル信号に戻すためのバッファであり、４はシリアル・ディジタル信号をパラレル・ディジタル信号に直並列変換するためのＳ−Ｐである。５は、パラレル・ディジタル信号を復号化するためのデコーダである。６はパラレル・ディジタル信号にデコードされたディジタル撮像信号を補間などの画像信号処理を施してディジタル画像信号を生成するための信号処理ＬＳＩである。

本実施例においては撮像素子であるＣＭＯＳセンサ１から並列に４本のアナログ撮像信号が並列に出力されているものとする。

次に、本実施例の回路動作について説明する。

ＣＭＯＳセンサ１から並列に４本のアナログ撮像信号が出力され、それぞれの出力信号は並列にＣＤＳ２−１に入力する。ＣＤＳ２−１にて相関２重検出されてノイズ成分が除去された撮像信号は、ＰＧＡ２−２に入力し、所望のゲインに増幅される。その後、ＡＤ２−３に入力して８ビットのディジタル信号に変換され、並列に４本のディジタル撮像信号であるから、合計３２ビットのパラレル・ディジタル信号がエンコーダであるＥｎｃ２−４に入力する。Ｅｎｃ２−４では、公知の８Ｂ／１０Ｂコードに符号化され、Ｐ−Ｓ２−５にて並直列変換されてからバッファ２−６を介して合計４本のシリアル信号が出力される。バッファ２−６から出力された信号はＡＣカップリングされて回路基板あるいは線材を経由してバッファ３へ到達し、シリアル・ディジタル信号に戻されてからＳ−Ｐ４に入力する。Ｓ−Ｐ４でパラレル・ディジタル信号に変換された撮像信号は、Ｄｅｃ５へ入力され、元のパラレル・ディジタル信号に８Ｂ／１０Ｂデコードされてから信号処理ＬＳＩ６へ入力する。

本実施例においては、Ａ／Ｄ変換手段であるＡＤ２−３とバッファ２−６が同一シリコンチップ上であるＡＦＥ２に実装されているので、ＬＳＩチップ上で電流が大量に流れる出力バッファはバッファ２−６しか存在しない。したがって、Ａ／Ｄ変換手段であるＡＤ２−３とバッファ２−６が、図３に示す様に独立したシリコン上に構成（パッケージは一体でも別でも可）されているような別の実施形態に比較した場合、ノイズの発生量と消費電流はともに小さくなることが期待できる。

また、本実施例では撮像素子であるＣＭＯＳセンサ１から並列に４本の出力が出ている場合を想定しているが、別の実施形態として１本の場合やその他の本数の場合も考えられる。特に８本、１６本といったように撮像素子からの同時並列読み出しの本数が多くなるに従って本発明は効果的である。符号化するパラレル・ディジタル信号のビット数についても８ビットに限定されるものではなく、何ビットでも構わない。

さらに符号化手段として、ＡＣカップリングが可能になるような８Ｂ／１０Ｂエンコード以外の、例えばマンチェスタ符号化などの他の公知であるシリアル化方式を採用した実施形態でも構わない。

なお、撮像素子はＣＭＯＳセンサだけではなくてＣＣＤでもよいことは自明である。

本発明の第２実施例について図面を参照して説明する。

図２は、本発明の第１実施例を示す模式図である。１０は撮像素子であるＣＭＯＳセンサ、２０はアナログ／ディジタル変換手段であるＡ／Ｄ変換手段を含むＡＦＥ（アナログ・フロント・エンド）ＬＳＩである。２０−１はＣＭＯＳセンサから出力された撮像信号からノイズ成分を取り除いて信号成分を抽出する為の一般的な相関２重検出回路であり、２０−２はＣＤＳ２０−１によって抽出された撮像信号を増幅するプログラマブルゲインアンプであるＰＧＡである。

２０−３はＡ／Ｄ変換手段であるＡＤであり、２０−４はＡＤ２０−３から出力されたパラレル・ディジタル信号を、コード化するためのエンコーダである。２０−５は、Ｅｎｃ２０−４から出力されたパラレル・ディジタル信号を並直列変換するためのＰ−Ｓであり、２０−６はＰ−Ｓ２０−５でシリアル化されたシリアル・ディジタル信号を差動駆動信号に変換するためのバッファである。

３０はＡＦＥ２から送信された差動信号をシリアル・ディジタル信号に戻すためのバッファであり、４０はシリアル・ディジタル信号をパラレル・ディジタル信号に直並列変換するためのＳ−Ｐである。５０は、パラレル・ディジタル信号を復号化するためのデコーダである。６０はパラレル・ディジタル信号にデコードされたディジタル撮像信号を補間などの画像信号処理を施してディジタル画像信号を生成するための信号処理ＬＳＩである。

本実施例においては撮像素子であるＣＭＯＳセンサ１から並列に４本のアナログ撮像信号が並列に出力されているものとする。

次に、本実施例の回路動作について説明する。

ＣＭＯＳセンサ１０から並列に４本のアナログ撮像信号が出力され、それぞれの出力信号は並列にＣＤＳ２０−１に入力する。ＣＤＳ２０−１にて相関２重検出されてノイズ成分が除去された撮像信号は、ＰＧＡ２０−２に入力し、所望のゲインに増幅される。その後、ＡＤ２０−３に入力して８ビットのディジタル信号に変換され、並列に４本のディジタル撮像信号であるから、合計３２ビットのパラレル・ディジタル信号がエンコーダであるＥｎｃ２０−４に入力する。Ｅｎｃ２０−４では、公知の８Ｂ／１０Ｂコードに符号化され、Ｐ−Ｓ２０−５にて並直列変換されてからバッファ２０−６を介して合計８本の差動シリアル信号が出力される。バッファ２０−６から出力された信号はＡＣカップリングされて回路基板あるいは線材を経由してバッファ３０へ到達し、シリアル・ディジタル信号に戻されてからＳ−Ｐ４０に入力する。Ｓ−Ｐ４０でパラレル・ディジタル信号に変換された撮像信号は、Ｄｅｃ５０へ入力され、元のパラレル・ディジタル信号に８Ｂ／１０Ｂデコードされてから信号処理ＬＳＩ６０へ入力する。

８Ｂ／１０Ｂコードの代表的な生成方法については、インターナショナル・ビジネス・マシン社によって特公平４−４９８２０号公報中に開示されている。この符号化の目的は、送信コードのクロック動作が容易に回復され、かつ交流結合が可能になるように直列データ・ストリームの周波数スペクトルを変換することである。

以下に同明細書の実施例から引用する。

エンコーダのデータ・インタフエースは１バイト幅の並列インタフエースと仮定する。直列インタフエースも可能ではあるが、前記コードは基本的には数Ｍビット／秒以上で動作するリンクを予定している。その場合、ボー・レートで動作する論理回路数を最小限にし、できるだけ低速回路を切離して集積度の高い回路を低価格で実現するように図られる。エンコーダおよびデコーダ回路はバイト・レートで動作する。

図４には本引用例に従うエンコーダの全体的な機能構成が示される。また、コーディング・システムのデータの流れも図示されている。ここでは、８ビット・バイトの並列データが通信アダプタ・インタフェース７０に入力されるものとする。図面上で、８入力データ・ビットはＡＢＣＤＥおよびＦＧＨとして明確に示されている。図示のように、制御ビットＫは特別のキャラクタを表示する。最初の５データ・ビットＡＢＣＤＥは５Ｂ／６Ｂエンコーダ７１に送り込まれ、ビットＦＧＨは３Ｂ／４Ｂエンコーダ７２に送り込まれる。これらのエンコーダが持っている理論機能は表１の「分類」の「ビット符号化」の欄に示されている。ディスパリティ制御回路７３は表１の「分類」の「ディスパリティ」欄に示された論理決定を実行する。回路７１，７２および７３の出力は５ビット・データＡＢＣＤＥおよび３ビット・データＦＧＨと一緒に符号化スイッチ７４に進み、符号化スイッチ７４で最終的な符号化動作が行なわれて、符号化されたサブブロック「ａｂｃｄｅｉ」および「ｆｇｈｊ」が生成される。図４の論理動作および回路について次に詳細に説明する。

通信アダプタ・インタフェース７０は要約すると８本のデータ線ＡＢＣＤＥＦＧＨ（大文字表示に留意）、１本の制御線Ｋおよびバイト・レートで動作する１本のクロック線ＣＬＫから成る。制御線Ｋは線Ａ〜Ｈ上の８ビットがデータか制御情報かを指示する。

符号化のため、到来する各々のバイトは２つのサブブロックに区分される。５ビットＡＢＣＤＥは、５Ｂ／６Ｂエンコーダ７１およびディスパリティ制御回路７３の指示に従って６ビットａｂｃｄｅｉ（小文字表示に留意）に符号化される。同様に、３ビットＦＧＨは４ビットｆｇｈｊに符号化される。５Ｂ／６Ｂエンコーダ７１および３Ｂ／４Ｂエンコーダ７２は大部分は互いに独立して動作する。

データ・ブロックのディスパリティはブロック中の１および０の数の差である。ディスパリティが正であれば１の方が多く、負であれば０の方が多い。６Ｂ＝ａｂｃｄｅｉおよび４Ｂ＝ｆｇｈｊのサブブロックにおいて許容されるディスパリティは０、＋２、−２のいずれかである。例えば、４個の１と２個の０を含む６Ｂサブブロックは＋２のディスパリティを有する。コーデイング規制は非０ディスパリティ・ブロックの極性が交互に変化しなければならないことを必要とする。これについて６Ｂおよび４Ｂサブブロックの間で差異はない。

非０ディスパリティ・コード点は相補対の形で単一のデータ点に割当てられる。エンコーダは相補対のうちの１つを生成する。それが前記交互極性の規則に反する場合には、要求されたディスパリティに一致するように符号化スイッチでサブブロック全体が反転される。

５Ｂ／６Ｂエンコーダ７１のためのディスパリティおよび極性の決定に続いて３Ｂ／４Ｂエンコーダ７２のための対応する動作が行なわれ、走行ディスパリティ・パラメータは次のバイトのコーデイングに渡される。

コード化されたサブブロックの大部分は０ディスパリティであり、いくつかの例外はあるが、走行ディスパリティとは無関係であって、補数の代替を有しない。

１０本の符号化線ａｂｃｄｅｆｇｈｊは通常、直列伝送のために直列化器に接続されている。この場合、「ａ」ビットが最初で「ｊ」ビットが最後に伝送される。

８Ｂ／１０Ｂの符号化は次のように行なわれる。すなわち、入力バイトの中のビットＡＢＣＤＥは表１に示されたコーディング計画及び規則に従って５Ｂ／６Ｂエンコーダにおいて線デイジツトａｂｃｄｅｉに符号化され、ビットＦＧＨは表２の規則に従って３Ｂ／４Ｂエンコーダにおいて線デイジツトｆｇｈｊに符号化される。

表１において、第１の欄の「名称」は、Ａを低順位ビット、Ｅを高順位ビットであるものとして、ＡＢＣＤＥに等価な３２個の１０進値を示す。通常のデータ（Ｄ．ｘ）の場合は、線Ｋは０に保持されなければならない。いくつかのコード点は特別キャラクタの一部分であって、データとは異なるものとして識別可能である。そのようなコード点はＤ／Ｋ．ｘまたはＫ．ｘと表示され、Ｋの欄にｘまたは１と表示される。特別のキャラクタを符号化するにはＫ線は１でなければならない。Ｋと表示されるコード点は特別キャラクタのみであるのに対し、Ｄ／Ｋと表示されるコード点はＫ線の状態によってどちらにもなりうる。

表１の分類欄で、項目Ｌ０４はＡＢＣＤにおいて１はないが０が４個あることを意味し、Ｌ１３は１が１個あり、０が３個あることを意味する。文字Ｌは当該項目が５Ｂ／６Ｂエンコーダに関係していることを表わす。表４で表示Ｐは６Ｂ／５Ｂデコーダに関係していることを表わす。記号の右上のアクセント符号は補数化を表わすのに用いられる、従ってＥ′はＥの補数である。

表１の左の「ａｂｃｄｅｉ」の見出しの欄では、５Ｂ／６ＢエンコーダによってＡＢＣＤＥ入力から直接に生成されるコード点のすべてが表示されている。エンコーダを通過する際に変更されるべきビット数を最小にし、要求される変更がいくつかのコード点に適用可能な数グループに分類可能なようにコーデイング・テーブルは設計されている。表１で、「ａｂｃｄｅｉ」の欄に下線を付して示されているビットは、ｉの初期値を０と仮定して、５Ｂ／６Ｂエンコーダによって変更されるビットである。

入力が「ビット符号化」の欄に表示された論理条件を満たすとき、下線を付したビットが変更される。たとえば、条件Ｌ０４を満たすＤ．０及びＤ．１６の場合は、ｂおよびｃが１に変更される。「ビット符号化」の欄においてＤ．１６およびＤ．３１のところに示されているＬ０４・ＥおよびＬ４０・Ｅはｉに適用される。「分類」にエントリのない行では、ＡＢＣＤＥビットは変更されずにａｂｃｄｅに移り、付加されるｉビットは０である。

「ビット符号化」および「ディスパリティ」の２つの欄で指定されるような各種のデータ入力構成に関する論理ステートメントは、図４におけるエンコーダ７１および７２およびディスパリティ制御回路７３が実行すべき論理を表わす。実際の論理動作は後に詳細に説明する図６、図７、図８および図９に示す論理回路で実行される。これらの図面で、データ・ビットは例えばＡＢＣまたはそれらの補数Ａ′Ｂ′Ｃ′のように明確に定義され、かつＡＮＤ機能は・記号で、ＯＲ機能は＋記号で示す等、特定の論理関数も明確に定義される。同じ定義が表２、４および５に示された論理関数にも当てはまる。ここで、表１の分類の欄の「ビット符号化」および「ディスパリティ」の欄の意味について要約すると、まず「ビット符号化」の欄に記載されている論理式は、入力ビットの関数であるその論理式が真（＝１）となるとき、その行に対応する表１のａｂｃｄｅｉで示す欄の下線を付けた位置のビットが変更を受けることを意味する。

換言すると、その行のＡＢＣＤＥで示されているビット・パターンがその論理式を満たす。「ディスパリティ」の欄に示されている論理式は、入来ＡＢＣＤＥビット・パターンのディスパリティを特徴付ける論理式であって、この論理式が真（＝１）となるとき、若干の例外（Ｄ．７）を除き、Ｄ−１からＤ０への走行ディスパリティの反転が行なわれる。尚、見て取れるように、「ビット符号化」および「ディスパリティ」の論理式は、異なるパターンで共通の論理式を使用することによってビット・パターン自体よりもかなり少数となっており、以して比較的簡易化された論理回路でコーディングを行なうことができる。

表１の右欄の代替ａｂｃｄｅｉは代替フオームを有するＡＢＣＤＥ入力の補数形式を示す。個々の６Ｂ（および４Ｂ）サブブロックはディスパリティ規則に従って補数をとる。すべてのサブブロック境界で走行ディスパリティは＋１または−１のいずれかであって決して０ではない（図５参照）。図５については後に詳細に説明する。

表１で、Ｄ−１の欄はその右側の隣接サブブロックを出力するのに必要な走行ディスパリティを表わす。Ｄ−１欄のｘはＤ−１が＋または−のいずれでもよいことを意味する。別な表現をすれば、現在のサブブロックのディスパリティは０である。このコードで、サブブロック境界の走行ディスパリティの極性は最新の非０ディスパリティ・ブロックの極性と同一である。

表１の第１行Ｄ．０の符号化の例として、走行ディスパリティがＤ−１＝＋に一致する場合には、エンコーダの出力は０１１０００であり、そうでない場合には全サブブロックは補数をとって１００１１１となる。

Ｄ０欄はその左側に示されているコード化されたサブブロックのディスパリティを表わし、０、＋２または−２のいずれかである。表１および２の一番右に示されている「代替」コード点のディスパリティ（Ｄ−１およびＤ０に対応するもの）はその左側のコード点のディスパリティ（Ｄ−１およびＤ０）の補数と一致しているが、その表示は省略されている。

ビットのコード化と同様に、エンコーダは１および０を実際にカウントせずにサブブロックのディスパリティをＡＢＣＤＥおよびＫ入力から直接決定する。コード・ワードの分類に対しディスパリティの必要条件によって実行されるそれぞれの論理回数は表１の「ディスパリティ」と表示された別の欄に示されている。

表１のＤ．７行において、１対の０ディスパリティ６Ｂサブブロックが、非０ディスパリティ・サブブロックに適用可能なものと類似の規則に従って単一データ点に割当てられる。このコーディング特性は最大ＤＳＶを８から６に減少し、表２のＤ／Ｋ．ｘ．３の３Ｂ／４Ｂエンコーダにおける同様な規則（後に詳しく説明する）と共同して走行長６の全シーケンスおよび走行長５の大部分のシーケンスを除去する。

また、一対の補数０ディスパリティ・サブブロックを単一コード点に割当てる方法は、表２および３に示されたＫ．２８．１、Ｋ．２８．２、Ｋ．２８．３、Ｋ．２８．５およびＫ．２８．６のような特別キャラクタの一部分である４Ｂサブブロックのすべてに一様に使用される。

表２は表１の規約および表記法に従う。表２で、「分類」の「ディパリティ」の欄に２つのエントリをもつものがある。例えば、表２でＦＧＨ＝１１１の場合、Ｆ・ＧとＦ・Ｇ・Ｈという２つのエントリをもつことが示されている。これらは、図８に示すように、個別に計算されて、それぞれ＋ＮＤ−１Ｓ４及び＋ＰＤＯＳ４を与える。これらの出力はその後図９の回路で使用される。

Ｄ．ｘ．Ｐ７（基本の７）およびＤ／Ｋ・ｙ・Ａ７（代替の７）のコーディングは説明を要する。Ｄ／Ｋ・ｙ・Ａ７コード点が導入されたのはディジットｅｉｆｇｈにおける走行長５のシーケンスを除去するためである。Ａ７コードは下記のいずれかが成立するごとにＰ７コーディングに取って代る。
（１） Ｄ−１＝＋で、かつｅ＝ｉ＝０のとき。
（２） Ｄ−１＝−で、かつｅ＝ｉ＝１のとき。
（３） Ｋ＝１のとき。
注：ＦＧＨ＝１１１はＫ＝１の場合には常にｆｇｈｊ＝０１１１またはその補数に変えられる。

Ｄ／Ｋ．ｙ．Ａ７コーディングはｇｈｊａｂビットにおける末尾キャラクタ境界を横切る走行長５のシーケンスを生成できる。しかしながら、このシーケンスは１つの例外を除くと、ディジットｆにおける１の走行長によって先行される。例外は、先頭キャラクタが特別キャラクタＫ．２８．７である場合には、末尾キャラクタ境界を横切る走行長５のシーケンスはｃｄｅｉｆにおける他の走行長５のシーケンスによって先行される。これらの差異の意味については下記の特別キャラクタの説明を参照されたい。

Ｋ．２８．１、Ｋ．２８．２、Ｋ．２８．５およびＫ．２８．６の０ディスパリティ４Ｂサブブロックは、バイト同期特性を有する或る特別キャラクタを生成するために補数化に関してＤ／Ｋ．ｘ．３と同様に処理される。最初の数（２８）はａｂｃｄｅに等価な１０進数であり、２番目の数はビットｆｇｈと等価な１０進数である。ｘは任意の数である。

特別キャラクタは、ここではデータ・バイトをコード化するのに必要な２５６を越える特別なコード点として定義される。それらはコーディング処理によって２ビットを追加挿入する（すなわち、８ビットが１０ビットに拡張される）ことにより存在することができる。

特別キャラクタは一般に、バイト同期の確立、フレームの開始と終了の表示、そして時には打切り、リセット、遮断、アイドル、およびリンク診断のような制御機能の報知に使用される。表３に示す１２の特別キャラクタのセットは第１および２表で定義されたコーディング規則によって生成可能である。この特別キャラクタのセットは、必要ならば、より大きい定義しうるセットからの最も有用なキャラクタを含む。それらはすべて最大走行長５および最大ＤＳＶ６の一般的なコーディング拘束に従う。

表３で、最初の８特別キャラクタＫ．２８．ｘのグループはａｂｃｄｅｉ＝００１１１１または１１００００を認めることによってデータ以外のものとして識別可能である。データの場合には決してｃ＝ｄ＝ｅ＝ｉは観察されない。

表３で、２番目の４特別キャラクタＫ．ｘ．７のグループはｅｉｆｇｈｊ＝１０１０００または０１０１１１によって特徴づけられる。データとの差異はＦＧＨをＡ７（０１１１または１０００）にコーディングすることであり、その場合、表２によって、Ｐ７（１１１０または０００１）はデータに対しても用いられるが、有効データに対しては、ｆｇｈｊ＝１０００はｅｉ＝００を必要とし、ｆｇｈｊ＝０１１１はｅｉ＝１１によって先行されなければならない。

カンマは適切なバイト境界を表わし、バイト同期の瞬時取得または検証に使用される。それが有用であるためには、カンマ・シーケンスは単一であり、かつバイト境界との整合状態が一様でなければならない。エラーがない場合には、カンマはキャラクタ内またはキャラクタ間のオーバラップの中で他のビット位置に生じてはならない。前記コードの３キャラクタ（Ｋ．２８．１、Ｋ．２８．５、Ｋ．２８．７）はカンマ特性を有する。それらは表３で示すように星印を付されており、単一のシーケンスが下線を付して示されている。また、これらの３キャラクタはフレームの開始と終了の位置を示すのに最も適した区切りである。

前記コードにおける単一のカンマは走行長２以上（ＲＬ２）で、ディジットｂで終り、走行長５のシーケンスが後続するシーケンスである。その場合、２番目のシーケンスは他のカンマのＲＬ２のシーケンスであることは許されない。換言すれば、２以上のＲＬ２／ＲＬ５のシーケンスがオーバラップする場合、第１、第３または他の奇数番のシーケンスのみがカンマとして認められる。この規則が必要である理由は、或る状況で、Ｋ．２８．７のカンマがディジットｇｈｊａｂにおける走行長５の他のシーケンスによって後続されるからである。

連続するＫ．２８．７キャラクタのシーケンスは、キャラクタ同期に有用ではなく、ビット・クロック同期に対しても十分ではない、１および０のＲＬ＝５のシーケンスを交互に生成する。この理由で、隣接するＫ．２８．７キャラクタは許されない。

Ｋ．２８．７のカンマは、それに課された制限にもかかわらず、しばしば他の２つのカンマよりも好まれる。それは、同期された状態において単一エラーによってデータから有効なＫ．２８．７が生成されることはないという理由による。雑音に対し他の２つのカンマと同レベルの免疫性を得るため、区切りが常に非０ディスパリティを有する６Ｂサブブロックによって後続されるように、フレーム構造を定義することができる。

コードのスペクトル特性を記述するのに使用されるパラメータはディジタル和変化（ＤＳＶ）、ディスパリティおよび走行長である。

このコードで任意の点の間の最大ＤＳＶは６である。時にはＤＳＶはキャラクタ末尾のような特定のビット位置に関して言及され、通常はより低い数字が得られる。ここに記述されたコードでは、任意の２つのｉ／ｆまたはｊ／ａのビット境界の間の最大ＤＳＶは２である。

前に説明したように、用語「ディスパリティ」はここでは、規定されたディジット・ブロックで０ビットを上回る１ビットの数、または走行和の長期間の平均値からの瞬時偏移を示すのに用いられる。すべての６Ｂおよび４Ｂサブブロックが個々に、そして完全な１０ボー・キャラクタが０または±２のいずれかのディスパリティを有する、すなわち１０Ｂアルフアベツトの各々の有効キャラクタは５個の１および５個の０、または６個の１および４個の０、または４個の１および６個の０のいずれかを有する。

図５に示すように、時間またはボー間隔の関数としてディスパリティを作図することは理解するのに有益である。図５では、各々のビット「１」は１ボー間隔で且つ４５度の上昇線で表わされ、反対に各々のビット「０」は同じく下降線で表わされる。例えば、一番左のｊ／ａビット境界上の円で示された＋１のディスパリティ値の点から出発すると、１１０１００のディジット・パターンは上部の外形線に沿ってｉ／ｆビット境界で＋１のディスパリティに達する。代りに、前記と同じ点から出発すると、例えば００１０１０（ａｂｃｄｅｉ）のパターンはｉ／ｆ境界で−１のディスパリティに達する。表１、２および３のデータ・キャラクタおよび特別キャラクタのすべては図５で表わされる。太線はカンマのシーケンスを表わす。

図面から明らかなように、任意の点の間の最大ＤＳＶは６である。ディスパリティは制限されているから、コードは直流成分を課されない（すなわち、直流平衡である）。

また、図５はディスパリティの或る動特性、すなわちそれがどれだけ長い間極値に留まりうるかを明らかにする。このコードのディスパリティは２ボーの期間よりも長い間｜２｜を越えることはできず、同様に６ボーの期間を越えて｜１｜以上に留まることはできない。

他方、ディスパリティは完全なフレーム期間から１０ボーの期間を減じた期間、非０に留まることができる。このために必要な条件が何であるかは図５から容易に理解される。例えば、フレームのデータ部分が＋１のディスパリティで開始され、ａｂｃｄｅｉが１１０１００、１０１０１０、または１０１１００で、かつｆｇｈｊが１０１０である。

フレームにおいては、終了区切りまでディスパリティが０に戻らない。区切りはすべて少なくとも１つの非０ディスパリティ・サブブロックを含み、太線で示すように、ｅビットとｉビットの間のキャラクタの中心で０ディスパリティ線を横切る。ディスパリティ・パラメータの動特性は送信機および受信機の交流回路の設計に関連する。

走行長は前に定義したように、連続する同一記号の数である。２レベル・コードの場合には、走行長はコード化後の連続する１または０の数である。重要な走行長は最短または最長（ここでは、１または５）の走行長である。

また、図５はどのビット位置が走行長５のシーケンスの一部分になりうるかを示す。可能性のあるＲＬ＝５のシーケンスはｃ、ｅ、ｇおよびｊのビット位置で始まる。しかしながら、表１の調査で、６Ｂのアルフアベツトにはａ＝ｂ＝ｃ＝ｄであるコード点が含まれないこと、およびｃ＝ｄ＝ｅ＝ｉがＫ．２８．ｘの特別キャラクタに制限されることが明らかである。これらの制約によってＲＬ＝５のシーケンスがｊで始まることを不可能にし、ｃで始まるＲＬ＝５のシーケンスは表３に列挙されたカンマのシーケンスに制限される。ｅで始まるＲＬ＝５のデータ・シーケンスは表２の代替コード点Ｄ．ｘ．Ａ７によって除外され、前記Ｄ．ｘ．Ａ７のみがｇで始まるＲＬ＝５のシーケンスの唯一の生成元である。しかしながら、このシーケンスはＫ．２７．７のカンマとオーバラップするとき以外は常にＲＬ＝１によって先行されることに注意されたい。

コード化された回線ディジットの中の単一エラーまたは短かいエラー・バーストがデコードされたメツセージの中でより長いエラー・バーストを生成することがある。８Ｂ／１０Ｂコードにおいて、回線デイジツト・エラーの影響は常に６Ｂまたは４Ｂサブブロックに局限され、単一エラーから生じるエラー・バーストの長さは５以下又は３以下である。これは、各々の６Ｂまたは４Ｂサブブロックがそのサブブロックに属する値だけに基づき、かつディスパリティまたは他の外部のパラメータと無関係に一意的にデコーダ可能であるという事実による。唯一の例外は特別キャラクタＫ．２８．１、Ｋ．２８．２、Ｋ．２８．５、Ｋ．２８．６であり、特別キャラクタのｆｇｈｊビットのデコーディングはａｂｃｄｅｉビットに依存する。しかしながら、特別キャラクタは通常、フレーム境界に関して指定されたスロツトでのみ現われ、またＣＲＣで保護されないことが多いので、その影響は少ない。

コードの個有冗長度をエラー検出に使用することができる。回線ディジットのエラーはしばしば、無効キャラクタを生成する、すなわちディスパリティ規則に違反する。簡単な回路（図示せず）でここのような規則違反を監視することができる。一般に、フレームの回線ディジットの誤った１の数が誤った０の数に等しくないときはいつも、コード違反として他の多くの場合と同様に検出される。

このコードと共に使用されるＣＲＣは、少なくとも回線ディジットの二重エラーのどんな組合せをも検出しなければならない。回線ディジットの二重エラーは最悪の場合、デコーディング後に各々長さ５の２つのエラー・バーストを生成できる。そのためには、ファイヤ・コードが適している。Ｐｅｔｅｒｓｏｎ ａｎｄ Ｂｒｏｗｎ、“Ｃｙｃｌｉｃ Ｃｏｄｅｓ ｆｏｒ Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ″、Ｐｒｏｃｅｅｄｉｎｇｓ ＩＲＥ、Ｖｏｌ．４９、ｐｐ．２２８−２３５、Ｊａｎｕａｒｙ１９６１、Ｔｈｅｏｒｅｍ ８に、２つのエラー・バーストを検出する能力を有する巡回コードの生成多項式をどのように決めるかが記述されている。１６個の検査をビットによって、連結された長さが１０以下の２つのバーストが１４２バイトまでのフレーム検出可能である。２４個の検査ビットは同じ事を３６８６２バイトまでのフレームで行なうことができる。他の中間的な選択も可能である。例えば、連結した長さが１６の２つのバーストを９５８バイトまでの長さのフレームで検出できる次数２４の多項式がある。

一般に、ＣＲＣは検査ビット数を越えない長さの単一のエラー・バーストを検出できる。８Ｂ／１０Ｂコードにおいては、長さ１５以下のコード化されたディジットでの単一エラー・バーストはどれも、デコーディングの後に１６ビットよりも多くはなり得ない。同様に、コード化されたビットでの長さ２５および３５のエラー・バーストは、デコーディングの後にそれぞれ２４および３２ビットよりも長いエラー・バーストには変えられない。

結論的には、実用的なフレームの長さのすべてに対し、８Ｂ／１０Ｂコードの固有のエラー検出能力に加えて２４ビット以上のフアイヤ・コードを使用すると、フレームの先頭と末尾が正しく確立されているという条件の下に、回線ディジットにおけるいかなる３エラーをも検出することができる。

８Ｂ／１０Ｂエンコーダ、直列化器、並列化器およびデコーダが試験的な２００Ｍボー光ファイバ・リンクの一部分として製作され、作動された。図６乃至図１１および図１３乃至図１６に示す回路図は若干簡略化されて簡明に表示されている。より基礎的な論理の詳細については表１、２および３を参照しなければならない。論理図でラインの名称に関連する＋符号および−符号はそれぞれ、正または負のライン・レベルを意味する。例えば、図６で＋Ｌ１３は、Ｌ１３が真であれば、正のレベルにあることを示し、−ＢはＢ＝１ならば、負のレベルにあることを示す。

エンコーダおよびデコーダはモトローラ社のＭＥＣＬ１００００シリーズの回路を用いたものである。図示されたフリップフロップはすべて正縁トリガ・タイプである。

エンコーダは送信器から取出されたバイト・レートのクロックによってクロックされる（図１２参照）。また、バイトクロック（＋ＳＢＹＴＥＣＬＫ、Ｓは送り手を示す）はデータ・ソース・バツフアに送られる。データ・ソース・バツフアはそれぞれの正クロック遷移後、＋Ａ、−Ａ、＋Ｂ、−Ｂ、＋Ｃ、−Ｃ、＋Ｄ、−Ｄ、＋Ｅ、−Ｅ、＋Ｆ、＋Ｇ、＋Ｈ、＋Ｋ、−Ｋとラベルを付された１５本の並行ライン上の新しいバイトＡＢＣＤＥＦＦＧＨ Ｋによって応答する。コード化されたバイトは第７および図１１の出力バッファに送られる。ライン−ａ、−ｂ、−ｃ、−ｄ、−ｅ、−ｉは＋ＳＢＹＴＥＣＬＫの各々の正遷移後に更新され（図１０）、ライン−ｆ、−ｇ、−ｈ、−ｊは−ＳＢＹＴＥＣＬＫの各々の正遷移後に更新される（図１１）。このスタガーされた転送は区分されたコードの構造によって可能である。

図６の回路は、エンコーダ入力から、表１の基本論理関数のいくつかを生成する。尚、これらの基本論理関数の入出力の記法の詳細は、表１および表２を参照されたい。

これらの図面に利用された論理の規約の詳細な節明については、Ｊｏｈｎ Ｆ．ＷａｋｅＲＬｙ、“Ｄｏｃｕｍｅｎｔａｔｉｏｎ Ｓｔａｎｄａｒｓ Ｃｌａｒｉｆｙ Ｄｅｓｉｇｎ”、Ｃｏｍｐｕｔｅｒ Ｄｅｓｉｇｎ、Ｆｅｂｒｕａｌｙ１９７７、ｐｐ．７５−８５の論文を参照されたい（特に７７頁を参照されたい）。この論文は一般に各種の論理回路装置のドツト入力の使用について、また或る論理設計における正負入力の使用について論じている。また、Ｔ／Ｉ社発行の“１９８１ Ｓｕｐｐｌｅｎｃｅｎｔ ｏｆ ｔｈｅ ＴＴＬ Ｄａｔａ Ｂｏｏｋ ｆｏｒ Ｄｅｓｉｇｎ Ｅｎｇｉｎｅｅｒｓ″、ｓｅｃｏｎｄ ｅｄｉｔｉｏｎ、ｐｐ．３２１−３２５も参照されたい。前記参照文献に記述された参照番号を拡張して、設計上本質的に補数または負の値の入力および出力を必要とする場合に、前記ドツトの代りに入力および出力に矢印が使用されている。

図７の回路は表２の分類を生成する。Ｆ、Ｇ、ＨおよびＫの入力はバッファ回路に入る。図５に示すように、６Ｂサブブロックのｉビットに続く送信回線に見られるような走行ディスパリティがそれぞれ正または負の場合には、−ＰＤＬ６または−ＮＤＬ６はダウン・レベルである。ＰＤＬ６およびＮＤＬ６は図９で生成される。ビット値に付されている数４（Ｆ４、Ｇ４、Ｈ４、Ｋ４）は４バッファの出力を入力と区別するものであり、３Ｂ／４Ｂコーデイングの間有効である。

図８の回路は表１および２の両方のディスパリティの分類を実現する。すべての入力は、図１０で見出される（Ｌ１３・Ｄ・Ｅ）を除き、図６および図７、すなわちデータ・ソースから得られる。出力の記号は次の通りである。
Ｐ：正
Ｎ：負
Ｓ：送り手（受信端のデコーダでＲとラベルされた類似の関数と区別する）
Ｄ−１およびＤ０：表１および２のそれぞれの欄参照
数６：５Ｂ／６Ｂコーディングと表１に関連する。
数４：３Ｂ／４Ｂコーディングと表２に関連する。

例えば、＋ＰＤ−１Ｓ６は表１のＤ−１欄で＋符号を有する任意の入力に対してアップ・レベルにあり、＋ＮＤ０Ｓ４は表２のＤ０欄で−符号を有する任意の入力に対してアップ・レベルにある。

図９の上部のフリップフロップはｉビットの終りで走行ディスパリティを追跡し、下部のフリップフロップはｊビットについて同じ動作をする。右側のゲートは走行ディスパリティおよび図８のＤ−１エントリのディスパリティ分類に基づいて、表１および２の代替の補数コード点が適用されるかどうかを決定する。左側のゲートはコード化中のサブブロックのＤ０ディスパリティ、補数化および前のサブブロックの終りでの走行ディスパリティを考慮して、フリップフロップをどのように更新するかを決定する。＋ＰＤＬ４はｊビットの終りで正の走行ディスパリティのアップ・レベルにある。図９に示す２つのフリップフロップは１つのフリップフロップで置換えることができるが、それには２倍のバイト速度で走行する、直列化器からの追加クロック・ラインを必要とする。

図１０は表１によって５入力ビットＡＢＣＤＥを６出力ビットａｂｃｄｅｉに実際に変換する動作を行なう。Ｅ（排他的ＯＲ）ゲートの左側ゲートは表１に太字で示したビット変更のすべてを行なう。

図１１の回路は表２に従う３Ｂ／４Ｂコーデイング実行する。

図１２はエンコーダにおける事象の間のタイミング関係を示す。

〔デコーダの論理回路（図１３乃至図１６）〕
デコーダの論理関数およびそれらの分類は表４および表５に定義される。デコーディングでは、ｉおよびｊビットは落され、残りのビットのあるものは下線付きの０および１のエントリによっても指示するように補数化される。

図１３の回路は図６のエンコーダの場合に極めて類似しており、デコーディングのためにいくつかの基礎的論理関数を生成する。図１３の入力はコード化されたビットで、通常は１０ビット幅並列レジスタ内の並列化器（図示せず）によって送信リンクの受信端でアセンブルされる。

図１４の回路は、表４のデコーディング分類および、表５の下部に明白な形式で記述されているように、特別キャラクタを指示するＫ関数を実現する。ｇｈｊビットに依存する２つの入力は図１６から到来する。

図１５の回路は表４による実際の６Ｂ／５Ｂデコーデイングのため、図１４で生成された論理関数を使用する。

図１６の回路は表５による４Ｂ／３Ｂデコーデイングを示す。

図６乃至図１１および図１３乃至図１６のエンコーダおよびデコーダ回路のすべてはバイト速度で動作している。臨界遅延試験では、エンコーダおよびデコーダのゲート遅延が１ボー間隔を越えてはならないことが示されている。

回路量を決定するために、各々のＥ（排他的ＯＲ）ゲートが３ゲートとして計数される。エンコーダ（図６〜図１１）のゲート数は８９ゲートおよび１７フリップフロップである。デコーダ（図１３〜図１６）は７９ゲートおよび９フリップフロップを要する。低速および中速のデータ・レート−ゲート遅延がボー間隔よりもずっと少ない一では、些細な設計変更で回路量をかなり減少しうる。例えば、コーディングおよびデコーディングの遅延が１バイト時間の小部分にすぎないときは、デコーダ（図１４、図１５、図１６）の出力におけるバッファ・フリップフロップ、および図１０または図１１のエンコーダ・バッファを取除くことができる。

本コーデァング・システムが他のブロック・サイズにも適用可能なことは明白である。すなわち、本コーデァングの概念を用いて、例えば１１ビット（８データ・ビット、３制御ビット）をコード化したい場合、走行長およびディスパリティに拘束に従いながら５Ｂ／６Ｂ、３Ｂ／４Ｂ、３Ｂ／４Ｂ並列エンコーダを生じるように、入力ブロックは３サブブロックに分割されるであろう。

本発明の第１実施例の撮像装置を示す模式図である。 本発明の第２実施例の撮像装置を示す模式図である。 実施例１においてＡＦＥ２のシリコンチップを２つに分割してＡＤ２−３出力をバッファ２−７で外へ出力し、Ｐ−Ｓ２−５出力をバッファ２−６で外へ出力するようにした場合の模式図である。 公知例における８Ｂ／１０Ｂコーディング・システムの機能ブロックおよびデータの流れを示すブロック図である。 公知例における８Ｂ／１０Ｂコーディング・システムにおいて、コーディング処理の間維持される直流並行を表すディスパリティ対時間を示すグラフである。 公知例における８Ｂ／１０Ｂエンコーダで使用される各論理回路を示す回路図である。 公知例における８Ｂ／１０Ｂエンコーダで使用される各論理回路を示す回路図である。 公知例における８Ｂ／１０Ｂエンコーダで使用される各論理回路を示す回路図である。 公知例における８Ｂ／１０Ｂエンコーダで使用される各論理回路を示す回路図である。 公知例における８Ｂ／１０Ｂエンコーダで使用される各論理回路を示す回路図である。 公知例における８Ｂ／１０Ｂエンコーダで使用される各論理回路を示す回路図である。 公知例における８Ｂ／１０Ｂエンコーダ・クロックのタイミング図である。 公知例における８Ｂ／１０Ｂデコーダで使用される各論理回路を示す回路図である。 公知例における８Ｂ／１０Ｂデコーダで使用される各論理回路を示す回路図である。 公知例における８Ｂ／１０Ｂデコーダで使用される各論理回路を示す回路図である。 公知例における８Ｂ／１０Ｂデコーダで使用される各論理回路を示す回路図である。

符号の説明

１ ＣＭＯＳセンサ
２ ＡＦＥ（アナログ・フロント・エンド）ＬＳＩ
２−１ 相関２重検出回路
２−２ ＰＧＡ
２−３ ＡＤ
２−４ エンコーダ
２−５ Ｐ−Ｓ
２−６ バッファ
２−７ バッファ
３ バッファ
４ Ｓ−Ｐ
５ デコーダ
６ 信号処理ＬＳＩ
１０ ＣＭＯＳセンサ
２０ ＡＦＥ（アナログ・フロント・エンド）ＬＳＩ
２０−１ 相関２重検出回路
２０−２ ＰＧＡ
２０−３ ＡＤ
２０−４ エンコーダ
２０−５ Ｐ−Ｓ
２０−６ バッファ
３０ バッファ
４０ Ｓ−Ｐ
５０ デコーダ
６０ 信号処理ＬＳＩ
７０ アダプタ・インタフェース
７１ ５Ｂ／６Ｂエンコーダ
７２ ３Ｂ／４Ｂエンコーダ
７３ ディスパリティ制御
７４ 符号化スイッチ

Claims (9)

1. アナログ信号を多ビットのパラレル・ディジタル信号に変換するためのアナログ／ディジタル変換手段であるＡ／Ｄ変換手段と、
   前記Ａ／Ｄ変換手段から出力されるパラレル・ディジタル信号をシリアル・ディジタル信号に変換するためのパラレル／シリアル変換手段とを備え、
   前記Ａ／Ｄ変換手段と、前記パラレル／シリアル変換手段とが同一シリコンチップ上に構成されたことを特徴とする差動シリアル・ディジタル出力Ａ／Ｄ変換手段。
2. アナログ信号を多ビットのパラレル・ディジタル信号に変換するためのアナログ／ディジタル変換手段であるＡ／Ｄ変換手段と、
   前記Ａ／Ｄ変換手段から出力されるパラレル・ディジタル信号をシリアル・ディジタル信号に変換するためのパラレル／シリアル変換手段とを備え、
   前記Ａ／Ｄ変換手段と、前記パラレル／シリアル変換手段とが同一半導体パッケージ内に構成されたことを特徴とする差動シリアル・ディジタル出力Ａ／Ｄ変換手段。
3. 撮像素子からの撮像信号出力をアナログ／ディジタル変換手段であるＡ／Ｄ変換手段よって多ビットのパラレル・ディジタル信号にアナログ／ディジタル変換し、ディジタル信号処理手段にて補間信号処理を施してディジタル画像信号を生成する撮像装置において、
   撮像素子から出力されたアナログ撮像信号をアナログ／ディジタル変換して多ビットのパラレル・ディジタル信号に変換するためのＡ／Ｄ変換手段と、
   前記Ａ／Ｄ変換手段から出力されるパラレル・ディジタル出力信号をシリアル・ディジタル信号に変換するためのパラレル／シリアル変換手段と
   前記パラレル／シリアル変換手段によって変換された前記シリアル・ディジタル信号を入力してパラレル・ディジタル信号に再変換し、補間信号処理を施してディジタル画像信号を生成する画像信号処理手段とを備えることを特徴とする撮像装置。
4. 複数の画像読出し出力端子を有する撮像素子からの撮像信号出力を複数のアナログ／ディジタル変換手段であるＡ／Ｄ変換手段によって並列にそれぞれ多ビットのパラレル・ディジタル信号にアナログ／ディジタル変換し、ディジタル信号処理手段にて１画面分のディジタル撮像信号に多重化した後に補間信号処理を施してディジタル画像信号を生成する撮像装置において、
   撮像素子から出力されたアナログ撮像信号をアナログ・ディジタル変換して多ビットのパラレル・ディジタル信号に変換するためのＡ／Ｄ変換手段と、
   前記Ａ／Ｄ変換手段から出力されるパラレル・ディジタル出力信号をシリアル・ディジタル信号に変換するためのパラレル／シリアル変換手段と
   前記パラレル／シリアル変換手段によって変換された複数の前記シリアル・ディジタル信号を入力してそれぞれのパラレル・ディジタル信号に再変換し、元の１画面のディジタル撮像信号に多重化した後に、補間信号処理を施してディジタル画像信号を生成する画像信号処理手段とを備えることを特徴とする撮像装置。
5. 前記シリアル・ディジタル信号が、８Ｂ／１０ＢエンコードされたＤＣフリーな信号であり、前記パラレル／シリアル変換手段と前記画像信号処理手段との間がＡＣ結合されていることを特徴とする請求項３に記載の撮像装置。
6. 前記シリアル・ディジタル信号が、８Ｂ／１０ＢエンコードされたＤＣフリーな信号であり、前記パラレル／シリアル変換手段と前記画像信号処理手段との間がＡＣ結合されていることを特徴とする請求項４に記載の撮像装置。
7. 前記パラレル／シリアル変換手段の出力と、前記画像信号処理手段の入力とが同１基板上で電気的に接続されていることを特徴とする請求項３又は請求項４に記載の撮像装置。
8. 前記パラレル／シリアル変換手段の出力と、前記画像信号処理手段の入力とが別基板どうしをケーブルにて電気的に接続されていることを特徴とする請求項３又は請求項４に記載の撮像装置。
9. 前記パラレル／シリアル変換手段の出力が、差動で駆動されることを特徴とする請求項３又は請求項４に記載の撮像装置。

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