JP2006050287A - レベル変換回路、電源電圧発生回路および表示装置 - Google Patents

Abstract

【課題】カレントミラー型レベル変換回路では、常にリーク電流（貫通電流）が流れることになり、このリーク電流が消費電力を高める原因となっている。
【解決手段】第１の振幅のクロックパルスＣＫを第２の振幅のクロックパルスｏｕｔにレベル変換するレベル変換回路１０において、ＮＭＯＳトランジスタｎ１１およびＰＭＯＳトランジスタｐ１１からなる相補性回路１１を基本回路とし、回路動作時にＮＭＯＳトランジスタｎ１１のゲートにはクロックパルスＣＫを与える一方、ＰＭＯＳトランジスタｐ１１のゲートには容量素子ＣによるカップリングによってクロックパルスＣＫを電源電位Ｖｄｄ側に相対的にシフトさせたクロックパルスを与えることで、ＮＭＯＳトランジスタｎ１１およびＰＭＯＳトランジスタｐ１１がオフすべきタイミングでは確実にオフ状態にしてリークを防ぐようにする。
【選択図】図１

Description

本発明は、レベル変換回路（レベルシフト回路）、電源電圧発生回路および表示装置に関し、特に絶縁基板上に形成されてなるレベル変換回路、当該レベル変換回路を用いた電源電圧発生回路および当該電源電圧発生回路を搭載した表示装置に関する。

従来、レベル変換回路として、カレントミラー回路を用いて構成されたカレントミラー型レベル変換回路が知られている（例えば、特許文献１参照）。

図１５は、従来例に係るカレントミラー型レベル変換回路の構成の一例を示す回路図である。図１５に示すように、カレントミラー型レベル変換回路１００は、回路動作制御部１０１、２つのバイアスシフト部１０２，１０３、レベルシフト部１０４および出力部１０５を有する構成となっている。

回路動作制御部１０１は、２つのＰｃｈＭＯＳトランジスタ（以下、「ＰＭＯＳトランジスタ」と略記する）ｐ１０１，ｐ１０２およびＮｃｈＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」と略記する）ｎ１０１によって構成されている。ＰＭＯＳトランジスタｐ１０１とＮＭＯＳトランジスタｎ１０１とは、正側電源電位Ｖｄｄが与えられる電源ライン（以下、「Ｖｄｄライン」と記す）と負側電源電位Ｖｓｓが与えられる電源ライン（以下、「Ｖｓｓライン」と記す）との間に直列に接続されるとともに、ゲート同士およびドレイン同士がそれぞれ共通に接続されている。

ＰＭＯＳトランジスタｐ１０１およびＮＭＯＳトランジスタｎ１０１の各ゲートには外部から回路動作制御信号ｘｓｔｂが与えられる。この回路動作制御信号ｘｓｔｂは、回路のスタンバイ状態（非駆動時）には常にＬｏｗ電位にあり、回路の駆動時には常にＨｉｇｈ電位となる。ＰＭＯＳトランジスタｐ１０２は、ソースがＶｄｄラインに、ゲートがＰＭＯＳトランジスタｐ１０１およびＮＭＯＳトランジスタｎ１０１の各ゲートにそれぞれ接続されている。

バイアスシフト部１０２は、２つのＰＭＯＳトランジスタｐ１０３，ｐ１０４と１つのＮＭＯＳトランジスタｎ１０２によって構成されている。ＰＭＯＳトランジスタｐ１０３とＮＭＯＳトランジスタｎ１０２とは、ＶｄｄラインとＶｓｓラインとの間に直列に接続され、ゲート同士が共通に、さらにＰＭＯＳトランジスタｐ１０１およびＮＭＯＳトランジスタｎ１０１の各ドレインに接続されるとともに、ドレイン同士が共通に接続されている。ＰＭＯＳトランジスタｐ１０４はＮＭＯＳトランジスタｎ１０２に対して並列に接続され、ゲートにクロックＣＫが与えられる。このバイアスシフト部１０２においては、クロックＣＫのＤＣバイアスをシフトする動作が行われる。

バイアスシフト部１０３は、２つのＰＭＯＳトランジスタｐ１０５，ｐ１０６と１つのＮＭＯＳトランジスタｎ１０３によって構成されている。ＰＭＯＳトランジスタｐ１０３とＮＭＯＳトランジスタｎ１０２とは、ＶｄｄラインとＶｓｓラインとの間に直列に接続され、ゲート同士およびドレイン同士がそれぞれ共通に接続されている。ＰＭＯＳトランジスタｐ１０６はＮＭＯＳトランジスタｎ１０３に対して並列に接続され、ゲートにクロックＣＫと逆相のクロックｘＣＫが与えられる。このバイアスシフト部１０３においては、逆相クロックｘＣＫのＤＣバイアスをシフトする動作が行われる。

レベルシフト部１０４は、２つのＰＭＯＳトランジスタｐ１０７，ｐ１０８と２つのＮＭＯＳトランジスタｎ１０４，ｎ１０５によって構成されている。２つのＰＭＯＳトランジスタｐ１０７，ｐ１０８は、各ソースがＶｄｄラインに接続されるとともに、各ゲートが共通に接続されており、ＰＭＯＳトランジスタｐ１０７のゲートとドレインとが接続されることによってカレントミラー回路を構成している。ＰＭＯＳトランジスタｐ１０７のドレイン（ゲート）は、ＰＭＯＳトランジスタｐ１０２のドレインに接続されている。

ＮＭＯＳトランジスタｎ１０４は、ドレインがＰＭＯＳトランジスタｐ１０７のドレイン（ゲート）に、ゲートがＰＭＯＳトランジスタｐ１０３とＮＭＯＳトランジスタｎ１０２の各ドレインにそれぞれ接続され、ソースに逆相クロックｘＣＫが与えられる。ＮＭＯＳトランジスタｎ１０５は、ドレインがＰＭＯＳトランジスタｐ１０８のドレインに、ゲートがＰＭＯＳトランジスタｐ１０５とＮＭＯＳトランジスタｎ１０３の各ドレインにそれぞれ接続され、ソースにクロックＣＫが与えられる。

上記構成から明らかなように、レベルシフト部１０４は、逆相クロックｘＣＫおよび正相クロックＣＫをＮＭＯＳトランジスタｎ１０４，ｎ１０５の各ソース入力とするソース入力型のカレントミラーアンプの回路構成となっている。

出力部１０５は、ドレインがＰＭＯＳトランジスタｐ１０８およびＮＭＯＳトランジスタｎ１０５の各ドレインに、ソースがＶｓｓラインに、ゲートがＰＭＯＳトランジスタｐ１０５およびＮＭＯＳトランジスタｎ１０３の各ゲートにそれぞれ接続されたＮＭＯＳトランジスタｎ１０６によって構成されている。

特開２００３−３４７９２６号公報

上記構成の従来例に係るカレントミラー型レベル変換回路１００では、バイアスシフト部１０２，１０３でクロックＣＫ，ｘＣＫのＤＣバイアスをシフトした後、レベルシフト部１０４で最終的に当該クロックＣＫ，ｘＣＫをＶｓｓ−Ｖｄｄの振幅のクロックにレベルシフト（レベル変換）する構成となっているため、図中点線の矢印で示した部分には常にリーク電流（貫通電流）が流れることになり、このリーク電流が本レベル変換回路１００の消費電力を高める原因となっていた。

また、カレントミラー型レベル変換回路１００では、カレントミラー回路を構成する対のＰＭＯＳトランジスタｐ１０７，ｐ１０８の特性が同じである必要があるため、トランジスタ特性のばらつきに弱いという課題もある。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、消費電力を低減できるとともに、トランジスタ特性のばらつきに強いレベル変換回路、当該レベル変換回路を用いた電源電圧発生回路および当該電源電圧発生回路を搭載した表示装置を提供することにある。

本発明によるレベル変換回路は、第１の電源電位と第２の電源電位との間に直列に接続された互いに逆導電型の第１，第２のトランジスタと、クロック信号が入力されるクロック端子と、前記クロック端子と前記第１のトランジスタのゲートとの間に接続され、回路動作制御信号がアクティブ状態のときにオン状態となる第１のスイッチ手段と前記第２の電源電位と前記第２のトランジスタのゲートとの間に接続され、前記回路動作制御信号がアクティブ状態のときにオフ状態となる第２のスイッチ手段と、前記クロック端子と前記第２のトランジスタのゲートとの間に接続された容量素子とを備えた構成となっている。

上記構成のレベル変換回路において、回路動作制御信号がアクティブ状態のときに、第１のスイッチ手段がオン状態になることにより、当該第１のスイッチ手段を通してクロック端子から第１のトランジスタのゲートにクロック信号が与えられると同時に、第２のスイッチ手段がオフ状態となることにより、第２のトランジスタのゲートへの第２の電源電位の供給が遮断され、当該第２のトランジスタのゲートがフローティング状態となるとともに、第２のトランジスタのゲートに容量素子によるカップリングによってクロック信号が伝達される。

このとき、第１，第２のトランジスタの各ゲートに与えられるクロック信号は同位相であるが、第２のトランジスタのゲートに与えられるクロック信号の高レベル側の電位が第２の電源電位となり、第１のトランジスタのゲートに与えられるクロック信号の高レベル側の電位を相対的にシフトさせたものとなる。また、クロック信号の振幅は、第１，第２のトランジスタの閾値Ｖｔｈよりも大きな値である。これにより、第１，第２のトランジスタは、オフすべきタイミングでは上記ゲート電位の関係から確実にオフ状態となる。したがって、第１，第２のトランジスタからなる相補性回路において、これらトランジスタのオフ時のリークを確実に防ぐことができる。

本発明によれば、オフ時のリークを確実に防ぐことができるため消費電力を低減でき、しかもカレントミラー回路を用いない回路構成を採っているためトランジスタ特性のばらつきに強いレベル変換回路を提供できる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係るレベル変換回路の回路構成を示す回路図である。本実施形態に係るレベル変換回路１０は、第１の電源電位Ｖｓｓおよび第２の電源電位Ｖｄｄを動作電源電位として用い、第１の振幅、例えば０［Ｖ］−３［Ｖ］のクロック信号ＣＫを、第２の振幅、具体的にはＶｓｓ−Ｖｄｄ（例えば、０［Ｖ］−８［Ｖ］）のクロック信号にレベル変換（レベルシフト）する回路動作を行うものである。

図１に示すように、本実施形態に係るレベル変換回路１０は、相補性回路１１、インバータ１２、第１〜第３のスイッチ回路１３〜１５、一方向性回路１６および容量素子Ｃを有する構成となっている。

相補性回路１１は、電源電位Ｖｓｓと電源電位Ｖｄｄとの間に直列に接続された互いに逆導電型の第１，第２のトランジスタ、即ちＮＭＯＳトランジスタｎ１１とＰＭＯＳトランジスタｐ１１とから構成されている。これらＮＭＯＳトランジスタｎ１１およびＰＭＯＳトランジスタｐ１１の各ドレインは、回路出力端子１７に接続されている。

インバータ１２は、電源電位Ｖｓｓと電源電位Ｖｄｄとの間に直列に接続され、ゲート同士およびドレイン同士がそれぞれ共通に接続されたＮＭＯＳトランジスタｎ１２およびＰＭＯＳトランジスタｐ１２からなるＣＭＯＳインバータ構成となっている。これらＮＭＯＳトランジスタｎ１２およびＰＭＯＳトランジスタｐ１２の各ゲートは、回路動作制御信号ｘｓｔｂが外部から与えられる制御端子１８に接続されている。

回路動作制御信号ｘｓｔｂは、回路のスタンバイ状態（非駆動時）には常に電源電位Ｖｓｓ（以下、「Ｌｏｗ電位」と記す）にあり、回路の駆動時には常に電源電位Ｖｄｄ（以下、「Ｈｉｇｈ電位」記す）となる信号である。

第１のスイッチ回路１３は、互いに並列に接続されたＮＭＯＳトランジスタｎ１３およびＰＭＯＳトランジスタｐ１３からなるＣＭＯＳスイッチによって構成されており、例えば０［Ｖ］−３［Ｖ］振幅のクロックパルスＣＫが外部から与えられるクロック端子１９に入力端が、ＮＭＯＳトランジスタｎ１１のゲートに出力端がそれぞれ接続されている。

また、ＮＭＯＳトランジスタｎ１３のゲートがインバータ１２の入力端（ＮＭＯＳトランジスタｎ１２およびＰＭＯＳトランジスタｐ１２の各ゲート）に、ＰＭＯＳトランジスタｐ１３のゲートがインバータ１２の出力端（ＮＭＯＳトランジスタｎ１２およびＰＭＯＳトランジスタｐ１２の各ドレイン）にそれぞれ接続されている。これにより、ＮＭＯＳトランジスタｎ１３のゲートには回路動作制御信号ｘｓｔｂが、ＰＭＯＳトランジスタｐ１３のゲートには回路動作制御信号ｘｓｔｂの逆相の信号がそれぞれ与えられることになる。

なお、ここでは、第１のスイッチ回路１３としてＣＭＯＳスイッチを用いるとしたが、クロックパルスＣＫのＨｉｇｈ電位が電源電位Ｖｄｄに対してトランジスタの閾値Ｖｔｈを気にしなくて良いほどに低い場合は、ＮＭＯＳ単独のスイッチでも十分にマージンが確保される。したがって、その場合は、第１のスイッチ回路１３としてＮＭＯＳ単独のスイッチを用いることができる。ＮＭＯＳ単独のスイッチを用いる場合は、回路動作制御信号ｘｓｔｂの逆相の信号を生成する必要がないため、インバータ１２を省くことができる。

第２のスイッチ回路１４は、電源電位ＶｄｄとＰＭＯＳトランジスタｐ１１のゲートとの間に接続され、回路動作制御信号ｘｓｔｂをゲート入力とするＰＭＯＳトランジスタｐ１４によって構成されている。この第２のスイッチ回路１４は、回路動作制御信号ｘｓｔｂがアクティブ状態（Ｈｉｇｈ電位）のときにオフ状態となることで、ＰＭＯＳトランジスタｐ１１のゲートをフローティング状態にする。

第３のスイッチ回路１５は、電源電位ＶｄｄとＮＭＯＳトランジスタｎ１１のゲートとの間に接続され、回路動作制御信号ｘｓｔｂをゲート入力とするＰＭＯＳトランジスタｐ１５によって構成されている。この第３のスイッチ回路１５は、回路動作制御信号ｘｓｔｂがアクティブ状態のときにオフ状態となることで、ＮＭＯＳトランジスタｎ１１のゲートと電源電位Ｖｄｄを電気的に切断する。

一方向性回路１６は、ダイオード接続、即ちゲートとドレインが共通に接続されたＮＭＯＳトランジスタｎ１４と、同じくダイオード接続のＰＭＯＳトランジスタｐ１６によって構成され、ＰＭＯＳトランジスタｐ１１のゲートと電源電位Ｖｄｄとの間に接続されている。この一方向性回路１６は、ノードＢの電位、即ちＰＭＯＳトランジスタｐ１１のゲートが電源電位Ｖｄｄ以上の電位になったときに動作状態となることで、ノードＢの電位が電源電位Ｖｄｄになるように補正する。

ただし、一方向性回路１６によるノードＢの電位補正が行われたとしても、実際には、ノードＢの電位は電源電位ＶｄｄにＭＯＳトランジスタｎ１４，ｐ１６の閾値Ｖｔｈを加えた電位までしか下がらない。

容量素子Ｃは、クロック端子１９とＮＭＯＳトランジスタｎ１１のゲートとの間に接続されている。これにより、クロックパルスＣＫは、容量素子ＣによるカップリングによってＰＭＯＳトランジスタｐ１１のゲートに伝達されることになる。

続いて、上記構成の第１実施形態に係るレベル変換回路１０の回路動作について、図２〜図４のタイミングチャートを用いて説明する。

先ず、回路動作制御信号ｘｓｔｂがアクティブ状態、即ちＨｉｇｈ（電源電位Ｖｄｄ）のときのレベル変換回路１０の基本的な回路動作について、図２のタイミングチャートを用いて説明する。

回路動作制御信号ｘｓｔｂがアクティブ状態になると、第１のスイッチ回路１３がオン状態になり、第２，第３のスイッチ回路１４，１５がオフ状態になる。第１のスイッチ回路１３がオン状態になることにより、当該第１のスイッチ回路１３を通してクロック端子１９からＮＭＯＳトランジスタｎ１１のゲートにクロックパルスＣＫが与えられる。

同時に、第２，第３のスイッチ回路１４，１５がオフ状態となることにより、ＰＭＯＳトランジスタｐ１１およびＮＭＯＳトランジスタｎ１１の各ゲートへの電源電位Ｖｄｄの供給が遮断され、ＰＭＯＳトランジスタｐ１１のゲートはフローティング状態となる。これにより、ＰＭＯＳトランジスタｐ１１のゲートには、容量素子Ｃによるカップリングによってクロック端子１９からクロックパルスＣＫが伝達される。

このとき、ＰＭＯＳトランジスタｐ１１およびＮＭＯＳトランジスタｎ１１の各ゲートに与えられるクロックパルスＣＫは同位相であるが、ＰＭＯＳトランジスタｐ１１のゲートに与えられるクロックパルスＣＫのＨｉｇｈ側の電位が電源電位Ｖｄｄとなる。これにより、ノードＢの電位ＶＢ、即ちＰＭＯＳトランジスタｐ１１のゲート電位は、ノードＡの電位ＶＡ、即ちＮＭＯＳトランジスタｎ１１のゲート電位を相対的にシフトさせたものとなる。

また、クロックパルスＣＫの振幅は、ＰＭＯＳトランジスタｐ１１およびＮＭＯＳトランジスタｎ１１の閾値Ｖｔｈよりも大きな値である。これにより、ＰＭＯＳトランジスタｐ１１およびＮＭＯＳトランジスタｎ１１は、オフすべきタイミングでは、ノードＡ，Ｂの各電位ＶＡ，ＶＢの関係から確実にオフ状態となる。したがって、ＰＭＯＳトランジスタｐ１１およびＮＭＯＳトランジスタｎ１１からなる相補性回路１１において、これらＭＯＳトランジスタｐ１１，ｎ１１のオフ時のリークを確実に防ぎつつ、クロックパルスＣＫをＶｓｓ−Ｖｄｄ振幅のクロックパルスｏｕｔにレベル変換することができる。

図３は、クロックパルスＣＫに対する回路動作制御信号ｘｓｔｂの推奨タイミングを示すタイミングチャートである。このタイミングチャートに示すように、クロックパルスＣＫがＨｉｇｈの状態で、回路動作制御信号ｘｓｔｂが非アクティブ状態からアクティブ状態に遷移する、即ちＬｏｗからＨｉｇｈに立ち上がるように当該回路動作制御信号ｘｓｔｂのタイミングを設定するのが好ましい。このようなタイミング設定を行うことにより、回路動作制御信号ｘｓｔｂがＨｉｇｈに立ち上がる直前では第２のスイッチ回路１４がオン状態にあり、これによりノードＢの電位ＶＢが電源電位Ｖｄｄとなっているため、駆動開始時点からノードＢの電位ＶＢが狙い通りの挙動を行う。

図４は、クロックパルスＣＫがＬｏｗの状態で、回路動作制御信号ｘｓｔｂがＨｉｇｈに立ち上がったときのタイミング関係を示すタイミングチャートである。クロックパルスＣＫがＬｏｗの状態で、回路動作制御信号ｘｓｔｂがＨｉｇｈに立ち上がることで、ノードＢの電位ＶＢは、クロックパルスＣＫのＨｉｇｈ電位をＶｉｎとすると、Ｖｄｄ＋Ｖｉｎへポンプアップされた状態から回路動作が始まることになる。

この場合、ノードＢの電位ＶＢが電源電位Ｖｄｄ以上の電位になったときに働く一方向性回路１６により、ノードＢの電位ＶＢが電源電位Ｖｄｄになるように補正される。ただし、先述したように、実際には、ノードＢの電位は電源電位ＶｄｄにＭＯＳトランジスタｎ１４，ｐ１６の閾値Ｖｔｈを加えた電位までしか下がらない。

以上のことから明らかなように、図４のタイミング関係でも回路動作に問題はないが、回路動作が保証されるまでの時間や、より安定した動作を考えた場合、図３のタイミング関係、即ちクロックパルスＣＫがＨｉｇｈの状態で、回路動作制御信号ｘｓｔｂがＨｉｇｈに立ち上がるタイミング関係が好ましいと言える。

上述したように、第１の振幅（例えば、０［Ｖ］−３［Ｖ］）のクロックパルスＣＫを第２の振幅（例えば、０［Ｖ］−８［Ｖ］）のクロックパルスｏｕｔにレベル変換するレベル変換回路１０において、ＮＭＯＳトランジスタｎ１１およびＰＭＯＳトランジスタｐ１１からなる相補性回路１１を基本回路とし、回路動作時にＮＭＯＳトランジスタｎ１１のゲートにはクロックパルスＣＫを与える一方、ＰＭＯＳトランジスタｐ１１のゲートには容量素子ＣによるカップリングによってクロックパルスＣＫを電源電位Ｖｄｄ側に相対的にシフトさせたクロックパルスを与えることにより、ＮＭＯＳトランジスタｎ１１およびＰＭＯＳトランジスタｐ１１がオフすべきタイミングでは確実にオフ状態になるため、相補性回路１１にリーク電流が流れることはない。

このように、レベル変換回路１０にリーク電流が流れなくなることにより、当該レベル変換回路１０の低消費電力化を実現できる。また、逆導電型のトランジスタからなる相補性回路１１を基本回路としていることにより、カレントミラー回路を基本回路とする従来例に係るレベル変換回路に比べて、トランジスタ特性（閾値Ｖｔｈやドレイン−ソース電流Ｉｄｓ等）のばらつきに強いレベル変換回路を提供できる。しかも、入力するクロック信号として、クロックパルスＣＫと回路動作制御信号Ｘｓｔｂの２つで済み、逆相の、クロックパルスＣＫ，ｘＣＫを必要とした従来例のレベル変換回路よりも削減できる。

［第２実施形態］
図５は、本発明の第２実施形態に係るレベル変換回路の回路構成を示す回路図であり、図中、図１と同等部分には同一符号を付して示している。

図５に示すように、本実施形態に係るレベル変換回路２０は、第１実施形態に係るレベル変換回路１０の構成要素、即ち相補性回路１１、インバータ１２、第１〜第３のスイッチ回路１３〜１５、一方向性回路１６および容量素子Ｃに加えて、リセット回路２１を有する構成となっている。

リセット回路２１は、電源電位ＶｄｄとＰＭＯＳトランジスタｐ１１のゲートとの間に接続され、外部からリセット端子２２に与えられるリセットパルスｒｓｔをゲート入力とするＰＭＯＳトランジスタｐ１７によって構成されている。リセットパルスｒｓｔは、クロックパルスＣＫがＨｉｇｈのときにＬｏｗになるパルス信号である。リセット回路２１は、リセットパルスｒｓｔがＬｏｗのときにオン状態になることで、ＰＭＯＳトランジスタｐ１１のゲートに電源電位Ｖｄｄを供給する。

続いて、上記構成の第２実施形態に係るレベル変換回路２０の回路動作について、図６のタイミングチャートを用いて説明する。

先ず、リセットパルスｒｓｔは、そのデューティがＨｉｇｈ期間に比べてＬｏｗ期間が短くなるように、またＬｏｗ期間がクロックパルスＣＫのＨｉｇｈ期間内に収まるようにタイミング関係が設定されている。ここで、リセットパルスｒｓｔのＬｏｗ期間は、ノードＢの電位ＶＢを電源電位Ｖｄｄに充電するのに十分な時間であれば良い。

図２のタイミングチャートからもわかるように、ノードＢの電位ＶＢは論理的に電源電位Ｖｄｄになっている筈である。しかしながら、実際には、先述したように、ノードＢの電位ＶＢは電源電位Ｖｄｄからわずかにずれる。この電源電位Ｖｄｄからのわずかにずれを補正するためにリセット回路２１が設けられている。

このリセット回路２１において、クロックパルスＣＫがＨｉｇｈのときにＬｏｗになるリセットパルスｒｓｔに応答してＰＭＯＳトランジスタｐ１７がオン状態となるため、クロックパルスＣＫがＨｉｇｈになる度に電源電位ＶｄｄがノードＢ（ＰＭＯＳトランジスタｐ１１のゲート）に供給される。

その結果、ノードＢの電位ＶＢはクロックパルスＣＫのＨｉｇｈ期間で確実に電源電位Ｖｄｄとなる。すなわち、リセット回路２１は、ノードＢの電位ＶＢを定期的に、本例ではクロックパルスＣＫの周期ごとに電源電位Ｖｄｄに確定する動作を行うことで、本レベル変換回路２０の回路動作が確実に行われるようにする。

回路動作が確実に行われるようになることについて、以下により具体的に説明する。回路動作制御信号ｘｓｔｂがＨｉｇｈとなる回路動作期間では、ＰＭＯＳトランジスタｐ１４がオフ状態となることにより、ノードＢがフローティング状態になることから、先述したように、ノードＢの電位ＶＢは寄生容量等を介した飛び込みの影響を受けやすく、電位ＶＢのフローティングを保ちつつ制御してやる必要がある。当該電位ＶＢが電源電位Ｖｄｄよりも高くなった場合には、一方向性回路１６の作用により、ノードＢの電位ＶＢが電源電位Ｖｄｄになるように、実際にはＶｄｄ＋Ｖｔｈの電位に補正される。

ただし、一方向性回路１６は、ノードＢの電位ＶＢが電源電位Ｖｄｄよりも高くなった場合にのみ作用する回路である。したがって、ノードＢの電位ＶＢが電源電位Ｖｄｄよりも低くなったときには、回路動作制御信号ｘｓｔｂを一度Ｌｏｗに戻してから再度Ｈｉｇｈにしない限り、ノードＢの電位ＶＢが電源電位Ｖｄｄよりも低くなった状態が続き、当該電位ＶＢが下がり過ぎると、回路動作を継続できなくなってしまう。

これに対して、第２実施形態に係るレベル変換回路２０によれば、回路動作期間にフローティング状態となるノードＢの電位ＶＢを、リセット回路２１によって定期的に電源電位Ｖｄｄに確定する動作を行うことにより、特に当該電位ＶＢが下がり過ぎるようなことを未然に防止できるため、回路動作を確実に行うことができる。

上記第１，第２実施形態に係るレベル変換回路１０，２０は、第１の振幅のクロックパルスＣＫを第２の振幅のクロックパルスｏｕｔにレベル変換（レベルシフト）するためのレベル変換回路として広く用いることができ、一例として、クロックパルスに基づいて回路動作を行う電源電圧発生回路に用いることができる。以下、電源電圧発生回路に第１，第２実施形態に係るレベル変換回路１０，２０を用いた応用例について説明する。

（応用例１）
図７は、本発明の応用例１に係る電源電圧発生回路の構成を示すブロック図である。図７に示すように、本応用例１に係る電源電圧発生回路３０は、レベルシフト部（ＬＳａ）３１、バッファ部（ＢＵＦａ）３２および負電源発生部（ＧＥＮａ）３３を有する構成となっている。そして、レベルシフト部３１として、先述した第１実施形態に係るレベル変換回路１０または第２実施形態に係るレベル変換回路２０が用いられる。

図８は、バッファ部３２の構成の一例を示すブロック図である。図８に示すように、本例に係るバッファ部３２は、縦続接続された３つのインバータ回路３２１，３２２，３２３によって構成されている。３つのインバータ回路３２１，３２２，３２３は、後段のドライブ能力を確保するために、入力側のインバータ回路３２１から出力側のインバータ回路３２３にかけて徐々にトランジスタサイズが大きくなるように構成されている。

インバータ回路３２１，３２２，３２３としては、例えば図９に示すように、電源電位Ｖｄｄと電源電位Ｖｓｓとの間に直列に接続され、ゲート同士およびドレイン同士がそれぞれ共通に接続されたＣＭＯＳインバータが用いられる。ただし、ＣＭＯＳインバータに限られるものではない。

図１０は、負電源発生部３３の構成の一例を示す回路図である。図１０に示すように、本例に係る負電源発生部３３は、２つのキャパシタＣＡ１，ＣＡ２、２つのクランプ回路３３１，３３２およびサンプリング回路３３３を有する構成となっている。この負電源発生部３３には、レベルシフト部３１でレベル変換されたＶｓｓ−Ｖｄｄ振幅のクロックパルスｏｕｔがバッファ部３２を経由することで互いに逆相のクロックパルスｘｉｎ，ｉｎとなってクロック端子３３４，３３５を介して入力される。

２つのキャパシタＣＡ１，ＣＡ２は、クロックパルスｘｉｎ，ｉｎの直流分をカットする作用をなす。クランプ回路３３１は、キャパシタＣＡ１の出力端と電源電位Ｖｓｓとの間に接続されるとともに、ゲートがキャパシタＣＡ２の出力端に接続されたＰＭＯＳトランジスタｐ２２によって構成され、キャパシタＣＡ１の出力レベルを電源電位Ｖｓｓにクランプする。クランプ回路３３２は、キャパシタＣＡ２の出力端と電源電位Ｖｓｓとの間に接続されるとともに、ゲートがキャパシタＣＡ１の出力端に接続されたＰＭＯＳトランジスタｐ２３によって構成され、キャパシタＣＡ２の出力レベルを電源電位Ｖｓｓにクランプする。

サンプリング回路３３３は、キャパシタＣＡ１の出力端と回路出力端子３３６との間に接続されるととともに、ゲートがキャパシタＣＡ２の出力端に接続されたＮＭＯＳトランジスタｎ２２によって構成され、クランプ回路３３２のクランプ出力に基づいてクランプ回路３３１のクランプ出力をサンプリングする。これらクランプ回路３３１，３３２およびサンプリング回路３３３の作用により、回路出力端子３３６から負電源電圧−Ｖｄｄが出力される。

上述したように、レベルシフト部３１、バッファ部３２および負電源発生部３３を有する電源電圧発生回路３０において、レベルシフト部３１として先述した第１，第２実施形態に係るレベル変換回路１０，２０を用いることにより、これらレベル変換回路１０，２０ではリーク電流を防止できることで消費電力が少なくて済むため、本電源電圧発生回路３０の低消費電力化を実現できる。

（応用例２）
図１１は、本発明の応用例２に係る電源電圧発生回路の構成を示すブロック図であり、図中、図７および図８と同等部分には同一符号を付して示している。

本応用例２に係る電源電圧発生回路４０では、レベルシフト部３１として第２実施形態に係るレベル変換回路２０を用いることを前提としている。第２実施形態に係るレベル変換回路２０は、回路動作期間にフローティング状態となるノードＢの電位ＶＢを、定期的に電源電位Ｖｄｄに確定するリセット回路２１を有する構成のものである。したがって、リセット回路２１を制御するリセットパルスｒｓｔが必要となる。

本応用例２に係る電源電圧発生回路４０は、バッファ部３０での遅延を利用してリセットパルスｒｓｔを電源電圧発生回路４０内部で生成することを特徴としている。具体的には、バッファ部３２の１段目のインバータ３２１の出力ｘ１と、２段目のインバータ３２２の出力ｘ２とを取り出し、これら出力ｘ１，ｘ２をＮＡＮＤ回路３４の２入力とすることで、当該ＮＡＮＤ回路３４の出力としてＬｏｗアクティブなリセットパルスｒｓｔを生成するようにしている。

図１２は、ＮＡＮＤ回路３４の構成の一例を示す回路図である。図１２に示すように、本例に係るＮＡＮＤ回路３４は、回路入力端子３４１，３４２に各ゲートが接続され、回路出力端子３４３と電源電位Ｖｓｓとの間に互いに直列に接続されたＮＭＯＳトランジスタｎ２３，ｎ２４と、回路入力端子３４１，３４２に各ゲートが接続され、電源電位Ｖｄｄと回路出力端子３４３との間に互いに並列に接続されたＰＭＯＳトランジスタｐ２４，ｐ２５とから構成されている。ただし、この回路構成は一例に過ぎず、これに限られるものではない。

図１３は、バッファ部３２の出力ｘ１，ｘ２に基づいてリセットパルスｒｓｔを生成するタイミング関係を示すタイミングチャートである。このタイミングチャートから明らかなように、バッファ部３０での遅延を利用し、１段目のインバータ３２１の出力ｘ１と、２段目のインバータ３２２の出力ｘ２とのＮＡＮＤ演算を行うことで、電源電圧発生回路４０内部でＬｏｗアクティブなリセットパルスｒｓｔを生成することができる。

バッファ部３２でのより大きな遅延が必要な場合には、バッファ部３２のインバータの段数を増やす（ただし、奇数段）方法、またはより遅延を生じるような回路定数を設定する方法などを採るようにすれば良い。

このように、レベルシフト部３１として第２実施形態に係るレベル変換回路２０を用いてなる電源電圧発生回路４０において、バッファ部３０での遅延を利用して電源電圧発生回路４０内部でＬｏｗアクティブなリセットパルスｒｓｔを生成することにより、外部からリセットパルスｒｓｔを入力する必要がなくなるため、当該リセットパルスｒｓｔを取り込むための端子を削減できることになる。

なお、上記応用例１，２では、電源電圧発生回路３０，４０として、負電源部３３を有する負電源電圧発生回路の場合を例に挙げて説明したが、正電源部を有する正電源電圧発生回路の場合にも同様に適用可能である。

上記応用１，２に係る電源電圧発生回路３０，４０は、クロックパルスに基づいて回路動作を行う電源電圧発生回路として広く用いることができ、一例として、電気光学素子を含む画素が行列状に２次元配置されてなる画素アレイ部を駆動する周辺駆動回路を当該画素アレイ部と同じ基板上に形成してなる駆動回路一体型の表示装置において、その周辺駆動回路の一部として用いることができる。

（適用例）
図１４は、本発明の適用例に係る表示装置の構成の一例を示すブロック図である。ここでは、表示装置として、画素の電気光学素子として液晶セルを用いてなるアクティブマトリクス型液晶表示装置を例に挙げて説明するものとする。

図１４に示すように、本適用例に係るアクティブマトリクス型液晶表示装置５０は、画素アレイ部５１、垂直ドライバ５２、水平ドライバ５３および電源電圧発生回路５４等を有し、垂直ドライバ５２、水平ドライバ５３および電源電圧発生回路５４等の周辺駆動回路が画素アレイ部５１と同じ液晶パネル５８上に形成された構成となっている。液晶パネル５８は、２枚の絶縁基板、例えばガラス基板が一定の間隙をもって対向配置され、その間隙内に液晶材料が封入された構成となっている。

画素アレイ部５１には、画素６０がｍ行ｎ列に２次元配置されている。また、この画素６０の行列状配列に対して、行ごとに走査線５５−１〜５５−ｍが、列ごとに信号線５６−１〜５６−ｎがそれぞれ配線されている。画素６０は、画素トランジスタであるＴＦＴ(Thin Film Transistor;薄膜トランジスタ)６１と、このＴＦＴ６１のドレイン電極に画素電極が接続された液晶セル６２と、ＴＦＴ６１のドレイン電極に一方の電極が接続された保持容量６３とを有する構成となっている。

この画素構造において、各画素６０のＴＦＴ６１は、そのゲート電極が走査線５５（５５−１〜５５−ｍ）に接続され、そのソース電極が信号線５６（５６−１〜５６−ｎ）に接続されている。また、液晶セル６２の対向電極および保持容量６３の他方の電極は、コモン電圧ＶＣＯＭが与えられるコモン線５７に接続されている。

垂直ドライバ５２は、シフトレジスタ等によって構成され、画素アレイ部５１の各画素６０を行単位で選択する。水平ドライバ５２は、シフトレジスタやサンプリングスイッチ等によって構成され、垂直ドライバ５２によって選択された行の各画素６０に対して、パネル外部から入力される映像信号を画素単位で順次に（点順次）、あるいは行単位で一斉に（線順次）に書き込む。

電源電圧発生回路５４は、例えば負電源電圧を発生する回路であり、画素アレイ部５１の周辺駆動回路、例えば垂直ドライバ５２に対して負電源電圧を供給するために内蔵されたものである。この電源電圧発生回路５４として、先述した応用例１，２に係る電源電圧発生回路３０，４０が用いられる。

電源電圧発生回路５４は、例えば、垂直ドライバ５２に垂直走査の基準として入力される垂直クロックパルスＶＣＫよりも周波数が高いクロックパルス、例えば水平ドライバ５３に水平走査の基準として入力される水平クロックパルスＨＣＫを入力とし、この水平クロックパルスＨＣＫに基づいて動作することによって負電源電圧を生成し、これを垂直ドライバ５２の出力段の負電源ラインに供給する。

すなわち、水平クロックパルスＨＣＫが、先述した応用例１，２に係る電源電圧発生回路３０，４０において、レベルシフト部３１の入力となるクロックパルスＣＫに相当することになる。なお、電源電圧発生回路５４の入力クロックパルスとしては、水平クロックパルスＨＣＫに限られるものではない。

上記の垂直ドライバ５２、水平ドライバ５３および電源電圧発生回路５４等の周辺駆動回路は、画素アレイ部５１と共に、ポリシリコンＴＦＴを用いて液晶パネル（絶縁基板）５５上に形成される。

ところで、近年、液晶表示装置の低電圧化、高コントラスト化等の高性能、高画質化に対する要求が高まっている。一般に、高コントラスト化と低電圧化とは相反する要求である。すなわち、コントラストを高めるためには、液晶表示装置に入力する映像信号の振幅を大きくする必要があり、その結果、液晶表示装置の駆動電圧は高くなり、低電圧化できないことになる。その逆に、低電圧化するためには、映像信号の振幅を低減することとなり、その結果、コントラストは低下する方向になる。

低電圧化、高コントラスト化の双方を同時に満足させるためには、映像信号の低電圧側のレベルを可能な限り下げ（即ち、グランド側に近づけ）、併せて映像信号の中止値も下げ、映像信号のダイナミックレンジを上げながら、映像信号の高電圧側を下げる方式を採ることが考えられる。

ところが、上記の方式を採ると、図１４に示す画素６０において、映像信号の高電圧側を保持したＴＦＴ６１の閾値Ｖｔｈがデプレッションに寄っていると、走査線５５（５５−１〜５５−ｍ）が０［Ｖ］で、信号線５６（５６−１〜５６−ｎ）がＬｏｗレベルのときに、ＴＦＴ６１がリークして輝点となるいわゆるリーク性輝点が生じる懸念がある。ただし、走査線５５（５５−１〜５５−ｍ）のＬｏｗレベルを負電位に設定できれば、このリーク性輝点に対するマージンを十分にとることができる。

そこで、上述したように、駆動回路一体型液晶表示装置５０において、電源電圧発生回路５４を周辺駆動回路の一つとして液晶パネル５８上に集積し、この電源電圧発生回路５４で発生される負電源電圧を垂直ドライバ５２に供給し、走査線５５（５５−１〜５５−ｍ）のＬｏｗレベルを負電位に設定することにより、映像信号の低電圧側のレベルを可能な限り下げ、併せて映像信号の中止値も下げ、映像信号のダイナミックレンジを上げながら、映像信号の高電圧側を下げる方式を採ることができるため、リーク性輝点が生じることなく、低電圧化、高コントラスト化の双方を同時に実現できる。

また、電源電圧発生回路５４を液晶パネル５８上に形成したことで、液晶パネル５８の外部に電源電圧発生回路を設ける必要がなく、しかも負電源電圧をパネル外部から取り込むための端子が不要になるため、セット設計の負担を軽減できる。

また、電源電圧発生回路５４として、先述した応用例１，２に係る電源電圧発生回路３０，４０を用いることにより、これら電源電圧発生回路３０，４０では、レベルシフト部３１としてレベル変換回路１０，２０を用いていることでリーク電流を防止でき、消費電力が少なくて済むため、本液晶表示装置５０の低消費電力化を実現できる。

特に、応用例２に係る電源電圧発生回路４０を電源電圧発生回路５４として用いた場合には、回路動作を確実に行えることに加えて、当該電源電圧発生回路５４ではリセットパルスｒｓｔを内部で生成するようにしており、当該リセットパルスｒｓｔを液晶パネル５８の外部から取り込まなくて良いため、リセットパルスｒｓｔを取り込むための専用の端子を設けなくて済むという利点がある。

なお、上記適用例では、電源電圧発生回路５４で発生した負電源電圧を垂直ドライバ５２に供給する場合を例に挙げて説明したが、垂直ドライバ５２への供給に限られるものではなく、負電源電圧を必要とする周辺駆動回路全般が供給の対象となる。また、電源電圧発生回路５４としては、負電源電圧を発生する回路に限られるものではなく、正電源電圧を発生する回路でも良いことは勿論である。

また、上記適用例では、画素の電気光学素子として液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、液晶表示装置への適用に限られるものではなく、画素の電気光学素子として例えばＥＬ(electro luminescence) 素子を用いたＥＬ表示装置等、負電源電圧を駆動回路を画素アレイ部と同じ基板上に形成してなる表示装置全般に適用可能である。

上記適用例に係る液晶表示装置に代表される表示装置は、特に携帯電話、ＰＤＡ(Personal Digital Assistants)、ノートＰＣ(Personal Computer)等の携帯機器の画面表示部として搭載して用いることができる。

本発明の第１実施形態に係るレベル変換回路の構成を示す回路図である。 回路動作制御信号ｘｓｔｂがアクティブ状態のときの第１実施形態に係るレベル変換回路の基本的な回路動作の説明に供するタイミングチャートである。 クロックパルスＣＫに対する回路動作制御信号ｘｓｔｂの推奨タイミングを示すタイミングチャートである。 クロックパルスＣＫがＬｏｗの状態で、回路動作制御信号ｘｓｔｂがＨｉｇｈに立ち上がったときのタイミング関係を示すタイミングチャートである。 本発明の第２実施形態に係るレベル変換回路の構成を示す回路図である。 第２実施形態に係るレベル変換回路の回路動作の説明に供するタイミングチャートである。 本発明の応用例１に係る電源電圧発生回路の構成を示すブロック図である。 バッファ部の構成の一例を示すブロック図である。 インバータ回路の構成の一例を示す回路図である。 負電源発生部の構成の一例を示す回路図である。 本発明の応用例２に係る電源電圧発生回路の構成を示すブロック図である。 ＮＡＮＤ回路の構成の一例を示す回路図である。 バッファ部の出力ｘ１，ｘ２に基づいてリセットパルスｒｓｔを生成するタイミング関係を示すタイミングチャートである。 本発明の適用例に係るアクティブマトリクス型液晶表示装置の構成の一例を示すブロック図である。 従来例に係るカレントミラー型レベル変換回路の構成の一例を示す回路図である。

符号の説明

１０…第１実施形態に係るレベル変換回路、１１…相補性回路、１２…インバータ、１３…第１のスイッチ回路、１４…第２のスイッチ回路、１５…第３のスイッチ回路、１６…一方向性回路、２０…第２実施形態に係るレベル変換回路、２１…リセット回路、３０…応用例１に係る電源発生回路、３１…レベルシフト部、３２…バッファ部、３３…負電源発生部、３４…ＮＡＮＤ回路、４０…応用例に係る電源発生回路、５０…液晶表示装置、５１…画素アレイ部、５２…垂直ドライバ、５３…水平ドライバ、５４…電源電圧発生回路、５８…液晶パネル、６０…画素、６１…ＴＦＴ（薄膜トランジスタ）、６２…液晶セル、６３…保持容量、Ｃ…容量素子

Claims (17)

1. 第１の電源電位と第２の電源電位との間に直列に接続された互いに逆導電型の第１，第２のトランジスタと、
   クロック信号が入力されるクロック端子と、
   前記クロック端子と前記第１のトランジスタのゲートとの間に接続され、回路動作制御信号がアクティブ状態のときにオン状態となる第１のスイッチ手段と
   前記第２の電源電位と前記第２のトランジスタのゲートとの間に接続され、前記回路動作制御信号がアクティブ状態のときにオフ状態となる第２のスイッチ手段と、
   前記クロック端子と前記第２のトランジスタのゲートとの間に接続された容量素子と
   を備えたことを特徴とするレベル変換回路。
2. 前記第２の電源電位と前記第２のトランジスタのゲートとの間に接続された一方向性回路をさらに備えた
   ことを特徴とする請求項１記載のレベル変換回路。
3. 前記回路動作制御信号は、前記クロック信号が高レベルのときに非アクティブ状態からアクティブ状態に遷移する
   ことを特徴とする請求項１記載のレベル変換回路。
4. 前記第２のトランジスタのゲート電位を定期的に前記第２の電源電位に確定するリセット手段をさらに備えた
   ことを特徴とする請求項１記載のレベル変換回路。
5. 前記リセット手段は、前記第２の電源電位と前記第２のトランジスタのゲートとの間に接続され、前記クロック信号が高レベルのときにオン状態となる
   ことを特徴とする請求項４記載のレベル変換回路。
6. 第１の振幅のクロックパルスを第２の振幅のクロックパルスにレベル変換するレベル変換手段と、
   前記レベル変換手段でレベル変換された前記第２の振幅のクロックパルスを互いに逆相のクロックパルスに変換するバッファ手段とを有し、
   前記バッファ手段から出力される前記逆相のクロックパルスに基づいて動作して所定の電源電圧を発生する電源電圧発生回路であって、
   前記レベル変換手段は、
   第１の電源電位と第２の電源電位との間に直列に接続された互いに逆導電型の第１，第２のトランジスタと、
   クロック信号が入力されるクロック端子と、
   前記クロック端子と前記第１のトランジスタのゲートとの間に接続され、回路動作制御信号がアクティブ状態のときにオン状態となる第１のスイッチ手段と
   前記第２の電源電位と前記第２のトランジスタのゲートとの間に接続され、前記回路動作制御信号がアクティブ状態のときにオフ状態となる第２のスイッチ手段と、
   前記クロック端子と前記第２のトランジスタのゲートとの間に接続された容量素子とを有する
   ことを特徴とする電源電圧発生回路。
7. 前記レベル変換手段は、前記第２の電源電位と前記第２のトランジスタのゲートとの間に接続された一方向性回路をさらに備えた
   ことを特徴とする請求項６記載の電源電圧発生回路。
8. 前記回路動作制御信号は、前記クロック信号が高レベルのときに非アクティブ状態からアクティブ状態に遷移する
   ことを特徴とする請求項６記載の電源電圧発生回路。
9. 前記レベル変換手段は、前記第２のトランジスタのゲート電位を定期的に前記第２の電源電位に確定するリセット手段をさらに備えた
   ことを特徴とする請求項６記載の電源電圧発生回路。
10. 前記リセット手段は、前記第２の電源電位と前記第２のトランジスタのゲートとの間に接続され、前記クロック信号が高レベルのときにオン状態となる
    ことを特徴とする請求項９記載の電源電圧発生回路。
11. 前記バッファ手段は、奇数段のインバータ回路が縦続接続されてなり、
    前記バッファ手段における任意のインバータ回路の出力を用いて前記リセット手段を駆動制御するリセット信号を生成する手段をさらに有する
    ことを特徴とする請求項１０記載の電源電圧発生回路。
12. 第１の振幅のクロックパルスを第２の振幅のクロックパルスにレベル変換するレベル変換手段と、
    前記レベル変換手段でレベル変換された前記第２の振幅のクロックパルスを互いに逆相のクロックパルスに変換するバッファ手段とを有し、
    前記バッファ手段から出力される前記逆相のクロックパルスに基づいて動作して所定の電源電圧を発生する電源電圧発生回路を、
    電気光学素子を含む画素が行列状に２次元配置されてなる画素アレイ部と同じ基板上に形成してなる表示装置であって、
    前記レベル変換手段は、
    第１の電源電位と第２の電源電位との間に直列に接続された互いに逆導電型の第１，第２のトランジスタと、
    クロック信号が入力されるクロック端子と、
    前記クロック端子と前記第１のトランジスタのゲートとの間に接続され、回路動作制御信号がアクティブ状態のときにオン状態となる第１のスイッチ手段と
    前記第２の電源電位と前記第２のトランジスタのゲートとの間に接続され、前記回路動作制御信号がアクティブ状態のときにオフ状態となる第２のスイッチ手段と、
    前記クロック端子と前記第２のトランジスタのゲートとの間に接続された容量素子とを有する
    ことを特徴とする表示装置。
13. 前記レベル変換手段は、前記第２の電源電位と前記第２のトランジスタのゲートとの間に接続された一方向性回路をさらに備えた
    ことを特徴とする請求項１２記載の表示装置。
14. 前記回路動作制御信号は、前記クロック信号が高レベルのときに非アクティブ状態からアクティブ状態に遷移する
    ことを特徴とする請求項１２記載の表示装置。
15. 前記レベル変換手段は、前記第２のトランジスタのゲート電位を定期的に前記第２の電源電位に確定するリセット手段をさらに備えた
    ことを特徴とする請求項１２記載の表示装置。
16. 前記リセット手段は、前記第２の電源電位と前記第２のトランジスタのゲートとの間に接続され、前記クロック信号が高レベルのときにオン状態となる
    ことを特徴とする請求項１２記載の表示装置。
17. 前記バッファ手段は、奇数段のインバータ回路が縦続接続されてなり、
    前記バッファ手段における任意のインバータ回路の出力を用いて前記リセット手段を駆動制御するリセット信号を生成する手段をさらに有する
    ことを特徴とする請求項１６記載の表示装置。
    

Images