JP2006049673A - Semiconductor substrate, manufacturing method thereof, semiconductor device, and manufacturing method thereof - Google Patents

Semiconductor substrate, manufacturing method thereof, semiconductor device, and manufacturing method thereof Download PDF

Info

Publication number
JP2006049673A
JP2006049673A JP2004230450A JP2004230450A JP2006049673A JP 2006049673 A JP2006049673 A JP 2006049673A JP 2004230450 A JP2004230450 A JP 2004230450A JP 2004230450 A JP2004230450 A JP 2004230450A JP 2006049673 A JP2006049673 A JP 2006049673A
Authority
JP
Japan
Prior art keywords
semiconductor layer
region
single crystal
semiconductor
crystal semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004230450A
Other languages
Japanese (ja)
Other versions
JP4706204B2 (en
Inventor
Juri Kato
樹理 加藤
Yukimune Watanabe
幸宗 渡邉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2004230450A priority Critical patent/JP4706204B2/en
Publication of JP2006049673A publication Critical patent/JP2006049673A/en
Application granted granted Critical
Publication of JP4706204B2 publication Critical patent/JP4706204B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To form a high voltage driving device on a substrate where a semiconductor layer is provided to which tensile stress is applied. <P>SOLUTION: Epitaxial growth is performed with an anti-oxidation film 4 as a mask to form a second single crystal semiconductor layer 5 on a first single crystal semiconductor layer 3. Heat treatment of the second single crystal semiconductor layer 5 is performed with the anti-oxidation film 4 as the mask to perform thermal oxidation of the second single crystal semiconductor layer 5. The constituent of the second single crystal semiconductor layer 5 is spread in the first single crystal semiconductor layer 3 in a distortion semiconductor area R1, to convert the first single crystal semiconductor layer 3 in the distortion semiconductor area R1 to a third single crystal semiconductor layer 3', to form a fourth single crystal semiconductor layer 7 on the first single crystal semiconductor layer 3 in a non-distortion semiconductor area R2 and on the third single crystal semiconductor layer 3 in the distortion semiconductor area R1 using epitaxial growth. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法に関し、特に、歪み半導体領域と無歪み半導体領域とを同一基板上に形成する方法に適用して好適なものである。   The present invention relates to a semiconductor substrate, a semiconductor device, a method for manufacturing a semiconductor substrate, and a method for manufacturing a semiconductor device, and is particularly suitable for application to a method for forming a strained semiconductor region and an unstrained semiconductor region on the same substrate. .

従来の半導体装置では、例えば、非特許文献１、２に開示されているように、チャネル領域を有する半導体層に引っ張り応力を加えることにより、電子とホールの移動度を向上させ、半導体層に形成された電界効果トランジスタを高速化する方法がある。
Ｋ．Ｒｉｍ，Ｋ．Ｃｈａｎ，Ｄ．Ｂｏｙｄ，Ｊ．Ｏｔｔ，Ｎ．Ｋｉｙｍｋｏ，Ｆ．Ｃａｓｄｏｎｅ，Ｌ．Ｔａｉ，Ｓ．Ｋｏｅｓｔｅｒ，Ｍ．Ｃｏｂｂ，Ｄ．Ｃａｎａｐｅｒｉ，Ｂ．Ｔｏ，Ｅ．Ｄｕｃｈ，Ｉ．Ｂａｂｉｃｈ，Ｒ．Ｃａｒｒｕｔｈｅｒｓ，Ｐ．Ｓａｕｎｄｅｒｓ，Ｇ．Ｗａｌｋｅｒ，Ｙ．Ｚｈａｎｇ，Ｍ．Ｓｔｅｅｎ，ａｎｄ Ｍ．Ｉｅｏｎｇ“Ｆａｂｒｉｃａｔｉｏｎ ａｎｄ Ｍｏｂｉｌｉｔｙ Ｃｈａｒａｃｒｅｒｉｓｔｉｃｓ ｏｆ Ｕｌｔｒａ−ｔｈｉｎ Ｓｔｒａｉｎｅｄ Ｓｉ Ｄｉｒｅｃｔｌｙ ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＳＤＯＩ）ＭＯＳＦＥＴｓ”２００３ ＩＥＥＥ ３．１．１−３．１．４ Ｈ．Ｃ．−Ｈ．Ｗａｎｇ，Ｙ．−Ｐ．Ｗａｎｇ，Ｓ．−Ｊ．Ｃｈｅｎ，Ｃ．−Ｈ．Ｇｅ，Ｓ．Ｍ．Ｔｉｎｇ，Ｊ．−Ｙ．Ｋｕｎｇ，Ｒ．−Ｌ．Ｈｗａｎｇ，Ｈ．−Ｋ．Ｃｈｉｕ，Ｌ．Ｃ．Ｓｈｅｕ，Ｐ．−Ｙ．Ｔｓａｉ，Ｌ．−Ｇ．Ｙａｏ，Ｓ．−Ｃ．Ｃｈｅｎ，Ｈ．−Ｊ．Ｔａｏ，Ｙ．−Ｃ．Ｙｅｏ，Ｗ．−Ｃ．Ｌｅｅ，ａｎｄ Ｃ．Ｈｕ“Ｓｕｂｓｔｒａｔｅ−Ｓｔｒａｉｎｅｄ Ｓｉｌｉｃｏｎ Ｔｅｃｈｎｏｌｏｇｙ：Ｐｒｏｃｅｓｓ Ｉｎｔｅｇｒａｔｉｏｎ”２００３ ＩＥＥＥ ３．４．１−３．４．４ In conventional semiconductor devices, for example, as disclosed in Non-Patent Documents 1 and 2, by applying tensile stress to a semiconductor layer having a channel region, the mobility of electrons and holes is improved and formed in the semiconductor layer. There is a method of speeding up the field effect transistor.
K. Rim, K.M. Chan, D.C. Boyd, J .; Ott, N.M. Kiymko, F.M. Casdone, L.M. Tai, S .; Koester, M.C. Cobb, D.C. Canaperi, B.M. To, E .; Duch, I.D. Babich, R.A. Carruthers, P.M. Saunders, G.M. Walker, Y. et al. Zhang, M .; Steen, and M.M. Ieon “Fabrication and Mobility Characeristics of Ultra-thin Strained Si Dirty on Insulator (SSDOI) MOSFETs” 2003 IEEE 3.1.1-3.1.4. H. C. -H. Wang, Y .; -P. Wang, S.W. -J. Chen, C.I. -H. Ge, S.M. M.M. Ting, J .; -Y. Kung, R.A. -L. Hwang, H .; -K. Chiu, L. C. Sheu, P .; -Y. Tsai, L .; -G. Yao, S .; -C. Chen, H .; -J. Tao, Y .; -C. Yeo, W .; -C. Lee, and C.L. Hu “Substrate-Strained Silicon Technology: Process Integration” 2003 IEEE 3.4.1-3.4.4.

しかしながら、半導体層に引っ張り応力を加えると、ドレイン耐圧が低下し、引っ張り応力がかかった半導体層に高電圧駆動の電界効果トランジスタを形成すると、電界効果トランジスタの信頼性が劣化する。このため、引っ張り応力がかかった半導体層に形成され、低電圧で高速動作させることが可能な電界効果トランジスタと、高電圧駆動の電界効果トランジスタを同一基板上に形成することができないという問題があった。   However, when tensile stress is applied to the semiconductor layer, the drain breakdown voltage decreases, and when a field-effect transistor driven at high voltage is formed in the semiconductor layer to which tensile stress is applied, the reliability of the field-effect transistor is degraded. For this reason, there is a problem that a field effect transistor that is formed in a semiconductor layer subjected to tensile stress and can be operated at high speed with a low voltage and a field effect transistor that is driven at a high voltage cannot be formed on the same substrate. It was.

そこで、本発明の目的は、引っ張り応力がかかった半導体層が設けられた基板上に高電圧駆動デバイスを形成することが可能な半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。   Accordingly, an object of the present invention is to provide a semiconductor substrate, a semiconductor device, a semiconductor substrate manufacturing method, and a semiconductor device manufacturing method capable of forming a high-voltage driving device on a substrate provided with a semiconductor layer subjected to tensile stress. Is to provide.

上述した課題を解決するために、本発明の一態様に係る半導体基板によれば、絶縁体上に形成された無歪み半導体領域と、前記絶縁体上に形成された引っ張り応力による歪み半導体領域とを備えることを特徴とする。
これにより、無歪み半導体領域および歪み半導体領域を同一の基板上に形成することが可能となるとともに、無歪み半導体領域および歪み半導体領域を絶縁体で素子分離することができる。このため、歪み半導体領域の寄生容量を低減させることを可能としつつ、電子とホールの移動度を向上させることが可能となり、歪み半導体領域に形成された電界効果トランジスタの高速化を図ることが可能となるとともに、無歪み半導体領域に電界効果トランジスタを形成することで、ドレイン耐圧の低下を抑制することが可能となる。この結果、低電圧動作デバイスと高電圧駆動デバイスとを同一基板上に形成した場合においても、高電圧駆動デバイスの信頼性の劣化を抑制しつつ、低電圧動作デバイスの高速化を図ることが可能となり、半導体装置の高密度集積化を可能としつつ、半導体装置の低消費電力化および高速化を図ることができる。 In order to solve the above-described problem, according to a semiconductor substrate of one embodiment of the present invention, an unstrained semiconductor region formed on an insulator, and a strained semiconductor region formed on the insulator due to tensile stress, It is characterized by providing.
Accordingly, the unstrained semiconductor region and the strained semiconductor region can be formed on the same substrate, and the unstrained semiconductor region and the strained semiconductor region can be separated from each other by an insulator. For this reason, it is possible to improve the mobility of electrons and holes while reducing the parasitic capacitance of the strained semiconductor region, and to increase the speed of the field effect transistor formed in the strained semiconductor region. In addition, by forming a field effect transistor in the unstrained semiconductor region, it is possible to suppress a decrease in drain breakdown voltage. As a result, even when a low-voltage operating device and a high-voltage driving device are formed on the same substrate, it is possible to increase the speed of the low-voltage operating device while suppressing deterioration of the reliability of the high-voltage driving device. Thus, it is possible to achieve low power consumption and high speed of the semiconductor device while enabling high-density integration of the semiconductor device.

また、本発明の一態様に係る半導体基板によれば、前記無歪み半導体領域は、Ｓｉの単一層から構成され、前記歪み半導体領域はＳｉとＳｉＧｅとの積層構造から構成されていることを特徴とする。
これにより、歪み半導体領域をエピタキシャル成長で形成することが可能となり、歪み半導体領域を単結晶半導体で構成することが可能となるとともに、歪み半導体領域の表面にＳｉ層を設けることが可能となる。このため、Ｓｉの熱酸化にてゲート絶縁膜を形成することが可能となり、ゲート絶縁膜と半導体領域との界面順位を低減させることができる。この結果、電流リークを低減させることを可能としつつ、無歪み半導体領域および歪み半導体領域とを同一の基板上に形成することができ、高信頼性化された高電圧駆動デバイスと、高速かつ低消費電力化された低電圧動作デバイスとを同一基板上に混載することができる。 Further, according to the semiconductor substrate of one aspect of the present invention, the unstrained semiconductor region is composed of a single layer of Si, and the strained semiconductor region is composed of a stacked structure of Si and SiGe. And
Thus, the strained semiconductor region can be formed by epitaxial growth, the strained semiconductor region can be formed of a single crystal semiconductor, and an Si layer can be provided on the surface of the strained semiconductor region. Therefore, the gate insulating film can be formed by thermal oxidation of Si, and the interface order between the gate insulating film and the semiconductor region can be reduced. As a result, it is possible to form a non-strained semiconductor region and a strained semiconductor region on the same substrate while making it possible to reduce current leakage, a highly reliable high-voltage drive device, and high speed and low speed. A low-voltage operation device with reduced power consumption can be mounted on the same substrate.

また、本発明の一態様に係る半導体基板によれば、前記無歪み半導体領域の半導体層の膜厚は、前記歪み半導体領域の半導体層の膜厚よりも厚いことを特徴とする。
これにより、完全空乏型電界効果トランジスタと、部分空乏型電界効果トランジスタとを同一基板上に混載することが可能となり、低電圧で高速動作させることが可能な電界効果トランジスタと、耐圧に優れた電界効果トランジスタとを同一基板上に混載することが可能となる。 In addition, according to the semiconductor substrate of one embodiment of the present invention, the thickness of the semiconductor layer in the unstrained semiconductor region is larger than the thickness of the semiconductor layer in the strained semiconductor region.
As a result, a fully depleted field effect transistor and a partially depleted field effect transistor can be mounted on the same substrate, and a field effect transistor capable of high-speed operation at a low voltage, and an electric field with excellent withstand voltage. The effect transistor can be mixedly mounted on the same substrate.

また、本発明の一態様に係る半導体装置によれば、無歪み半導体層および引っ張り応力による歪み半導体層が形成された支持基板と、前記歪み半導体層に形成された低電圧駆動の電界効果トランジスタと、前記無歪み半導体層に形成された高電圧駆動の電界効果トランジスタとを備えることを特徴とする。
これにより、無歪み半導体層および歪み半導体層を同一の基板上に形成することが可能となり、低電圧で高速動作させることが可能な電界効果トランジスタと、信頼性が高く耐圧に優れた電界効果トランジスタとを同一基板上に混載することが可能となる。 In addition, according to the semiconductor device of one embodiment of the present invention, the support substrate on which the unstrained semiconductor layer and the strained semiconductor layer due to tensile stress are formed, and the low-voltage-driven field effect transistor formed on the strained semiconductor layer; And a high-voltage field effect transistor formed in the unstrained semiconductor layer.
As a result, it is possible to form an unstrained semiconductor layer and a strained semiconductor layer on the same substrate, and a field effect transistor capable of operating at high speed with a low voltage, and a field effect transistor with high reliability and excellent withstand voltage. Can be mixed and mounted on the same substrate.

また、本発明の一態様に係る半導体装置によれば、前記無歪み半導体層は、Ｓｉの単一層から構成され、前記歪み半導体層はＳｉＧｅ上に積層されたＳｉから構成されていることを特徴とする。
これにより、Ｓｉの熱酸化にてゲート絶縁膜を形成することが可能となり、ゲート絶縁膜と半導体領域との界面順位を低減させることができる。この結果、電流リークを低減させることを可能としつつ、無歪み半導体領域および歪み半導体領域とを同一の基板上に形成することができ、低電圧で高速動作させることが可能な電界効果トランジスタと、信頼性が高く耐圧に優れた電界効果トランジスタとを同一基板上に混載することが可能となる。 In the semiconductor device according to one aspect of the present invention, the unstrained semiconductor layer is composed of a single Si layer, and the strained semiconductor layer is composed of Si stacked on SiGe. And
As a result, the gate insulating film can be formed by thermal oxidation of Si, and the interface order between the gate insulating film and the semiconductor region can be reduced. As a result, it is possible to form a non-strained semiconductor region and a strained semiconductor region on the same substrate while allowing current leakage to be reduced, and a field effect transistor capable of operating at a low voltage and a high speed, A field effect transistor having high reliability and excellent withstand voltage can be mixedly mounted on the same substrate.

また、本発明の一態様に係る半導体基板の製造方法によれば、支持基板上に形成された第１半導体層上の第１領域および第２領域に酸化防止膜を成膜する工程と、前記酸化防止膜を選択的に除去することにより、前記第１半導体層の第１領域を露出させる工程と、前記酸化防止膜をマスクとしてエピタキシャル成長を行うことにより、前記第１領域の第１半導体層上に第２半導体層を選択的に形成する工程と、前記酸化防止膜をマスクとして前記第１領域の第２半導体層を選択的に熱酸化することにより、前記第２半導体層の構成成分を前記第１領域の第１半導体層に拡散させ、前記第１領域に第３半導体層を形成する工程と、前記第２領域に形成された第１半導体層上の酸化防止膜を除去する工程と、前記第１領域に形成された第３半導体層上の酸化膜を除去する工程と、前記第１領域の第３半導体層および前記第２領域の第１半導体層上に第４半導体層を形成する工程とを備えることを特徴とする。   In addition, according to the method for manufacturing a semiconductor substrate according to one aspect of the present invention, the step of forming the antioxidant film in the first region and the second region on the first semiconductor layer formed on the support substrate; A step of exposing the first region of the first semiconductor layer by selectively removing the antioxidant film and an epitaxial growth using the antioxidant film as a mask are performed on the first semiconductor layer of the first region. Forming a second semiconductor layer selectively, and selectively thermally oxidizing the second semiconductor layer in the first region using the antioxidant film as a mask, whereby the constituent components of the second semiconductor layer are Diffusing into the first semiconductor layer in the first region to form a third semiconductor layer in the first region; removing the antioxidant film on the first semiconductor layer formed in the second region; Third semiconductor formed in the first region Removing the oxide film above, characterized in that it comprises a step of forming a fourth semiconductor layer on the third semiconductor layer and the first semiconductor layer of the second region of the first region.

これにより、エピタキシャル成長および熱処理を行うことで、材質の異なる半導体層を同一基板上に形成することが可能となるとともに、同一の酸化防止膜を用いることで、エピタキシャル成長および熱酸化を選択的に行うことができる。このため、製造工程の煩雑化を抑制しつつ、無歪み半導体層および歪み半導体層を同一の基板上に精度よく形成することが可能となるとともに、結晶品質を良好に維持することができる。   This makes it possible to form semiconductor layers of different materials on the same substrate by performing epitaxial growth and heat treatment, and selectively perform epitaxial growth and thermal oxidation by using the same antioxidant film. Can do. For this reason, it is possible to accurately form the unstrained semiconductor layer and the strained semiconductor layer on the same substrate while suppressing complication of the manufacturing process, and it is possible to maintain good crystal quality.

また、本発明の一態様に係る半導体基板の製造方法によれば、支持基板上に形成された第１半導体層上の第１領域および第２領域に絶縁膜を成膜する工程と、前記絶縁膜を選択的に除去することにより、前記第１半導体層の第１領域を露出させる工程と、前記絶縁膜をマスクとして前記第１半導体層のハーフエッチングを行うことにより、前記第１領域の第１半導体層に段差を形成する工程と、前記絶縁膜をマスクとしてエピタキシャル成長を行うことにより、前記第１領域の第１半導体層の段差を第２半導体層にて埋め込む工程と、前記第１半導体層上の絶縁膜を除去する工程と、第１領域の第２半導体層上および前記絶縁膜が除去された第２領域の第１半導体層上に第３半導体層を形成する工程とを備えることを特徴とする。   In addition, according to the method for manufacturing a semiconductor substrate according to one embodiment of the present invention, a process of forming an insulating film in the first region and the second region on the first semiconductor layer formed over the supporting substrate, and the insulating The step of exposing the first region of the first semiconductor layer by selectively removing the film and the half etching of the first semiconductor layer by using the insulating film as a mask make it possible to expose the first region of the first region. A step of forming a step in one semiconductor layer, a step of filling the step of the first semiconductor layer in the first region with a second semiconductor layer by performing epitaxial growth using the insulating film as a mask, and the first semiconductor layer Removing the upper insulating film; and forming a third semiconductor layer on the second semiconductor layer in the first region and on the first semiconductor layer in the second region from which the insulating film has been removed. Features.

これにより、エピタキシャル成長を行うことで、表面を平坦化することを可能としつつ、無歪み半導体層および歪み半導体層を同一の基板上に精度よく形成することが可能となるとともに、結晶品質を良好に維持することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、支持基板上に形成された第１半導体層上の第１領域および第２領域に酸化防止膜を成膜する工程と、前記酸化防止膜を選択的に除去することにより、前記第１半導体層の第１領域を露出させる工程と、前記酸化防止膜をマスクとしてエピタキシャル成長を行うことにより、前記第１領域の第１半導体層上に第２半導体層を選択的に形成する工程と、前記酸化防止膜をマスクとして前記第１領域の第２半導体層を選択的に熱酸化することにより、前記第２半導体層の構成成分を前記第１領域の第１半導体層に拡散させ、前記第１領域に第３半導体層を形成する工程と、前記第２領域に形成された第１半導体層上の酸化防止膜を除去する工程と、前記第１領域に形成された第３半導体層上の酸化膜を除去する工程と、前記第１領域の第３半導体層および前記第２領域の第１半導体層上に第４半導体層を形成する工程と、前記第１領域の第４半導体層に低電圧駆動の電界効果トランジスタを形成する工程と、前記第２領域の第４半導体層に高電圧駆動の電界効果トランジスタを形成する工程とを備えることを特徴とする。 As a result, it is possible to form the unstrained semiconductor layer and the strained semiconductor layer with high accuracy on the same substrate while making the surface flat by performing epitaxial growth, and to improve the crystal quality. Can be maintained.
In addition, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, the step of forming the antioxidant film in the first region and the second region on the first semiconductor layer formed on the support substrate; A step of exposing the first region of the first semiconductor layer by selectively removing the antioxidant film and an epitaxial growth using the antioxidant film as a mask are performed on the first semiconductor layer of the first region. Forming a second semiconductor layer selectively, and selectively thermally oxidizing the second semiconductor layer in the first region using the antioxidant film as a mask, whereby the constituent components of the second semiconductor layer are Diffusing into the first semiconductor layer in the first region to form a third semiconductor layer in the first region; removing the antioxidant film on the first semiconductor layer formed in the second region; Third semiconductor formed in the first region Removing the upper oxide film; forming a fourth semiconductor layer on the third semiconductor layer in the first region and the first semiconductor layer in the second region; and a fourth semiconductor layer in the first region A step of forming a low-voltage driven field effect transistor and a step of forming a high-voltage driven field effect transistor in the fourth semiconductor layer of the second region.

これにより、製造工程の煩雑化を抑制しつつ、無歪み半導体層および歪み半導体層を同一の基板上に精度よく形成することが可能となるとともに、結晶品質を良好に維持することができる。このため、低電圧で高速動作させることが可能な電界効果トランジスタと、信頼性が高く耐圧に優れた電界効果トランジスタとを同一基板上に混載することが可能となる。   Accordingly, it is possible to accurately form the unstrained semiconductor layer and the strained semiconductor layer on the same substrate while suppressing complication of the manufacturing process, and it is possible to maintain good crystal quality. Therefore, a field effect transistor that can be operated at high speed with a low voltage and a field effect transistor that has high reliability and excellent withstand voltage can be mounted on the same substrate.

また、本発明の一態様に係る半導体装置の製造方法によれば、支持基板上に形成された第１半導体層上の第１領域および第２領域に絶縁膜を成膜する工程と、前記絶縁膜を選択的に除去することにより、前記第１半導体層の第１領域を露出させる工程と、前記絶縁膜をマスクとして前記第１半導体層のハーフエッチングを行うことにより、前記第１領域の第１半導体層に段差を形成する工程と、前記絶縁膜をマスクとしてエピタキシャル成長を行うことにより、前記第１領域の第１半導体層の段差を第２半導体層にて埋め込む工程と、前記第１半導体層上の絶縁膜を除去する工程と、第１領域の第２半導体層上および前記絶縁膜が除去された第２領域の第１半導体層上に第３半導体層を形成する工程と、前記第１領域の第３半導体層に低電圧駆動の電界効果トランジスタを形成する工程と、前記第２領域の第３半導体層に高電圧駆動の電界効果トランジスタを形成する工程とを備えることを特徴とする。   In addition, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, the step of forming an insulating film in the first region and the second region on the first semiconductor layer formed over the supporting substrate, and the insulating The step of exposing the first region of the first semiconductor layer by selectively removing the film and the half etching of the first semiconductor layer by using the insulating film as a mask make it possible to expose the first region of the first region. A step of forming a step in one semiconductor layer, a step of filling the step of the first semiconductor layer in the first region with a second semiconductor layer by performing epitaxial growth using the insulating film as a mask, and the first semiconductor layer Removing the upper insulating film; forming a third semiconductor layer on the second semiconductor layer in the first region; and forming the third semiconductor layer on the first semiconductor layer in the second region from which the insulating film has been removed; Low voltage on the third semiconductor layer in the region Forming a field effect transistor of the dynamic, characterized in that it comprises a step of forming a third field effect transistor having a high voltage driven semiconductor layer of the second region.

これにより、エピタキシャル成長を行うことで、表面を平坦化することを可能としつつ、無歪み半導体層および歪み半導体層を同一の基板上に精度よく形成することが可能となるとともに、結晶品質を良好に維持することができる。このため、低電圧で高速動作させることが可能な電界効果トランジスタと、信頼性が高く耐圧に優れた電界効果トランジスタとを同一基板上に混載することが可能となる。   As a result, it is possible to form the unstrained semiconductor layer and the strained semiconductor layer with high accuracy on the same substrate while making the surface flat by performing epitaxial growth, and to improve the crystal quality. Can be maintained. Therefore, a field effect transistor that can be operated at high speed with a low voltage and a field effect transistor that has high reliability and excellent withstand voltage can be mounted on the same substrate.

以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１および図２は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、支持基板１上には絶縁層２が形成され、絶縁層２上には第１単結晶半導体層３が形成されている。ここで、支持基板１上には、歪み半導体領域Ｒ１および無歪み半導体領域Ｒ２を設けることができる。なお、支持基板１としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどの半導体基板を用いるようにしてもよく、ガラス、サファイアまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、第１単結晶半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、絶縁層２としては、例えば、ＳｉＯ2、ＳｉＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、第１単結晶半導体層３が絶縁層２上に形成された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、第１単結晶半導体層３の代わりに、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。 Hereinafter, a semiconductor device and a manufacturing method thereof according to embodiments of the present invention will be described with reference to the drawings.
1 and 2 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the first embodiment of the present invention.
In FIG. 1A, an insulating layer 2 is formed on a support substrate 1, and a first single crystal semiconductor layer 3 is formed on the insulating layer 2. Here, on the support substrate 1, the strained semiconductor region R1 and the unstrained semiconductor region R2 can be provided. The support substrate 1 may be a semiconductor substrate such as Si, Ge, SiGe, GaAs, InP, GaP, GaN, SiC, or an insulating substrate such as glass, sapphire, or ceramic. Also good. Moreover, as a material of the 1st single crystal semiconductor layer 3, Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN, ZnSe etc. can be used, for example, As the insulating layer 2, For example, an insulating layer such as SiO 2 , SiON, or Si 3 N 4 or a buried insulating film can be used. In addition, as the semiconductor substrate in which the first single crystal semiconductor layer 3 is formed on the insulating layer 2, for example, an SOI substrate can be used. As the SOI substrate, a SIMOX (Separation by Implanted Oxgen) substrate, a bonded substrate is used. Alternatively, a laser annealing substrate or the like can be used. Further, a polycrystalline semiconductor layer or an amorphous semiconductor layer may be used instead of the first single crystal semiconductor layer 3.

次に、ＣＶＤなどの方法により、第１単結晶半導体層３上の全面に酸化防止膜４を成膜する。なお、酸化防止膜４としては、例えば、シリコン窒化膜またはシリコン酸化膜とシリコン窒化膜との積層構造を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜４をパターニングすることにより、無歪み半導体領域Ｒ２の第１単結晶半導体層３を酸化防止膜４で覆ったまま、歪み半導体領域Ｒ１の第１単結晶半導体層３を露出させる。   Next, an antioxidant film 4 is formed on the entire surface of the first single crystal semiconductor layer 3 by a method such as CVD. As the antioxidant film 4, for example, a silicon nitride film or a laminated structure of a silicon oxide film and a silicon nitride film can be used. Then, by patterning the antioxidant film 4 using a photolithography technique and an etching technique, the first single crystal semiconductor layer 3 in the unstrained semiconductor region R2 is covered with the antioxidant film 4, and the first in the strained semiconductor region R1 is covered. 1 single crystal semiconductor layer 3 is exposed.

次に、図１（ｂ）に示すように、酸化防止膜４をマスクとしてエピタキシャル成長を行うことにより、第１単結晶半導体層３上に第２単結晶半導体層５を形成する。ここで、無歪み半導体領域Ｒ２の第１単結晶半導体層３を酸化防止膜４で覆ったまま、エピタキシャル成長を行うことにより、歪み半導体領域Ｒ１の第１単結晶半導体層３上に第２単結晶半導体層５を選択的に形成することができる。   Next, as shown in FIG. 1B, the second single crystal semiconductor layer 5 is formed on the first single crystal semiconductor layer 3 by performing epitaxial growth using the antioxidant film 4 as a mask. Here, the second single crystal is formed on the first single crystal semiconductor layer 3 in the strained semiconductor region R1 by performing epitaxial growth while covering the first single crystal semiconductor layer 3 in the unstrained semiconductor region R2 with the antioxidant film 4. The semiconductor layer 5 can be selectively formed.

なお、第２単結晶半導体層５の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができる。ここで、第１単結晶半導体層３の材質としてＳｉを用いた場合、第２単結晶半導体層５の材質としてＳｉＧｅを用いることが好ましい。これにより、第１単結晶半導体層３と第２単結晶半導体層５との格子定数を近づけることが可能となり、結晶品質の良好な第２単結晶半導体層５を第１単結晶半導体層３上に安定して形成することができる。   In addition, as a material of the 2nd single crystal semiconductor layer 5, Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN, ZnSe etc. can be used, for example. Here, when Si is used as the material of the first single crystal semiconductor layer 3, it is preferable to use SiGe as the material of the second single crystal semiconductor layer 5. As a result, the lattice constants of the first single crystal semiconductor layer 3 and the second single crystal semiconductor layer 5 can be made closer to each other, and the second single crystal semiconductor layer 5 having good crystal quality can be formed on the first single crystal semiconductor layer 3. Can be formed stably.

次に、図１（ｃ）に示すように、酸化防止膜４をマスクとして第２単結晶半導体層５の熱処理を行うことにより、第２単結晶半導体層５を熱酸化させるとともに、第２単結晶半導体層５の構成成分を歪み半導体領域Ｒ１の第１単結晶半導体層３内に拡散させ、歪み半導体領域Ｒ１の第１単結晶半導体層３を第３単結晶半導体層３´に変換するとともに、第３単結晶半導体層３´上に酸化膜６を形成する。   Next, as shown in FIG. 1C, the second single crystal semiconductor layer 5 is thermally oxidized using the antioxidant film 4 as a mask to thermally oxidize the second single crystal semiconductor layer 5, and the second single crystal semiconductor layer 5 is thermally oxidized. The constituent components of the crystalline semiconductor layer 5 are diffused into the first single crystal semiconductor layer 3 in the strained semiconductor region R1, and the first single crystal semiconductor layer 3 in the strained semiconductor region R1 is converted into a third single crystal semiconductor layer 3 ′. Then, an oxide film 6 is formed on the third single crystal semiconductor layer 3 ′.

例えば、第１単結晶半導体層３の材質としてＳｉ、第２単結晶半導体層５の材質としてＳｉＧｅを用いた場合、第２単結晶半導体層５を熱酸化させると、ＳｉＧｅの構成成分のうちＳｉは酸化されてＳｉＯ2となり、第１単結晶半導体層３上に酸化膜６が形成されるとともに、Ｇｅは酸化されないので、第１単結晶半導体層３に拡散し、第３単結晶半導体層３´としてＳｉxＧｅ1-xが形成される。 For example, when Si is used as the material of the first single crystal semiconductor layer 3 and SiGe is used as the material of the second single crystal semiconductor layer 5, when the second single crystal semiconductor layer 5 is thermally oxidized, Si among constituent components of SiGe. Is oxidized to become SiO 2 , and an oxide film 6 is formed on the first single crystal semiconductor layer 3 and Ge is not oxidized, so that it diffuses into the first single crystal semiconductor layer 3 and the third single crystal semiconductor layer 3 Si x Ge 1-x is formed as'.

なお、酸化防止膜４をマスクとして第２単結晶半導体層５のエピタキシャル成長および熱処理を行うことにより、製造工程の煩雑化を抑制しつつ、材質の互いに異なる第１単結晶半導体層３および第３単結晶半導体層３´を同一の支持基板１上に形成することが可能となるとともに、第１単結晶半導体層３および第３単結晶半導体層３´の結晶品質を良好に維持することができる。   In addition, by performing epitaxial growth and heat treatment of the second single crystal semiconductor layer 5 using the antioxidant film 4 as a mask, the first single crystal semiconductor layer 3 and the third single crystal different in material are suppressed while suppressing the complexity of the manufacturing process. The crystal semiconductor layer 3 ′ can be formed on the same support substrate 1, and the crystal quality of the first single crystal semiconductor layer 3 and the third single crystal semiconductor layer 3 ′ can be favorably maintained.

次に、図２（ａ）に示すように、歪み半導体領域Ｒ１の第３単結晶半導体層３´上の酸化膜６を除去するとともに、無歪み半導体領域Ｒ２の第１単結晶半導体層３上の酸化防止膜４を除去する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、第１単結晶半導体層３と第３単結晶半導体層３´との境界部分を除去することにより、第１単結晶半導体層３と第３単結晶半導体層３´とをメサ分離する。   Next, as shown in FIG. 2A, the oxide film 6 on the third single crystal semiconductor layer 3 ′ in the strained semiconductor region R1 is removed and the first single crystal semiconductor layer 3 in the unstrained semiconductor region R2 is removed. The antioxidant film 4 is removed. Then, the first single crystal semiconductor layer 3 and the third single crystal are removed by removing the boundary portion between the first single crystal semiconductor layer 3 and the third single crystal semiconductor layer 3 ′ by using a photolithography technique and an etching technique. The semiconductor layer 3 ′ is mesa-separated.

ここで、第１単結晶半導体層３と第３単結晶半導体層３´との境界部分を除去することにより、第１単結晶半導体層３と第３単結晶半導体層３´との境界部分に発生した欠陥領域を除去することができる。そして、第３単結晶半導体層３´の熱処理を行うことにより、第３単結晶半導体層３´をリラックスさせるとともに、第３単結晶半導体層３´の結晶欠陥を回復させる。   Here, the boundary portion between the first single crystal semiconductor layer 3 and the third single crystal semiconductor layer 3 ′ is removed by removing the boundary portion between the first single crystal semiconductor layer 3 and the third single crystal semiconductor layer 3 ′. The generated defective area can be removed. Then, by performing heat treatment on the third single crystal semiconductor layer 3 ′, the third single crystal semiconductor layer 3 ′ is relaxed and crystal defects of the third single crystal semiconductor layer 3 ′ are recovered.

次に、図２（ｂ）に示すように、エピタキシャル成長を用いることにより、無歪み半導体領域Ｒ２の第１単結晶半導体層３上および歪み半導体領域Ｒ１の第３単結晶半導体層３´上に第４単結晶半導体層７を形成する。ここで、第４単結晶半導体層７の材質は、第１単結晶半導体層３の材質と同じで、第３単結晶半導体層３の材質と異なるように選択することが好ましい。これにより、無歪み半導体領域Ｒ２では、第１単結晶半導体層３と第４単結晶半導体層７との格子定数を一致させて、無歪み半導体領域Ｒ２の第４単結晶半導体層７に歪みが発生しないようにすることが可能となるとともに、歪み半導体領域Ｒ１では、第３単結晶半導体層３´と第４単結晶半導体層７との格子定数が一致しないようにして、歪み半導体領域Ｒ１の第４単結晶半導体層７に歪みを発生させることが可能となり、歪み半導体領域Ｒ１および無歪み半導体領域Ｒ２を同一の支持基板１上に形成することが可能となる。   Next, as shown in FIG. 2B, by using epitaxial growth, the first single crystal semiconductor layer 3 in the unstrained semiconductor region R2 and the third single crystal semiconductor layer 3 ′ in the strained semiconductor region R1 are used. Four single crystal semiconductor layers 7 are formed. Here, the material of the fourth single crystal semiconductor layer 7 is preferably the same as the material of the first single crystal semiconductor layer 3 and is selected so as to be different from the material of the third single crystal semiconductor layer 3. Thereby, in the unstrained semiconductor region R2, the lattice constants of the first single crystal semiconductor layer 3 and the fourth single crystal semiconductor layer 7 are made to coincide with each other, so that the fourth single crystal semiconductor layer 7 in the unstrained semiconductor region R2 is strained. In the strained semiconductor region R1, the lattice constants of the third single crystal semiconductor layer 3 ′ and the fourth single crystal semiconductor layer 7 do not coincide with each other in the strained semiconductor region R1. Strain can be generated in the fourth single crystal semiconductor layer 7, and the strained semiconductor region R1 and the unstrained semiconductor region R2 can be formed on the same support substrate 1.

例えば、第１単結晶半導体層３の材質としてＳｉ、第２単結晶半導体層５の材質としてＳｉＧｅを用いた場合、第４単結晶半導体層７の材質としてＳｉを用いることが好ましい。これにより、無歪み半導体領域Ｒ２の第４単結晶半導体層７に歪みが発生しないようにすることが可能となるとともに、歪み半導体領域Ｒ１の第４単結晶半導体層７に引っ張り応力による歪みを発生させることが可能となる。このため、無歪み半導体領域Ｒ２では、第４単結晶半導体層７のバンドギャップの拡大を抑制して、耐圧を確保することが可能となるとともに、歪み半導体領域Ｒ１では、第４単結晶半導体層７の電子とホールの移動度を向上させることができる。   For example, when Si is used as the material of the first single crystal semiconductor layer 3 and SiGe is used as the material of the second single crystal semiconductor layer 5, it is preferable to use Si as the material of the fourth single crystal semiconductor layer 7. As a result, it is possible to prevent the fourth single crystal semiconductor layer 7 in the unstrained semiconductor region R2 from being strained, and to generate strain due to tensile stress in the fourth single crystal semiconductor layer 7 in the strained semiconductor region R1. It becomes possible to make it. For this reason, in the unstrained semiconductor region R2, it is possible to suppress the expansion of the band gap of the fourth single crystal semiconductor layer 7 to ensure a breakdown voltage, and in the strained semiconductor region R1, the fourth single crystal semiconductor layer R2 can be secured. 7 mobility of electrons and holes can be improved.

次に、図２（ｃ）に示すように、第４単結晶半導体層７の熱酸化を行うことにより、歪み半導体領域Ｒ１および無歪み半導体領域Ｒ２の第４単結晶半導体層７上にゲート絶縁膜８ａ、８ｂをそれぞれ形成する。ここで、無歪み半導体領域Ｒ２のゲート絶縁膜８ｂは、歪み半導体領域Ｒ１のゲート絶縁膜８ａよりも厚くすることができる。なお、ゲート絶縁膜８ｂをゲート絶縁膜８ａよりも厚くする方法としては、第４単結晶半導体層７の熱酸化を行うことにより、歪み半導体領域Ｒ１および無歪み半導体領域Ｒ２の第４単結晶半導体層７上に同じ膜厚の熱酸化膜を形成する。そして、歪み半導体領域Ｒ１の熱酸化膜を除去した後、第４単結晶半導体層７の熱酸化を再び行うことにより、歪み半導体領域Ｒ１の第４単結晶半導体層７上に規定の膜厚の熱酸化膜を形成するとともに、無歪み半導体領域Ｒ２の第４単結晶半導体層７上の熱酸化膜の膜厚を増加させることができる。   Next, as shown in FIG. 2C, the fourth single crystal semiconductor layer 7 is thermally oxidized to perform gate insulation on the fourth single crystal semiconductor layer 7 in the strained semiconductor region R1 and the unstrained semiconductor region R2. Films 8a and 8b are formed, respectively. Here, the gate insulating film 8b in the unstrained semiconductor region R2 can be thicker than the gate insulating film 8a in the strained semiconductor region R1. Note that, as a method of making the gate insulating film 8b thicker than the gate insulating film 8a, the fourth single crystal semiconductor layer 7 is thermally oxidized to perform the fourth single crystal semiconductor in the strained semiconductor region R1 and the unstrained semiconductor region R2. A thermal oxide film having the same thickness is formed on the layer 7. Then, after removing the thermal oxide film in the strained semiconductor region R1, thermal oxidation of the fourth single crystal semiconductor layer 7 is performed again, so that a predetermined film thickness is formed on the fourth single crystal semiconductor layer 7 in the strained semiconductor region R1. A thermal oxide film can be formed and the thickness of the thermal oxide film on the fourth single crystal semiconductor layer 7 in the unstrained semiconductor region R2 can be increased.

そして、ＣＶＤなどの方法により、ゲート絶縁膜８ａ、８ｂが形成された第４単結晶半導体層７上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、歪み半導体領域Ｒ１および無歪み半導体領域Ｒ２の第４単結晶半導体層７上にゲート電極９ａ、９ｂをそれぞれ形成する。   Then, a polycrystalline silicon layer is formed on the fourth single crystal semiconductor layer 7 on which the gate insulating films 8a and 8b are formed by a method such as CVD. Then, by patterning the polycrystalline silicon layer using a photolithography technique and an etching technique, gate electrodes 9a and 9b are formed on the fourth single crystal semiconductor layer 7 in the strained semiconductor region R1 and the unstrained semiconductor region R2, respectively. .

そして、ゲート電極９ａ、９ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第４単結晶半導体層７内にイオン注入することにより、ゲート電極９ａ、９ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層１０ａ、１０ｂを、歪み半導体領域Ｒ１および無歪み半導体領域Ｒ２の第４単結晶半導体層７にそれぞれ形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層１０ａ、１０ｂが形成された第４単結晶半導体層７上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極９ａ、９ｂの側壁にサイドウォール１１ａ、１１ｂをそれぞれ形成する。そして、ゲート電極９ａ、９ｂおよびサイドウォール１１ａ、１１ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第４単結晶半導体層７内にイオン注入することにより、サイドウォール１１ａ、１１ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層１２ａ、１２ｂを、歪み半導体領域Ｒ１および無歪み半導体領域Ｒ２の第４単結晶半導体層７にそれぞれ形成する。   Then, by using the gate electrodes 9a and 9b as a mask, impurities such as As, P, and B are ion-implanted into the fourth single crystal semiconductor layer 7 to thereby form low-concentration impurities disposed on both sides of the gate electrodes 9a and 9b. LDD layers 10a and 10b made of introduction layers are formed in the fourth single crystal semiconductor layer 7 of the strained semiconductor region R1 and the unstrained semiconductor region R2, respectively. Then, an insulating layer is formed on the fourth single crystal semiconductor layer 7 on which the LDD layers 10a and 10b are formed by a method such as CVD, and the insulating layer is etched back using anisotropic etching such as RIE. Side walls 11a and 11b are formed on the side walls of the gate electrodes 9a and 9b, respectively. Then, by using the gate electrodes 9a and 9b and the sidewalls 11a and 11b as masks, impurities such as As, P, and B are ion-implanted into the fourth single crystal semiconductor layer 7, thereby laterally extending the sidewalls 11a and 11b. Source / drain layers 12a and 12b made of high-concentration impurity introduced layers are formed in the fourth single crystal semiconductor layer 7 of the strained semiconductor region R1 and the unstrained semiconductor region R2, respectively.

これにより、歪み半導体領域Ｒ１および無歪み半導体領域Ｒ２を同一の支持基板１上に形成することが可能となるとともに、歪み半導体領域Ｒ１および無歪み半導体領域Ｒ２を絶縁体２で素子分離することができる。このため、歪み半導体領域Ｒ１の寄生容量を低減させることを可能としつつ、電子とホールの移動度を向上させることが可能となり、歪み半導体領域Ｒ１に形成された電界効果トランジスタの高速化を図ることが可能となるとともに、無歪み半導体領域Ｒ２に電界効果トランジスタを形成することで、ドレイン耐圧の低下を抑制することが可能となる。この結果、低電圧で高速動作させることが可能な電界効果トランジスタと、信頼性が高く耐圧に優れた電界効果トランジスタとを同一の支持基板１上に混載することが可能となり、半導体装置の高密度集積化を可能としつつ、半導体装置の低消費電力化および高速化を図ることができる。   Thus, the strained semiconductor region R1 and the unstrained semiconductor region R2 can be formed on the same support substrate 1, and the strained semiconductor region R1 and the unstrained semiconductor region R2 can be separated by the insulator 2. it can. For this reason, it is possible to improve the mobility of electrons and holes while reducing the parasitic capacitance of the strained semiconductor region R1, and to increase the speed of the field effect transistor formed in the strained semiconductor region R1. In addition, by forming a field effect transistor in the unstrained semiconductor region R2, it is possible to suppress a decrease in drain breakdown voltage. As a result, a field effect transistor capable of high-speed operation at a low voltage and a field effect transistor with high reliability and excellent withstand voltage can be mixedly mounted on the same support substrate 1, and the high density of the semiconductor device can be obtained. While enabling integration, it is possible to reduce the power consumption and speed of the semiconductor device.

また、第４単結晶半導体層７の材質としてＳｉを用いることにより、Ｓｉの熱酸化にてゲート絶縁膜８ａ、８ｂを形成することが可能となり、ゲート絶縁膜８ａ、８ｂと第４単結晶半導体層７との界面順位を低減させることができる。この結果、電流リークを低減させることを可能としつつ、歪み半導体領域Ｒ１および無歪み半導体領域Ｒ２を同一の支持基板１上に形成することができ、高信頼性化された高電圧駆動デバイスと、高速かつ低消費電力化された低電圧動作デバイスとを同一基板上に混載することができる。   Further, by using Si as the material of the fourth single crystal semiconductor layer 7, the gate insulating films 8a and 8b can be formed by thermal oxidation of Si, and the gate insulating films 8a and 8b and the fourth single crystal semiconductor can be formed. The interface order with the layer 7 can be reduced. As a result, the strained semiconductor region R1 and the unstrained semiconductor region R2 can be formed on the same support substrate 1 while allowing current leakage to be reduced, and a highly reliable high-voltage drive device, A low-voltage operation device with high speed and low power consumption can be mounted on the same substrate.

また、上述した実施形態では、第１単結晶半導体層３と第３単結晶半導体層３´との膜厚を互いに同一とした場合について説明したが、第３単結晶半導体層３´の膜厚を第１単結晶半導体層３の膜厚よりも薄くするようにしてもよい。これにより、完全空乏型電界効果トランジスタと、部分空乏型電界効果トランジスタとを同一の支持基板１上に混載することが可能となり、低電圧で高速動作させることが可能な電界効果トランジスタと、耐圧に優れた電界効果トランジスタとを同一の支持基板１上に混載することが可能となる。   In the above-described embodiment, the case where the film thicknesses of the first single crystal semiconductor layer 3 and the third single crystal semiconductor layer 3 ′ are the same is described. However, the film thickness of the third single crystal semiconductor layer 3 ′ is described. May be made thinner than the film thickness of the first single crystal semiconductor layer 3. As a result, a fully depleted field effect transistor and a partially depleted field effect transistor can be mixedly mounted on the same support substrate 1, and a field effect transistor capable of operating at high speed with a low voltage, An excellent field effect transistor can be mixedly mounted on the same support substrate 1.

なお、第３単結晶半導体層３´の膜厚を第１単結晶半導体層３の膜厚よりも薄くする方法としては、図１（ａ）の工程において第１単結晶半導体層３のハーフエッチングにより第１単結晶半導体層３を薄膜化してから、第２単結晶半導体層５のエピタキシャル成長を行うようにしてもよい。
図３および図４は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。 Note that as a method of making the film thickness of the third single crystal semiconductor layer 3 ′ thinner than the film thickness of the first single crystal semiconductor layer 3, half etching of the first single crystal semiconductor layer 3 is performed in the process of FIG. Alternatively, the first single crystal semiconductor layer 3 may be thinned, and then the second single crystal semiconductor layer 5 may be epitaxially grown.
3 and 4 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the second embodiment of the present invention.

図３（ａ）において、支持基板２１上には絶縁層２２が形成され、絶縁層２２上には第１単結晶半導体層２３が形成されている。ここで、支持基板２１上には、歪み半導体領域Ｒ１１および無歪み半導体領域Ｒ１２を設けることができる。
次に、ＣＶＤなどの方法により、第１単結晶半導体層２３上の全面に酸化膜２４を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜２４をパターニングすることにより、無歪み半導体領域Ｒ１２の第１単結晶半導体層２３を酸化膜２４で覆ったまま、歪み半導体領域Ｒ１１の第１単結晶半導体層２３を露出させる。 In FIG. 3A, an insulating layer 22 is formed on the support substrate 21, and a first single crystal semiconductor layer 23 is formed on the insulating layer 22. Here, the strained semiconductor region R11 and the unstrained semiconductor region R12 can be provided on the support substrate 21.
Next, an oxide film 24 is formed on the entire surface of the first single crystal semiconductor layer 23 by a method such as CVD. Then, by patterning the oxide film 24 using photolithography technology and etching technology, the first single crystal semiconductor layer 23 in the unstrained semiconductor region R12 is covered with the oxide film 24, and the first single crystal in the strained semiconductor region R11 is covered. The crystalline semiconductor layer 23 is exposed.

次に、図３（ｂ）に示すように、酸化防止膜２４をマスクとして第１単結晶半導体層２３のハーフエッチングを行うことにより、第１単結晶半導体層２３の歪み半導体領域Ｒ１１に段差２３ａを形成する。
次に、図３（ｃ）に示すように、酸化防止膜２４をマスクとしてエピタキシャル成長を行うことにより、第１単結晶半導体層２３上に第２単結晶半導体層２５を形成する。ここで、無歪み半導体領域Ｒ１２の第１単結晶半導体層２３を酸化防止膜２４で覆ったまま、エピタキシャル成長を行うことにより、歪み半導体領域Ｒ１１の第１単結晶半導体層２３上に第２単結晶半導体層２５を選択的に形成することができる。 Next, as shown in FIG. 3B, by performing half etching of the first single crystal semiconductor layer 23 using the antioxidant film 24 as a mask, a step 23a is formed in the strained semiconductor region R11 of the first single crystal semiconductor layer 23. Form.
Next, as shown in FIG. 3C, the second single crystal semiconductor layer 25 is formed on the first single crystal semiconductor layer 23 by performing epitaxial growth using the antioxidant film 24 as a mask. Here, the second single crystal is formed on the first single crystal semiconductor layer 23 in the strained semiconductor region R11 by performing epitaxial growth while covering the first single crystal semiconductor layer 23 in the unstrained semiconductor region R12 with the antioxidant film 24. The semiconductor layer 25 can be selectively formed.

なお、第１単結晶半導体層２３の材質としてＳｉを用いた場合、第２単結晶半導体層２５の材質としてＳｉＧｅを用いることが好ましい。これにより、第１単結晶半導体層２３と第２単結晶半導体層２５との格子定数を近づけることが可能となり、結晶品質の良好な第２単結晶半導体層２５を第１単結晶半導体層２３上に安定して形成することが可能となる。   Note that when Si is used as the material of the first single crystal semiconductor layer 23, SiGe is preferably used as the material of the second single crystal semiconductor layer 25. As a result, the lattice constants of the first single crystal semiconductor layer 23 and the second single crystal semiconductor layer 25 can be made closer to each other, and the second single crystal semiconductor layer 25 with good crystal quality can be formed on the first single crystal semiconductor layer 23. Can be formed stably.

次に、図４（ａ）に示すように、無歪み半導体領域Ｒ１２の第１単結晶半導体層２３上の酸化膜２４を除去する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、第１単結晶半導体層２３と第２単結晶半導体層２５との境界部分を除去することにより、第１単結晶半導体層２３と第２単結晶半導体層２５とをメサ分離する。
次に、図４（ｂ）に示すように、エピタキシャル成長を用いることにより、無歪み半導体領域Ｒ１２の第１単結晶半導体層２３上および歪み半導体領域Ｒ１１の第２単結晶半導体層２５上に第３単結晶半導体層２７を形成する。ここで、第３単結晶半導体層２７の材質は、第１単結晶半導体層２３の材質と同じで、第２単結晶半導体層２５の材質と異なるように選択することが好ましい。これにより、無歪み半導体領域Ｒ１２では、第１単結晶半導体層２３と第３単結晶半導体層２７との格子定数を一致させて、無歪み半導体領域Ｒ１２の第３単結晶半導体層２７に歪みが発生しないようにすることが可能となるとともに、歪み半導体領域Ｒ１１では、第２単結晶半導体層２５と第３単結晶半導体層２７との格子定数が一致しないようにして、歪み半導体領域Ｒ１１の第３単結晶半導体層２７に歪みを発生させることが可能となる。このため、第３単結晶半導体層２７の結晶品質を良好に維持しつつ、歪み半導体領域Ｒ１１および無歪み半導体領域Ｒ１２を同一の支持基板２１上に形成することが可能となる。 Next, as shown in FIG. 4A, the oxide film 24 on the first single crystal semiconductor layer 23 in the unstrained semiconductor region R12 is removed. Then, the first single crystal semiconductor layer 23 and the second single crystal semiconductor are removed by removing a boundary portion between the first single crystal semiconductor layer 23 and the second single crystal semiconductor layer 25 by using a photolithography technique and an etching technique. Layer 25 is mesa separated.
Next, as shown in FIG. 4B, by using epitaxial growth, the third single crystal semiconductor layer 23 in the unstrained semiconductor region R12 and the second single crystal semiconductor layer 25 in the strained semiconductor region R11 are third. A single crystal semiconductor layer 27 is formed. Here, the material of the third single crystal semiconductor layer 27 is preferably selected to be the same as the material of the first single crystal semiconductor layer 23 and different from the material of the second single crystal semiconductor layer 25. Thereby, in the unstrained semiconductor region R12, the lattice constants of the first single crystal semiconductor layer 23 and the third single crystal semiconductor layer 27 are made to coincide with each other, so that the third single crystal semiconductor layer 27 in the unstrained semiconductor region R12 is strained. In the strained semiconductor region R11, the lattice constants of the second single crystal semiconductor layer 25 and the third single crystal semiconductor layer 27 do not coincide with each other, so that the second strain of the strained semiconductor region R11. It is possible to generate strain in the three single crystal semiconductor layers 27. Therefore, it is possible to form the strained semiconductor region R11 and the unstrained semiconductor region R12 on the same support substrate 21 while maintaining the crystal quality of the third single crystal semiconductor layer 27 in a good state.

例えば、第１単結晶半導体層２３の材質としてＳｉ、第２単結晶半導体層２５の材質としてＳｉＧｅを用いた場合、第３単結晶半導体層２７の材質としてＳｉを用いることが好ましい。これにより、無歪み半導体領域Ｒ１２では、第３単結晶半導体層２７に歪みが発生しないようにすることが可能となるとともに、歪み半導体領域Ｒ１１では、第３単結晶半導体層２７に引っ張り応力による歪みを発生させることが可能となる。このため、無歪み半導体領域Ｒ１２の第３単結晶半導体層２７のバンドギャップの拡大を抑制して、耐圧を確保することが可能となるとともに、歪み半導体領域Ｒ１１の第３単結晶半導体層２７の電子とホールの移動度を向上させることができる。   For example, when Si is used as the material of the first single crystal semiconductor layer 23 and SiGe is used as the material of the second single crystal semiconductor layer 25, Si is preferably used as the material of the third single crystal semiconductor layer 27. Thereby, in the unstrained semiconductor region R12, it is possible to prevent the third single crystal semiconductor layer 27 from being strained. In the strained semiconductor region R11, the third single crystal semiconductor layer 27 is strained by tensile stress. Can be generated. For this reason, it is possible to suppress the expansion of the band gap of the third single crystal semiconductor layer 27 in the unstrained semiconductor region R12 and ensure the breakdown voltage, and the third single crystal semiconductor layer 27 in the strained semiconductor region R11. The mobility of electrons and holes can be improved.

次に、図４（ｃ）に示すように、第３単結晶半導体層２７の熱酸化を行うことにより、歪み半導体領域Ｒ１１および無歪み半導体領域Ｒ１２の第３単結晶半導体層２７上にゲート絶縁膜２８ａ、２８ｂをそれぞれ形成する。ここで、無歪み半導体領域Ｒ１２のゲート絶縁膜２８ｂは、歪み半導体領域Ｒ１１のゲート絶縁膜２８ａよりも厚くすることができる。   Next, as shown in FIG. 4C, the third single crystal semiconductor layer 27 is thermally oxidized to perform gate insulation on the third single crystal semiconductor layer 27 in the strained semiconductor region R11 and the unstrained semiconductor region R12. Films 28a and 28b are formed, respectively. Here, the gate insulating film 28b in the unstrained semiconductor region R12 can be thicker than the gate insulating film 28a in the strained semiconductor region R11.

そして、ＣＶＤなどの方法により、ゲート絶縁膜２８ａ、２８ｂが形成された第３単結晶半導体層２７上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、歪み半導体領域Ｒ１１および無歪み半導体領域Ｒ１２の第３単結晶半導体層２７上にゲート電極２９ａ、２９ｂをそれぞれ形成する。   Then, a polycrystalline silicon layer is formed on the third single crystal semiconductor layer 27 on which the gate insulating films 28a and 28b are formed by a method such as CVD. Then, by patterning the polycrystalline silicon layer using a photolithography technique and an etching technique, gate electrodes 29a and 29b are formed on the third single crystal semiconductor layer 27 in the strained semiconductor region R11 and the unstrained semiconductor region R12, respectively. .

そして、ゲート電極２９ａ、２９ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第３単結晶半導体層２７内にイオン注入することにより、ゲート電極２９ａ、２９ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層３０ａ、３０ｂを、歪み半導体領域Ｒ１１および無歪み半導体領域Ｒ１２の第３単結晶半導体層２７にそれぞれ形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層３０ａ、３０ｂが形成された第３単結晶半導体層２７上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２９ａ、２９ｂの側壁にサイドウォール３１ａ、３１ｂをそれぞれ形成する。そして、ゲート電極２９ａ、２９ｂおよびサイドウォール３１ａ、３１ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第３単結晶半導体層２７内にイオン注入することにより、サイドウォール３１ａ、３１ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層３２ａ、３２ｂを、歪み半導体領域Ｒ１１および無歪み半導体領域Ｒ１２の第３単結晶半導体層２７にそれぞれ形成する。   Then, by using the gate electrodes 29a, 29b as a mask, impurities such as As, P, B, etc. are ion-implanted into the third single crystal semiconductor layer 27, whereby low-concentration impurities arranged on both sides of the gate electrodes 29a, 29b, respectively. LDD layers 30a and 30b made of introduction layers are formed in the third single crystal semiconductor layer 27 of the strained semiconductor region R11 and the unstrained semiconductor region R12, respectively. Then, an insulating layer is formed on the third single crystal semiconductor layer 27 on which the LDD layers 30a and 30b are formed by a method such as CVD, and the insulating layer is etched back using anisotropic etching such as RIE. Side walls 31a and 31b are formed on the side walls of the gate electrodes 29a and 29b, respectively. Then, impurities such as As, P, and B are ion-implanted into the third single crystal semiconductor layer 27 using the gate electrodes 29a and 29b and the sidewalls 31a and 31b as masks, thereby laterally forming the sidewalls 31a and 31b. Source / drain layers 32a and 32b made of high-concentration impurity introduced layers are formed in the third single crystal semiconductor layer 27 of the strained semiconductor region R11 and the unstrained semiconductor region R12, respectively.

これにより、エピタキシャル成長にて無歪み半導体領域Ｒ１２および歪み半導体領域Ｒ１１を同一の支持基板２１上に形成することが可能となるとともに、無歪み半導体領域Ｒ１２および歪み半導体領域Ｒ１１を絶縁体２２で素子分離することができる。このため、低電圧で高速動作させることが可能な電界効果トランジスタと、信頼性が高く耐圧に優れた電界効果トランジスタとを同一の支持基板２１上に混載することが可能となる。   Thereby, the strain-free semiconductor region R12 and the strained semiconductor region R11 can be formed on the same support substrate 21 by epitaxial growth, and the strain-free semiconductor region R12 and the strained semiconductor region R11 are separated from each other by the insulator 22. can do. Therefore, a field effect transistor that can be operated at high speed with a low voltage and a field effect transistor that has high reliability and excellent withstand voltage can be mounted on the same support substrate 21.

本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention.

符号の説明Explanation of symbols

Ｒ１、Ｒ１１ 歪み半導体領域、Ｒ２、Ｒ１２ 無歪み半導体領域、１、２１ 支持基板、２、２１ 絶縁層、３、２３ 第１半導体層、４、２４ 酸化防止膜、５、２５ 第１半導体層、６ 酸化膜、３´、２７ 第３半導体層、７ 第４半導体層、８ａ、８ｂ、２８ａ、２８ｂ ゲート絶縁膜、９ａ、９ｂ、２９ａ、２９ｂ ゲート電極、１０ａ、１０ｂ、３０ａ、３０ｂ ＬＤＤ層、１１ａ、１１ｂ、３１ａ、３１ｂ サイドウォールスペーサ、１２ａ、１２ｂ、３２ａ、３２ｂ ソース／ドレイン層、２３ａ 段差   R1, R11 Strained semiconductor region, R2, R12 Unstrained semiconductor region, 1,21 Support substrate, 2,21 Insulating layer, 3,23 First semiconductor layer, 4,24 Antioxidation film, 5,25 First semiconductor layer, 6 Oxide film, 3 ', 27 3rd semiconductor layer, 7 4th semiconductor layer, 8a, 8b, 28a, 28b Gate insulation film, 9a, 9b, 29a, 29b Gate electrode, 10a, 10b, 30a, 30b LDD layer, 11a, 11b, 31a, 31b Side wall spacer, 12a, 12b, 32a, 32b Source / drain layer, 23a Step

Claims (9)

絶縁体上に形成された無歪み半導体領域と、
前記絶縁体上に形成された引っ張り応力による歪み半導体領域とを備えることを特徴とする半導体基板。 An unstrained semiconductor region formed on the insulator;
A semiconductor substrate comprising: a strained semiconductor region formed by tensile stress formed on the insulator. 前記無歪み半導体領域は、Ｓｉの単一層から構成され、前記歪み半導体領域はＳｉとＳｉＧｅとの積層構造から構成されていることを特徴とする請求項１記載の半導体基板。   2. The semiconductor substrate according to claim 1, wherein the unstrained semiconductor region is composed of a single layer of Si, and the strained semiconductor region is composed of a stacked structure of Si and SiGe. 前記無歪み半導体領域の半導体層の膜厚は、前記歪み半導体領域の半導体層の膜厚よりも厚いことを特徴とする請求項１または２記載の半導体基板。   3. The semiconductor substrate according to claim 1, wherein the thickness of the semiconductor layer in the unstrained semiconductor region is larger than the thickness of the semiconductor layer in the strained semiconductor region. 無歪み半導体層および引っ張り応力による歪み半導体層が形成された支持基板と、
前記歪み半導体層に形成された低電圧駆動の電界効果トランジスタと、
前記無歪み半導体層に形成された高電圧駆動の電界効果トランジスタとを備えることを特徴とする半導体装置。 A support substrate on which an unstrained semiconductor layer and a strained semiconductor layer by tensile stress are formed;
A low-voltage driven field effect transistor formed in the strained semiconductor layer;
A semiconductor device comprising: a high-voltage driven field effect transistor formed in the unstrained semiconductor layer. 前記無歪み半導体層は、Ｓｉの単一層から構成され、前記歪み半導体層はＳｉＧｅ上に積層されたＳｉから構成されていることを特徴とする請求項４記載の半導体装置。   5. The semiconductor device according to claim 4, wherein the unstrained semiconductor layer is composed of a single layer of Si, and the strained semiconductor layer is composed of Si stacked on SiGe. 支持基板上に形成された第１半導体層上の第１領域および第２領域に酸化防止膜を成膜する工程と、
前記酸化防止膜を選択的に除去することにより、前記第１半導体層の第１領域を露出させる工程と、
前記酸化防止膜をマスクとしてエピタキシャル成長を行うことにより、前記第１領域の第１半導体層上に第２半導体層を選択的に形成する工程と、
前記酸化防止膜をマスクとして前記第１領域の第２半導体層を選択的に熱酸化することにより、前記第２半導体層の構成成分を前記第１領域の第１半導体層に拡散させ、前記第１領域に第３半導体層を形成する工程と、
前記第２領域に形成された第１半導体層上の酸化防止膜を除去する工程と、
前記第１領域に形成された第３半導体層上の酸化膜を除去する工程と、
前記第１領域の第３半導体層および前記第２領域の第１半導体層上に第４半導体層を形成する工程とを備えることを特徴とする半導体基板の製造方法。 Forming an antioxidant film in the first region and the second region on the first semiconductor layer formed on the support substrate;
Exposing the first region of the first semiconductor layer by selectively removing the antioxidant film;
Selectively forming a second semiconductor layer on the first semiconductor layer in the first region by performing epitaxial growth using the antioxidant film as a mask;
By selectively thermally oxidizing the second semiconductor layer in the first region using the antioxidant film as a mask, the components of the second semiconductor layer are diffused into the first semiconductor layer in the first region, and Forming a third semiconductor layer in one region;
Removing an antioxidant film on the first semiconductor layer formed in the second region;
Removing an oxide film on the third semiconductor layer formed in the first region;
Forming a fourth semiconductor layer on the third semiconductor layer in the first region and the first semiconductor layer in the second region. 支持基板上に形成された第１半導体層上の第１領域および第２領域に絶縁膜を成膜する工程と、
前記絶縁膜を選択的に除去することにより、前記第１半導体層の第１領域を露出させる工程と、
前記絶縁膜をマスクとして前記第１半導体層のハーフエッチングを行うことにより、前記第１領域の第１半導体層に段差を形成する工程と、
前記絶縁膜をマスクとしてエピタキシャル成長を行うことにより、前記第１領域の第１半導体層の段差を第２半導体層にて埋め込む工程と、
前記第１半導体層上の絶縁膜を除去する工程と、
第１領域の第２半導体層上および前記絶縁膜が除去された第２領域の第１半導体層上に第３半導体層を形成する工程とを備えることを特徴とする半導体基板の製造方法。 Forming an insulating film in the first region and the second region on the first semiconductor layer formed on the support substrate;
Exposing the first region of the first semiconductor layer by selectively removing the insulating film;
Forming a step in the first semiconductor layer of the first region by performing half etching of the first semiconductor layer using the insulating film as a mask;
Filling the step of the first semiconductor layer in the first region with a second semiconductor layer by performing epitaxial growth using the insulating film as a mask;
Removing the insulating film on the first semiconductor layer;
Forming a third semiconductor layer on the second semiconductor layer in the first region and on the first semiconductor layer in the second region from which the insulating film has been removed. 支持基板上に形成された第１半導体層上の第１領域および第２領域に酸化防止膜を成膜する工程と、
前記酸化防止膜を選択的に除去することにより、前記第１半導体層の第１領域を露出させる工程と、
前記酸化防止膜をマスクとしてエピタキシャル成長を行うことにより、前記第１領域の第１半導体層上に第２半導体層を選択的に形成する工程と、
前記酸化防止膜をマスクとして前記第１領域の第２半導体層を選択的に熱酸化することにより、前記第２半導体層の構成成分を前記第１領域の第１半導体層に拡散させ、前記第１領域に第３半導体層を形成する工程と、
前記第２領域に形成された第１半導体層上の酸化防止膜を除去する工程と、
前記第１領域に形成された第３半導体層上の酸化膜を除去する工程と、
前記第１領域の第３半導体層および前記第２領域の第１半導体層上に第４半導体層を形成する工程と、
前記第１領域の第４半導体層に低電圧駆動の電界効果トランジスタを形成する工程と、
前記第２領域の第４半導体層に高電圧駆動の電界効果トランジスタを形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming an antioxidant film in the first region and the second region on the first semiconductor layer formed on the support substrate;
Exposing the first region of the first semiconductor layer by selectively removing the antioxidant film;
Selectively forming a second semiconductor layer on the first semiconductor layer in the first region by performing epitaxial growth using the antioxidant film as a mask;
By selectively thermally oxidizing the second semiconductor layer in the first region using the antioxidant film as a mask, the components of the second semiconductor layer are diffused into the first semiconductor layer in the first region, and Forming a third semiconductor layer in one region;
Removing an antioxidant film on the first semiconductor layer formed in the second region;
Removing an oxide film on the third semiconductor layer formed in the first region;
Forming a fourth semiconductor layer on the third semiconductor layer in the first region and the first semiconductor layer in the second region;
Forming a low-voltage driven field effect transistor in the fourth semiconductor layer of the first region;
Forming a high-voltage driven field effect transistor in the fourth semiconductor layer of the second region. 支持基板上に形成された第１半導体層上の第１領域および第２領域に絶縁膜を成膜する工程と、
前記絶縁膜を選択的に除去することにより、前記第１半導体層の第１領域を露出させる工程と、
前記絶縁膜をマスクとして前記第１半導体層のハーフエッチングを行うことにより、前記第１領域の第１半導体層に段差を形成する工程と、
前記絶縁膜をマスクとしてエピタキシャル成長を行うことにより、前記第１領域の第１半導体層の段差を第２半導体層にて埋め込む工程と、
前記第１半導体層上の絶縁膜を除去する工程と、
第１領域の第２半導体層上および前記絶縁膜が除去された第２領域の第１半導体層上に第３半導体層を形成する工程と、
前記第１領域の第３半導体層に低電圧駆動の電界効果トランジスタを形成する工程と、
前記第２領域の第３半導体層に高電圧駆動の電界効果トランジスタを形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming an insulating film in the first region and the second region on the first semiconductor layer formed on the support substrate;
Exposing the first region of the first semiconductor layer by selectively removing the insulating film;
Forming a step in the first semiconductor layer of the first region by performing half etching of the first semiconductor layer using the insulating film as a mask;
Burying a step of the first semiconductor layer in the first region with a second semiconductor layer by performing epitaxial growth using the insulating film as a mask;
Removing the insulating film on the first semiconductor layer;
Forming a third semiconductor layer on the second semiconductor layer in the first region and on the first semiconductor layer in the second region from which the insulating film has been removed;
Forming a low-voltage driven field effect transistor in the third semiconductor layer of the first region;
Forming a high voltage driven field effect transistor in the third semiconductor layer of the second region.
JP2004230450A 2004-08-06 2004-08-06 Semiconductor substrate manufacturing method and semiconductor device manufacturing method Expired - Fee Related JP4706204B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004230450A JP4706204B2 (en) 2004-08-06 2004-08-06 Semiconductor substrate manufacturing method and semiconductor device manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004230450A JP4706204B2 (en) 2004-08-06 2004-08-06 Semiconductor substrate manufacturing method and semiconductor device manufacturing method

Publications (2)

Publication Number Publication Date
JP2006049673A true JP2006049673A (en) 2006-02-16
JP4706204B2 JP4706204B2 (en) 2011-06-22

Family

ID=36027865

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004230450A Expired - Fee Related JP4706204B2 (en) 2004-08-06 2004-08-06 Semiconductor substrate manufacturing method and semiconductor device manufacturing method

Country Status (1)

Country Link
JP (1) JP4706204B2 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011151945A1 (en) * 2010-06-02 2011-12-08 パナソニック株式会社 Semiconductor device and process for production thereof
JP2016063224A (en) * 2014-09-18 2016-04-25 ソイテックＳｏｉｔｅｃ Method for manufacturing semiconductor structure including fin structure having different strain state and relevant semiconductor structure
CN110447100A (en) * 2017-03-17 2019-11-12 索泰克公司 The growth substrate of photoelectric device, the method for manufacturing the substrate and the substrate are used to form especially in the use in micro-display field

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001257351A (en) * 2000-03-10 2001-09-21 Toshiba Corp Semiconductor device and its manufacturing method
JP2002280568A (en) * 2000-12-28 2002-09-27 Toshiba Corp Semiconductor device and manufacturing method therefor
JP2004095933A (en) * 2002-09-02 2004-03-25 Oki Electric Ind Co Ltd Mosfet device and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001257351A (en) * 2000-03-10 2001-09-21 Toshiba Corp Semiconductor device and its manufacturing method
JP2002280568A (en) * 2000-12-28 2002-09-27 Toshiba Corp Semiconductor device and manufacturing method therefor
JP2004095933A (en) * 2002-09-02 2004-03-25 Oki Electric Ind Co Ltd Mosfet device and manufacturing method thereof

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011151945A1 (en) * 2010-06-02 2011-12-08 パナソニック株式会社 Semiconductor device and process for production thereof
JP2016063224A (en) * 2014-09-18 2016-04-25 ソイテックＳｏｉｔｅｃ Method for manufacturing semiconductor structure including fin structure having different strain state and relevant semiconductor structure
CN110447100A (en) * 2017-03-17 2019-11-12 索泰克公司 The growth substrate of photoelectric device, the method for manufacturing the substrate and the substrate are used to form especially in the use in micro-display field
JP2020512684A (en) * 2017-03-17 2020-04-23 ソイテックＳｏｉｔｅｃ Growth substrate for forming optoelectronic devices, method for making such substrate, and use of the substrate, especially in the field of microdisplay screens
JP7053055B2 (en) 2017-03-17 2022-04-12 ソイテック Growth substrates for forming optoelectronic devices, methods for making such substrates, and the use of substrates, especially in the field of microdisplay screens.
CN110447100B (en) * 2017-03-17 2023-07-18 索泰克公司 Growth substrate for forming optoelectronic devices, method for manufacturing such a substrate and use of such a substrate, in particular in the field of microdisplays

Also Published As

Publication number Publication date
JP4706204B2 (en) 2011-06-22

Similar Documents

Publication Publication Date Title
KR100392166B1 (en) Semiconductor device and method for manufacturing the same
JP4959153B2 (en) Strained SiMOSFET on tensile strained SiGe on insulator (SGOI)
JP4029885B2 (en) Manufacturing method of semiconductor device
US7326603B2 (en) Semiconductor device, method of manufacturing semiconductor substrate, and method of manufacturing semiconductor device
JP2005510039A (en) Method for forming strained silicon on insulator (SOI) and the structure formed
JP2006253181A (en) Semiconductor device and its manufacturing method
US7316943B2 (en) Method for manufacturing semiconductor apparatus having drain/source on insulator
US7553713B2 (en) Method of manufacturing semiconductor substrates and semiconductor devices
JP4626410B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP2006093268A (en) Semiconductor substrate, semiconductor device, manufacturing method of semiconductor substrate and manufacturing method of semiconductor device
JP2007158295A (en) Semiconductor device and method of manufacturing the same
JP4706204B2 (en) Semiconductor substrate manufacturing method and semiconductor device manufacturing method
JP4678163B2 (en) Semiconductor substrate manufacturing method and semiconductor device manufacturing method
JP2006108403A (en) Semiconductor device and its manufacturing method
JP2006253182A (en) Semiconductor device and its manufacturing method
JP2005109203A (en) Semiconductor substrate, method of manufacturing the same semiconductor device, and method of manufacturing the same
JP4595474B2 (en) Semiconductor substrate manufacturing method and semiconductor device manufacturing method
JP4037803B2 (en) Method for manufacturing SGOI substrate
JP4867134B2 (en) Manufacturing method of semiconductor device
JP2006156867A (en) Method of manufacturing semiconductor substrate and method of manufacturing semiconductor device
JP4792757B2 (en) Semiconductor substrate manufacturing method and semiconductor device manufacturing method
JP4862253B2 (en) Semiconductor substrate manufacturing method and semiconductor device manufacturing method
JP2007134548A (en) Semiconductor device and its manufacturing method
JP2005251939A (en) Semiconductor device, manufacturing method thereof and transistor
JP2006228958A (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070725

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100907

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100909

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101108

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101130

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110128

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110215

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110228

LAPS Cancellation because of no payment of annual fees