JP2006040301A5 - - Google Patents

Claims (11)

1. プロセッサと、
   該プロセッサに連結される揮発性メモリと、
   前記プロセッサに連結され、各々が定義されたアドレスを有する複数の区分へと分割された再プログラム可能不揮発性半導体メモリであって、オペレーティングシステムおよび回復オペレーティングシステムのロードアドレスに関する情報が前記区分のうちのどの区分に記憶されているかを表す割当テーブルを記憶している、再プログラム可能不揮発性半導体メモリと、
   前記オペレーティングシステムについての回復フラグを記憶するＣＭＯＳメモリであって、該回復フラグが設定されている場合には、前記プロセッサに、前記回復オペレーティングシステムを前記揮発性メモリへとロードさせるものであるＣＭＯＳメモリと
   を含んでなるプロセッサ搭載システム。
2. 多数の前記区分についての情報を前記割当テーブルに記憶している請求項１に記載のシステム。
3. 前記区分の１つにブートローダを記憶している請求項１に記載のシステム。
4. 前記区分の１つにファイルシステムを記憶している請求項１に記載のシステム。
5. 前記区分の１つにカーネルを記憶している請求項１に記載のシステム。
6. 区分の前記アドレスに関連する、該区分に記憶された情報の種類についての情報を、前記割当てテーブルに記憶している請求項１に記載のシステム。
7. 所定の区分に記憶された情報が、ブートローダ、カーネル、またはファイルシステムであるかどうかについての情報を前記割当テーブルに記憶している請求項６に記載のシステム。
8. 前記アドレスに関連して、前記情報に対するロードアドレスについての情報を前記割当テーブルに記憶している請求項６に記載のシステム。
9. 前記半導体メモリがフラッシュメモリである請求項１に記載のシステム。
10. 前記区分の１つが基本入出力システムを記憶する請求項１に記載のシステム。
11. プロセッサ搭載システムにおいて、半導体メモリに接続されたプロセッサに対して、
    各々が定義されたアドレスを有する複数の区分へと分割された不揮発性再プログラム可能半導体メモリ内に記憶され、オペレーティングシステムおよび回復オペレーティングシステムのロードアドレスに関する情報が前記区分のうちのどの区分に記憶されているかを表す割当テーブルを用いて、該オペレーティングシステムについての回復フラグがＣＭＯＳメモリに設定されている場合には、前記回復オペレーティングシステムのロードアドレスを渡すようにさせ、
    当該区分に記憶された前記回復オペレーティングシステムをランダムアクセスメモリ内にロードさせ、
    前記回復オペレーティングシステムを実行させるようにする
    指令を含んでなる、コンピュータに読み取り可能な記憶媒体。