JP2006004340A - Dma転送制御装置 - Google Patents
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Abstract
【課題】 DMA転送により任意のバイトサイズのデータを転送する際に、どのアドレスからもバイトアライン位置に影響されることなく、データ転送回数を少なくして転送時間を短縮することができるDMA転送制御装置を提供する。
【解決手段】 DMA転送制御装置200は、転送元アドレスレジスタ201、転送先アドレスレジスタ202、転送サイズレジスタ203、処理転送サイズを決定する処理転送サイズ決定部204、転送元アドレス及び転送先アドレスからデータシフト量を算出するデータシフト量演算器205、読み込みデータ及び書き込みデータをデータシフトさせながらバッファ208に書き込み及び読み込みするデータシフト器206及び207、転送バイトサイズに従って、データ読み込み及びデータ書き込み転送を行うバスサイクル発生器209、DMA転送の実行を指示するDMA転送制御器210等を備える。
【選択図】 図1
【解決手段】 DMA転送制御装置200は、転送元アドレスレジスタ201、転送先アドレスレジスタ202、転送サイズレジスタ203、処理転送サイズを決定する処理転送サイズ決定部204、転送元アドレス及び転送先アドレスからデータシフト量を算出するデータシフト量演算器205、読み込みデータ及び書き込みデータをデータシフトさせながらバッファ208に書き込み及び読み込みするデータシフト器206及び207、転送バイトサイズに従って、データ読み込み及びデータ書き込み転送を行うバスサイクル発生器209、DMA転送の実行を指示するDMA転送制御器210等を備える。
【選択図】 図1
Description
本発明は、バス幅に対してアラインメントされていないアドレスに対しても、効率的なブロックデータ転送が可能なDMA転送制御装置に関する。
DMA(ダイレクトメモリアクセス)は、データ転送元からデータ転送先へのデータ転送を制御する為の1つの方式である。DMA転送では、データ転送元アドレス、データ転送先アドレス、データ転送サイズをレジスタ等に設定し、その後、CPU等が転送開始を制御することによりDMA転送制御装置は転送動作を開始する。転送時にはシステムのCPUによる転送制御の必要はない為、データの転送速度を向上させ、CPUの負担を減らすことができる。レジスタ等に設定されたデータサイズの転送が完了した場合、DMA転送制御装置はDMA転送終了割り込みをアサートする。CPUは、DMA転送終了割り込みのアサートが発生すると、実際に転送を終了したデータサイズ結果やDMA転送の停止や転送中等のステータスを報告する為のレジスタ等を読み込み、DMA転送の動作を監視する。尚、DMA転送の際は、1回のアドレス指定で複数個のバイトデータをまとめて連続的に転送するバースト転送を利用する場合が多い。
このDMA転送方式を利用したものでは、アドレスがバイトアラインの何処に位置しているかにより、一度に転送できるバイトサイズを決定させる手法がある(特許文献1参照。)。
特開2000−132497号公報
しかしながら、上記のDMA転送方式においては、バイトアライン上のアドレスの位置により、一度に転送するバイトサイズが決定される為、転送するデータ内に空データが含まれている場合でも、アドレスの位置から順番にデータ転送を行なってしまい、転送効率が悪かった。これは、大きなデータサイズの転送を行なう場合の転送処理の高速化の妨げとなっていた。
本発明は、DMA転送により任意のバイトサイズのデータを転送する際に、どのアドレスからもバイトアライン位置に影響されることなく、データ転送回数を少なくして転送時間を短縮することができるDMA転送制御装置を提供することを目的とする。
上記の問題点を鑑みて、本発明の特徴は、[イ]複数バイトのバス幅のバスを介して、外部制御手段(100)の制御に基づき転送元(211)に格納された連続データを転送先(212)にDMA転送する為の構成を備えたDMA転送制御装置において、転送元に格納された連続データの転送元開始アドレス及び転送先の転送先開始アドレス、並びに連続データのデータサイズを外部制御手段からそれぞれ取得して設定する転送パラメータ設定手段(201,202,203)と、[ロ]この転送パラメータ設定手段に設定された転送元開始アドレスに基づき、転送元に格納された連続データをバス幅に対するアラインメント境界に合致するようデータシフトさせながら順次読み出して一時記憶し、この一時記憶された連続データを転送パラメータ設定手段に設定された転送先開始アドレスに基づき、バス幅に対するアラインメント境界に合致するようデータシフトさせながら順次読み出して転送先に格納するデータシフト手段(110,206,207,208)とを備えるDMA転送制御装置であることを要旨とする。
本発明によれば、任意のバイトサイズのデータをDMA転送する際に、データをシフト処理しながら読み込み転送及び書き込み転送することで、どのアドレスからもバイトアライン位置に影響されることなく、バス幅を最大限に利用したデータ転送が可能である。又、従来よりもデータ転送回数を少なくして転送時間の短縮化を実現できる。更に、広いデータバス幅において利用することも可能である。
以下、本発明の実施の形態に係るDMA転送制御装置について説明する。尚、本発明の実施の形態において使用される機器、手法等は一例であり、本発明はこれらに限定されるものではないことは勿論である。
(実施の形態)
コンピュータ内部で各回路がデータをやり取りするための伝送路は一般に「バス」と呼ばれる。複数の信号線で同時に複数のビットを転送するパラレル転送方式でデータを伝送する際、1回の転送で同時に送れるデータの量は「バス幅」と呼ばれる。
コンピュータ内部で各回路がデータをやり取りするための伝送路は一般に「バス」と呼ばれる。複数の信号線で同時に複数のビットを転送するパラレル転送方式でデータを伝送する際、1回の転送で同時に送れるデータの量は「バス幅」と呼ばれる。
バスは大きく分けて、CPU内部の回路間を結ぶ内部バス、CPUとRAMなどの周辺回路を結ぶ外部バス、拡張スロットに接続された拡張カードとコンピュータ本体を結ぶ拡張バスの3種類がある。CPUの処理速度は内部バスのバス幅に大きく左右されるため、8ビット、16ビットなど、バス幅がCPUの性能指標としてよく使われる。
外部バスとRAM間のDMA転送においては、CPUを介さずに各外部装置とRAMの間で直接データ転送が行われるが、本発明の実施の形態に係るDMA転送制御装置200においては、ブロック転送の基本単位(以後「1クール」と記す)をDMA転送制御装置内のバッファの最大値とする。更に1クール内の1サイクル毎の転送サイズをバス幅の最大値とし、所定のデータシフト処理を行ないながらDMA転送を行なう。これにより、任意のバイトサイズのデータを転送する際に、どのアドレスからもバイトアライン位置に影響されることはなく、データ転送回数は少なくなる。
(DMA転送制御装置)
本発明の実施の形態に係るDMA転送制御装置200は、図1に示すように、転送パラメータ設定手段である転送元アドレスレジスタ201、転送先アドレスレジスタ202及び転送サイズレジスタ203と、データシフト手段であるデータシフト器206,207、バッファ208及びレジスタ110と、処理転送サイズ決定部204と、データシフト量演算器205と、バスサイクル発生器209とDMA転送制御器210等を備えている。
本発明の実施の形態に係るDMA転送制御装置200は、図1に示すように、転送パラメータ設定手段である転送元アドレスレジスタ201、転送先アドレスレジスタ202及び転送サイズレジスタ203と、データシフト手段であるデータシフト器206,207、バッファ208及びレジスタ110と、処理転送サイズ決定部204と、データシフト量演算器205と、バスサイクル発生器209とDMA転送制御器210等を備えている。
転送元アドレスレジスタ201は、転送元アドレスを保持する。転送先アドレスレジスタ202は、転送先アドレスを保持する。転送サイズレジスタ203は、転送サイズを保持する。
処理転送サイズ決定部204は、転送サイズレジスタ203から得る転送サイズとバッファ208のサイズを比較して、1クールで転送可能な最大の転送サイズである処理転送サイズを決定する。
データシフト量演算器205は、転送元アドレスレジスタ201及び転送先アドレスレジスタ202から得る転送元アドレス及び転送先アドレスから、データシフト器206及び207で利用するデータシフト量を算出する。
データシフト器206及び207はデータシフト量演算器205から得るデータシフト量に従って、転送元メモリ211からの読み込みデータをデータシフトさせながらバッファ208に書き込みしたり、バッファ208から読み込みしたデータをデータシフトさせながら転送先メモリ212に書き込みしたりする。
バッファ208は、転送元メモリ211と転送先メモリ213との間においてデータをやり取りするときに、処理速度や転送速度の差を補うためにデータを一時的に保存しておく為の記憶部である。
バスサイクル発生器209は、転送元アドレスレジスタ201で指示される転送元メモリ211及び転送先アドレスレジスタ202で指示される転送先メモリ212に対して、処理転送サイズ決定部204より得る転送バイトサイズに従って、データ読み込み及びデータ書き込み転送を行う。
DMA転送制御器210は、CPU100又は図示しない周辺回路からの転送要求に基づく転送要求信号の入力により、DMA転送制御装置200によるDMA転送の実行を指示する。
DMA転送制御装置200は外部バスを介して、CPU100、レジスタ110、転送元メモリ211及び転送先メモリ212に接続される。レジスタ110、転送元メモリ211、転送先メモリ212、2個のデータシフト器206及び207、バッファ208は、それぞれ複数バイト幅のデータバスで接続されている。
CPU100は外部制御手段であり、転送元アドレスレジスタ201、転送先アドレスレジスタ202、転送サイズレジスタ203に所定の値を設定し、DMA転送の要求を受けるとDMA転送処理の開始を指示する。一度DMA転送が開始されると、CPU100はDMA転送に関しての直接の命令は行わない。レジスタ110は、データシフト器206及び207がシフト処理を行なう際の作業用領域として使用される。
(DMA転送制御装置の動作)
以下、本発明の実施の形態に係るDMA転送制御装置200が、図1の転送元メモリ211からデータを読み込み、転送先メモリ212に書き込むデータ転送動作について図2のフローチャートを用いて説明する。
以下、本発明の実施の形態に係るDMA転送制御装置200が、図1の転送元メモリ211からデータを読み込み、転送先メモリ212に書き込むデータ転送動作について図2のフローチャートを用いて説明する。
尚、以下において説明するデータ転送動作は、データバス幅16バイトのバースト転送の場合のものであり、CPU100の制御命令により、転送元アドレス、転送先アドレス及び転送バイトサイズが、それぞれ図1の転送元アドレスレジスタ201、転送先アドレスレジスタ202、転送サイズレジスタ203に既に設定されているものとする。
(a)先ず、ステップS101においては、DMA転送制御器210が、SCSIインタフェース等の外部インタフェースを介してDMA転送の要求を受信したか否かを判定する。尚、判定要求を受信していない場合には、DMA転送制御器210はこの判定を続ける。
(b)DMA転送の要求がある場合は、ステップS102において、CPU100がDMA転送制御装置200に対しDMA転送開始を指示し、DMA転送制御装置200は、転送元アドレスレジスタ201内の転送元アドレスを読み出す。ステップS103において、データシフト量演算器205が、読み出された転送元アドレスの値よりデータシフト量を算出する。
(c)ステップS104においては、データシフト器206は、転送先アドレスレジスタ202内の転送先アドレスを読み出す。ステップS105において、データシフト量演算器205が、読み出された転送先アドレスの値よりデータシフト量を算出する。
(d)ステップS106においては、処理転送サイズ決定部204は、転送サイズレジスタ203内の転送バイトサイズを読み出す。ステップS107においては、バッファ208のサイズとの比較により、処理転送サイズ決定部204は、1クールの転送における最大転送サイズである処理転送バイトサイズを決定する。尚、最大転送サイズはバッファ208のサイズとなり、以下のような関係になる。
1)転送バイトサイズ<バッファサイズの場合
転送バイトサイズ=転送バイトサイズ(転送回数1回)
2)転送バイトサイズ=バッファサイズの場合
転送バイトサイズ=バッファサイズ(転送回数1回)
3)転送バイトサイズ>バッファサイズの場合
転送1回目:転送バイトサイズ=バッファサイズ
転送2回目:転送バイトサイズ=(転送バイトサイズ―バッファサイズ)
これ以降、転送するデータの残りのサイズが0となるまで、転送する度に処理転送サイズを決定する。具体的には、バス幅=16バイト、バッファサイズ=256バイトである場合、例えば、転送バイトサイズ=40バイトであると、処理転送バイトサイズは40バイトとなり、16+16+8で、1クール3回の転送処理が必要となる。又、転送バイトサイズ=260バイトであると、処理転送バイトサイズは256バイトとなり、16×16で1クール目16回、4×1で2クール目1回の転送処理が必要となる。
転送バイトサイズ=転送バイトサイズ(転送回数1回)
2)転送バイトサイズ=バッファサイズの場合
転送バイトサイズ=バッファサイズ(転送回数1回)
3)転送バイトサイズ>バッファサイズの場合
転送1回目:転送バイトサイズ=バッファサイズ
転送2回目:転送バイトサイズ=(転送バイトサイズ―バッファサイズ)
これ以降、転送するデータの残りのサイズが0となるまで、転送する度に処理転送サイズを決定する。具体的には、バス幅=16バイト、バッファサイズ=256バイトである場合、例えば、転送バイトサイズ=40バイトであると、処理転送バイトサイズは40バイトとなり、16+16+8で、1クール3回の転送処理が必要となる。又、転送バイトサイズ=260バイトであると、処理転送バイトサイズは256バイトとなり、16×16で1クール目16回、4×1で2クール目1回の転送処理が必要となる。
(e)ステップS109〜S112においては、読み込み転送動作となる。まずステップS109においては、データシフト器206は、転送元メモリ211内の転送元アドレスが示すデータを読み込みする。バスサイクル発生器209はこの読み込みデータをバス幅ずつバッファ208へ転送する。ステップS110においては、データシフト器206は、その読み込みデータをステップS103で算出したデータシフト量分、データシフトを施しながら、ステップS111にてバッファ208へ書き込みする。これらステップS109〜S111の一連の処理をステップS107で決定した処理転送バイトサイズ分だけ繰返し、ステップS112にて転送するデータが0になると、1クールの読み込み転送動作が終了となる。
(f)ステップS114〜S177は書き込み転送動作となる。先ず、ステップS114において、データシフト器207は、バッファ208からデータを読み込みする。ステップS115においては、データシフト器207は、その読み込みデータをステップS105で算出したデータシフト量分のデータシフト処理を施しながら、ステップS116にて、転送先メモリ212内の転送先アドレスが示す位置へデータ書き込みする。バスサイクル発生器209はこの書き込みデータをバス幅ずつバッファ208へ転送する。これらステップS114〜S116の一連の処理を読み込み転送動作でバッファに書き込みしたデータサイズ分だけ繰返し、ステップS117にて転送するデータが0になると、1クールの書き込み転送動作終了となる。
(g)最後に、ステップS118において、全ての転送サイズが0か否かの判定を行い、転送サイズが0でない、つまり未だ転送すべきデータが残っている場合はステップS119へ進み、転送元アドレス、転送先アドレス、転送サイズを更新し、ステップS102へ戻る。転送サイズが0となった場合、このデータ転送処理を終了する。
(実施例:読み込み転送動作)
次に、ステップS109〜S112の読み込み転送動作の実施例について述べる。以下においては、図3(a)に示すように、転送元アドレスレジスタ201内の転送元アドレスは0x000C、転送サイズレジスタ203内の転送バイトサイズは40バイトの場合について説明する。
次に、ステップS109〜S112の読み込み転送動作の実施例について述べる。以下においては、図3(a)に示すように、転送元アドレスレジスタ201内の転送元アドレスは0x000C、転送サイズレジスタ203内の転送バイトサイズは40バイトの場合について説明する。
<処理1>データシフト量演算器205によってデータシフト量=0xC(ステップS103)、処理転送サイズ決定部204によって処理転送バイトサイズ=40バイト(ステップS106)と設定される。
<処理2>データシフト器206は、図3(a)の転送元メモリ211の最初の4バイトのデータ1を読み込みし(ステップS109)、図3(b)のレジスタ110内のレジスタ1に一時記憶させる。
<処理3>データシフト器206は、データ1をレジスタ110内のレジスタ2に移動させ、次の16バイトのデータ2を読み込みし、レジスタ1に一時記憶させる(ステップS109)。
<処理4>データシフト器206は、レジスタ1とレジスタ2に記憶されているデータ1とデータ2から、0xCだけデータシフトさせて一つのデータに変換する(ステップS110)。その後、バッファ208に書き込みする(ステップS111)。
<処理5>データ2をレジスタ2に移動させ、次のデータ3を読み込みし、レジスタ1に一時記憶させる(ステップS109)。
<処理6>レジスタ1とレジスタ2に記憶されているデータ2とデータ3から、0xCだけデータシフトさせて一つのデータに変換して(ステップS110)、バッファ208に書き込みする(ステップS111)。
<処理7>データ3をレジスタ2に移動させ、次のデータ4を読み込みし(ステップS109)、レジスタ1に一時記憶させる。
<処理8>レジスタ1とレジスタ2に記憶されているデータ3とデータ4から、0xCだけデータシフトさせて一つのデータに変換(ステップS110)し、バッファ208に書き込みする(ステップS111)。
この様に、転送元アドレスが0x000Cと16バイトアラインさせていない場合でも、データシフト器206が読み込みデータをシフト処理を施しながらバッファへ書き込みすることにより、バッファの先頭から40バイトのデータを書き込みすることができる。
(実施例:書き込み転送動作)
次に、ステップS114〜S177は書き込み転送動作の実施例について述べる。以下、転送先アドレスレジスタ202内の転送先アドレス0x000Cに対して、読み込み転送によって別途バッファ208に書き込みされた48バイトのデータを書き込み転送する場合について図4を用いて説明する。
次に、ステップS114〜S177は書き込み転送動作の実施例について述べる。以下、転送先アドレスレジスタ202内の転送先アドレス0x000Cに対して、読み込み転送によって別途バッファ208に書き込みされた48バイトのデータを書き込み転送する場合について図4を用いて説明する。
<処理11>データシフト量演算器205より、データシフト量=0x4と設定される(ステップS105)。
<処理12>図4(a)のバッファ208の先頭から最初の16バイトのデータ1を読み込みする(ステップS114)。その後図4(b)のレジスタ110内のレジスタ1とレジスタ2に書き込む。
<処理13>データシフト器207は、レジスタ1とレジスタ2に記憶されているデータ1から、0x4だけデータシフトさせて一つのデータに変換する(ステップS115)。
<処理14>シフトされたデータは、図4(c)の転送先メモリ212内の転送先アドレスが示す位置に書き込みされる(ステップS116)。尚、書き込み処理は、空欄部分(無効データ部分)に予めマスク処理を行ってから行なわれる。
<処理15>図4(a)のバッファ208内の、次の16バイトのデータ2を読み込みし、図4(b)のレジスタ1に上書きする(ステップS114)。
<処理16>データシフト器207は、レジスタ1とレジスタ2に記憶されているデータ1とデータ2から、0x4だけデータシフトさせて一つのデータに変換する(ステップS115)。
<処理17>シフトされたデータは、図4(c)の転送先メモリ212に続けて書き込みされる(ステップS116)。
<処理18>図4(b)のデータ2をレジスタ2に移動させ、図4(a)の次のデータ3を読み込み(ステップS114)し、レジスタ1に上書きする。
<処理19>データシフト器207は、図4(b)のレジスタ1とレジスタ2に記憶されているデータ2とデータ3から、0x4だけデータシフトさせて一つのデータに変換する(ステップS115)。
<処理20>シフトされたデータは図4(c)の転送先メモリ212に順次書き込みされる(ステップS116)。
<処理21>図4(b)のデータ3をレジスタ2に移動させ、再度図4(a)のデータ3をレジスタ1に上書きする。
<処理22>データシフト器206は、レジスタ1とレジスタ2に記憶されているデータ3から、0x4だけデータシフトさせて一つのデータに変換する(ステップS115)。
<処理23>シフトされたデータは図4(c)の転送先メモリ212に順次書き込みされる(ステップS116)。尚、書き込み処理は、空欄部分(無効データ部分)に予めマスク処理を行ってから行なわれる。
1回目の読み込み/書き込み転送が終了すると、転送バイトサイズが0か否かが判定され(ステップS118)、転送バイト数が0でない場合、転送元アドレスの更新、転送先アドレスの更新及び転送バイト数の更新(ステップS119)が行われ、ステップS102に戻って以後のステップを転送バイト数が0になるまで繰り返す。転送バイト数が0である場合、DMA転送制御装置200によるDMAのバースト転送は終了する。
この様に転送先アドレスが0x000Cと16バイトアラインさせていない場合でも、データシフト器207がバッファ208内のデータをシフト処理を施しながら転送先メモリ212へ書き込みすることにより、所定の位置より48バイトのデータを書き込みすることができる。
100…CPU
110…レジスタ
200…DMA転送制御装置
201…転送元アドレスレジスタ
202…転送先アドレスレジスタ
203…転送サイズレジスタ
204…処理転送サイズ決定部
205…データシフト量演算器
206,207…データシフト器
208…バッファ
209…バスサイクル発生器
210…DMA転送制御器
211…転送元メモリ
212…転送先メモリ
110…レジスタ
200…DMA転送制御装置
201…転送元アドレスレジスタ
202…転送先アドレスレジスタ
203…転送サイズレジスタ
204…処理転送サイズ決定部
205…データシフト量演算器
206,207…データシフト器
208…バッファ
209…バスサイクル発生器
210…DMA転送制御器
211…転送元メモリ
212…転送先メモリ
Claims (1)
- 複数バイトのバス幅のバスを介して、外部制御手段の制御に基づき転送元に格納された連続データを転送先にDMA転送する為の構成を備えたDMA転送制御装置において、
前記転送元に格納された連続データの転送元開始アドレス及び前記転送先の転送先開始アドレス、並びに前記連続データのデータサイズを前記外部制御手段からそれぞれ取得して設定する転送パラメータ設定手段と、
この転送パラメータ設定手段に設定された前記転送元開始アドレスに基づき、前記転送元に格納された連続データを前記バス幅に対するアラインメント境界に合致するようデータシフトさせながら順次読み出して一時記憶し、この一時記憶された連続データを前記転送パラメータ設定手段に設定された前記転送先開始アドレスに基づき、前記バス幅に対するアラインメント境界に合致するようデータシフトさせながら順次読み出して前記転送先に格納するデータシフト手段
とをそれぞれ具備した構成であることを特徴とするDMA転送制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004182476A JP2006004340A (ja) | 2004-06-21 | 2004-06-21 | Dma転送制御装置 |
Applications Claiming Priority (1)
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JP2004182476A JP2006004340A (ja) | 2004-06-21 | 2004-06-21 | Dma転送制御装置 |
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Publication Number | Publication Date |
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---|---|---|---|
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007226330A (ja) * | 2006-02-21 | 2007-09-06 | Ricoh Co Ltd | 画像処理装置、画像処理方法、その方法をコンピュータに実行させるプログラム |
JP2010170164A (ja) * | 2009-01-20 | 2010-08-05 | Nec Engineering Ltd | Dma転送制御装置 |
US7925804B2 (en) | 2008-06-17 | 2011-04-12 | Renesas Electronics Corporation | FIFO device and method of storing data in FIFO buffer |
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2004
- 2004-06-21 JP JP2004182476A patent/JP2006004340A/ja active Pending
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060630 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090630 |
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A02 | Decision of refusal |
Effective date: 20091208 Free format text: JAPANESE INTERMEDIATE CODE: A02 |