JP2006003239A - Semiconductor device tester - Google Patents
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Abstract
Description
本発明は半導体装置テスタに関し、特に、バウンダリ・スキャンなど低速な外部インタフェースでテストが制御されるLSIやMCM(マルチチップモジュール)など半導体装置の機能テスタに好適な半導体装置テスタに関する。 The present invention relates to a semiconductor device tester, and more particularly to a semiconductor device tester suitable for a functional tester of a semiconductor device such as an LSI or MCM (multichip module) whose test is controlled by a low-speed external interface such as boundary scan.
半導体装置の機能テストには、テスタと呼ばれる装置によりテスト信号を発生させ、それを半導体装置へ入力し、半導体装置から出力された信号を期待値信号とを比較し、良否を判定する。 In a function test of a semiconductor device, a test signal is generated by a device called a tester, and the test signal is input to the semiconductor device. The signal output from the semiconductor device is compared with an expected value signal to determine whether it is acceptable.
図2および図3は、従来の一般的なテスタを示すブロック図である。図2はシェアード・リソース方式テスタを、図3はパー・ピン方式テスタを示す。シェアード・リソース方式とパー・ピン方式の違いは、タイミング発生回路(TG)やリファレンス電源(RPS)を各テスタピン共通に設け、各テスタピンに同じものを分配するか、テスタピン毎に設けるか、の違いである。以下の説明は、シェアード・リソース方式テスタとパー・ピン方式テスタで共通である。 2 and 3 are block diagrams showing a conventional general tester. 2 shows a shared resource type tester, and FIG. 3 shows a per pin type tester. The difference between the shared resource method and the per pin method is whether the timing generation circuit (TG) and reference power supply (RPS) are provided in common for each tester pin, and the same thing is distributed to each tester pin or provided for each tester pin. It is. The following description is common to the shared resource type tester and the per pin type tester.
図2および図3において、テスタ100は、被試験半導体装置(LSI)200に電源を供給する電源ユニット(DPS)110と、被試験半導体装置(LSI)200の入力ピンに信号を印可または出力ピンの信号を観測するピンエレクトロニクス(PE)120と、各ピンエレクトロニクス(PE)120に入力信号の印可タイミングや出力信号の観測タイミングを供給するタイミング発生回路(TG)130と、半導体装置(LSI)200の入力ピンに与える信号レベルや出力ピンの閾値レベルを決める基準電圧を供給するリファレンス電源(RPS)140と、これら回路を制御するコントローラとしてのCPU150と、テストプログラムやテストデータを格納する記憶装置(HDD)160などから構成されている。
2 and 3, the
CPU150は、記憶装置(HDD)160からテストプログラムとテストデータを読み込み、それをOS(テスタ制御プログラム)により解釈しながら、テスト信号の発生と判定を行い、所定のテストが実施されるように構成されている。テスタ100には、被試験半導体装置(LSI)200の出力ピンの電圧レベルなど直流テストを行うためのDCテスト回路(DCM)170が設けられることもある。
The
さらにピンエレクトロニクス(PE)120の中は、入力ピンに印可する信号値および出力ピンの期待値(いわゆるテストパターン)を記憶するパターンメモリ(PM)121と、パターンメモリ(PM)121のテストパターンとタイミング発生回路(TG)130のタイミング信号により被試験半導体装置(LSI)200に印可する信号波形を作る波形形成回路(FMT)122と、波形形成された入力信号を被試験半導体装置(LSI)200の信号レベルに変換するドライバ123と、テスタ100と被試験半導体装置(LSI)200を電気的に接続するピンスイッチ124と、被試験半導体装置(LSI)200からの出力信号をリファレンス電源(RPS)140の閾値レベルで出力信号がハイ(High)レベルか、ロー(Low)レベルかの信号レベルを判別するレシーバ125と、レシーバ125が判定した信号レベルをパターンメモリ(PM)121の期待値とタイミング発生回路(TG)130からのストローブタイミングにより比較判定するコンパレータ回路(CMP)126と、コンパレータ回路(CMP)126の判定結果を記憶しておくフェイルメモリ(FM)127と、DCテスト回路(DCM)170を接続するためのスイッチ128などから構成される。
また被試験半導体装置(LSI)200は、通常テストボード(TB)210と呼ばれる被試験半導体装置(LSI)200を実装するソケットを実装したプリント基板を介してテスタ100と接続される。
Further, in the pin electronics (PE) 120, a pattern memory (PM) 121 for storing a signal value applied to the input pin and an expected value of the output pin (so-called test pattern), and a test pattern of the pattern memory (PM) 121, A waveform forming circuit (FMT) 122 that generates a signal waveform to be applied to the semiconductor device under test (LSI) 200 based on the timing signal of the timing generation circuit (TG) 130, and the waveform-formed input signal as the semiconductor device under test (LSI) 200
The semiconductor device under test (LSI) 200 is connected to the
図4(a)は、図2または図3の従来のテスタの波形形成回路(FMT)122の一例を示すブロック図である。図4(a)において、121〜130は、図2または図3と同様である。また、401はパターンメモリ(PM)121からのドライバイネーブル信号(enb)を保持するフリップフロップ(FF1)、402はパターンメモリ(PM)121からの入力パターン(stm)を保持するフリップフロップ(FF2)、411はタイミング発生回路(TG)130からのテストパターン切替えタイミングの中から、選択した切替えタイミング(tts)を選択するセレクタ(SEL1)、412はタイミング発生回路(TG)130からのパルスの中から、選択したパルス(pts)を選択するセレクタ(SEL2)、421と422と423は選択した波形モード(fmt)と信号極性(pol)によって波形を形成するOR回路(OR)、AND回路(AND)、排他的OR回路(EOR)である。
図4(b)は、図4(a)に示した波形形成回路(FMT)122の真理値表を示す図であり、図中のRZ波形はReturn to Zero波形、NRZ波形はNon Return to Zero波形である。
FIG. 4A is a block diagram showing an example of the waveform forming circuit (FMT) 122 of the conventional tester of FIG. 2 or FIG. 4A,
FIG. 4B is a diagram showing a truth table of the waveform forming circuit (FMT) 122 shown in FIG. 4A. The RZ waveform in the figure is a Return to Zero waveform, and the NRZ waveform is a Non Return to Zero waveform. It is a waveform.
図5(a)は、図2または図3の従来のテスタのコンパレータ回路(CMP)126の一例を示すブロック図である。図5(a)において、121〜130は、図2または図3と同様である。431はパターンメモリ(PM)121からの期待値マスク信号(msk)を保持するフリップフロップ(FF1)、432はパターンメモリ(PM)121からの期待値信号(exp)を保持するフリップフロップ(FF2)、433はレシーバ125からのレシーブ信号(rcv)を保持するフリップフロップ(FF3)で、タイミング発生回路(TG)130からのストローブタイミングで、それぞれの信号をフリップフロップに取り込む。441は期待値信号(exp)とレシーブ信号(rcv)を比較する排他的OR回路(EOR)、442は上記比較結果を上記期待値マスク信号(msk)でマスクするAND回路(AND)である。このAND回路(AND)422の出力が判定結果(fail)としてフェイルメモリ(FM)127に書き込まれる。
図5(b)は、図5(a)に示したコンパレータ回路(CMP)126の真理値表を示す図である。
非特許文献1は一般的なテスト技術を記載している。
FIG. 5A is a block diagram showing an example of the comparator circuit (CMP) 126 of the conventional tester of FIG. 2 or FIG. 5A,
FIG. 5B is a diagram showing a truth table of the comparator circuit (CMP) 126 shown in FIG.
Non-Patent
一般にテスタは、極めて汎用性の高い装置として提供され、その高い汎用性を持たすために、複雑で高度かつ大規模なハードウェアを持ち、非常に高価となる。即ちテスタは、新たに開発される多用な半導体装置を含めた種々の半導体装置をそれ一台で試験ができるように、必要とされる種々のテスト項目に応えられるようにするため複雑な構成となり、またテストされるべき半導体装置の性能やピン数に対応できるように、性能、数量の面からも高度かつ複雑な構成となるからである。 In general, a tester is provided as a highly versatile device, and in order to have the high versatility, it has complicated, advanced and large-scale hardware, and becomes very expensive. In other words, the tester has a complicated configuration so that it can respond to various required test items so that it can test various semiconductor devices including newly developed semiconductor devices. This is because the configuration is sophisticated and complicated in terms of performance and quantity so as to correspond to the performance and the number of pins of the semiconductor device to be tested.
半導体装置メーカなどが新たに開発した半導体装置のテストを行なう場合、テストしようとする半導体装置の性能、規模によっては、テスタの有する機能の何割かしか使用しない場合も生じる。テスト費用は、良く知られているように、被試験半導体装置の製造コストに反映されるため、テスタの非常に高いコストは、半導体装置の単価に跳ね返ったり、市場での競争や需要との関係からコストアップできない場合には、コスト割れをもたらすことになる。 When testing a semiconductor device newly developed by a semiconductor device manufacturer or the like, depending on the performance and scale of the semiconductor device to be tested, only some of the functions of the tester may be used. As is well known, the test cost is reflected in the manufacturing cost of the semiconductor device under test, so the very high cost of the tester rebounds on the unit price of the semiconductor device, and is related to competition and demand in the market. If the cost cannot be increased, the cost will be broken.
一方、LSIやMCMなど最近の半導体装置は、その動作速度の高速化が進み、テスタの性能、特にスピードやタイミング精度などが追いつかないケースが出てきている。このため高速な半導体装置の中には、半導体装置自身の中に、論理回路部分を試験するために、擬似乱数発生回路などのパターン発生回路を入れたり、内蔵するメモリ部をテストするため、ALPG(Algorithmic memory pattern generator)と呼ばれるパターン発生回路を内蔵させたりした、BIST(Bult in self test)方式を取り入れた半導体装置もある。 On the other hand, recent semiconductor devices such as LSI and MCM have increased in operating speed, and there are cases in which the performance of the tester, particularly speed and timing accuracy, cannot catch up. For this reason, some high-speed semiconductor devices include a pattern generation circuit such as a pseudo-random number generation circuit in order to test a logic circuit portion in the semiconductor device itself, or an ALPG for testing a built-in memory unit. There is also a semiconductor device that adopts a BIST (Bult in self test) system in which a pattern generation circuit called (Algorithmic memory pattern generator) is incorporated.
このようなBISTを採用した半導体装置では、その内蔵されたテスト回路と外部とのインタフェースに、バウンダリ・スキャンなどの低速なインタフェースを採用する場合が多い。このため汎用性を重視した市販の半導体テスタは、自己診断機能を内蔵し低速な外部テスト制御インタフェースを持つ半導体装置にとっては、使用されない機能が多く、テスタが高価であるという問題があった。 In such a semiconductor device employing BIST, a low-speed interface such as boundary scan is often adopted as an interface between the built-in test circuit and the outside. For this reason, a commercially available semiconductor tester that emphasizes versatility has a problem that many of the functions are not used for a semiconductor device with a built-in self-diagnosis function and a low-speed external test control interface, and the tester is expensive.
本発明の目的は、半導体装置テスタのピンエレクトロニクス論理を被試験半導体装置に合わせ構成することで、テスタの論理規模や費用の低減と汎用性を両立する半導体装置テスタを提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device tester that achieves both reduction in the logic scale and cost of the tester and versatility by configuring the pin electronics logic of the semiconductor device tester in accordance with the semiconductor device under test.
本発明は、テスタのピンエレクトロニクスに必要な機能を、予め用意された複雑な機能の中から選択する代わりに、テスタのピンエレクトロニクスの論理回路部分を可変論理回路デバイスで構成し、被試験半導体装置の入出力ピン仕様に合わせ必要なピンエレクトロニクスの機能をこの可変論理回路デバイスにプログラムすることで実現する。 According to the present invention, instead of selecting a function required for pin electronics of a tester from complex functions prepared in advance, a logic circuit part of the pin electronics of the tester is constituted by a variable logic circuit device, and a semiconductor device under test This function is realized by programming the necessary pin electronics functions in accordance with the input / output pin specifications of the variable logic circuit device.
本発明によれば、テスタのピンエレクトロニクスに必要な機能を、予め用意された複雑な機能の中から選択する代わりに、必要な機能をプログラミングするため、ピンエレクトロニクスの論理回路規模を大幅に低減でき、テスタの汎用性を犠牲にせず、かつテスタの価格を抑えることができる。 According to the present invention, instead of selecting the functions required for the pin electronics of the tester from the complex functions prepared in advance, the necessary functions are programmed, so that the logic circuit scale of the pin electronics can be greatly reduced. Therefore, the versatility of the tester can be sacrificed and the price of the tester can be reduced.
BISTなどの自己診断機能を内蔵する半導体装置など、そのテスト制御に必要な入出力インターフェースがバウンダリ・スキャンなど低速なインタフェースを持つ半導体装置を、安価で汎用性を持つテスタで試験を行うという目的を、ピンエレクトロニクスの機能を被試験半導体装置の入出力ピン仕様により、予め用意された複雑な機能の中から選択する変わりに、可変論理回路デバイスに、必要な機能をプログラムすることにより、コストパフォーマンスの高い、汎用的なテスタを実現する。 The purpose is to test a semiconductor device with a low-speed interface such as boundary scan, etc., with a low-cost and versatile tester, such as a semiconductor device incorporating a self-diagnosis function such as BIST. Instead of selecting the function of pin electronics from the complex functions prepared in advance according to the input / output pin specifications of the semiconductor device under test, programming the necessary functions in the variable logic circuit device can reduce the cost performance. Realize a high-purpose, general-purpose tester.
図1は、本発明のテスタ500の一実施例のブロック図である。110〜210は、図2または図3と同様である。300は可変論理回路デバイス(FPGA)で実現した波形形成回路(FMT)とコンパレータ回路(CMP)で、ピンエレクトロニクスの論理部分を構成する。310は可変論理回路デバイス(FPGA)300の論理回路プログラム(コンフィグレーション)に使用するROMである。このROM310はソケットを介してテスタに実装される。可変論理回路デバイス(FPGA)300とROM310は必要な論理規模や使用するデバイスにより、1個または複数個で構成される。
FIG. 1 is a block diagram of one embodiment of a
被試験半導体試験装置(LSI)200のテスト準備として、入出力ピン仕様に合わせて可変論理回路デバイス(FPGA)300の中に必要な波形形成回路(FMT)とコンパレータ回路(CMP)をプログラムし、そのプログラム内容をROM310に書き込んでおく。被試験半導体装置(LSI)200をテストする場合は、被試験半導体装置(LSI)200を実装するテストボード(TB)210をテスタに接続すると共に、被試験半導体装置(LSI)200用にプログラム内容を書き込んだROM310を上記ソケットに実装する。この状態で可変論理回路デバイス(FPGA)300のコンフィグレーションを実行することで、被試験半導体装置(LSI)200のテストに必要な波形形成回路(FMT)とコンパレータ回路(CMP)が可変論理回路デバイス(FPGA)300の中に構成され、テスタ500は被試験半導体装置(LSI)200のテストが可能となる。
In preparation for the test of the semiconductor device under test (LSI) 200, the required waveform forming circuit (FMT) and comparator circuit (CMP) are programmed in the variable logic circuit device (FPGA) 300 in accordance with the input / output pin specifications. The program contents are written in the
図6は、図4(a)の波形形成回路(FMT)122において、図4(b)のFMT真理値表の波形種として「P極性、RZ波形」を選択した場合に、可変論理回路デバイス(FPGA)300内にプログラムされる回路522を示す。このように図4の回路と比較して、タイミングを選択するセレクタが省略出来ており、また極性を反転させるEOR回路も省略出来ている。NRZ波形を選択する場合は、さらにAND回路(AND)422が省略できる。またN極を設定するには、AND回路(AND)422をNAND回路に変更するだけで可能である。また被試験半導体装置(LSI)のピン仕様が出力ピンに対応するテスタピンにはこの波形形成回路(FMT)は不要で、ドライバ123のイネーブル信号(enb)を0固定にする機能だけあれば良い。
FIG. 6 shows a variable logic circuit device when “P polarity, RZ waveform” is selected as the waveform type of the FMT truth table of FIG. 4B in the waveform forming circuit (FMT) 122 of FIG. A
またコンパレータ回路(CMP)は、また被試験半導体装置(LSI)のピン仕様が出力ピンに対応するテスタピンにのみあれば十分で、入力ピンに対応するテスタピンには省略できる。 Further, the comparator circuit (CMP) is sufficient if the pin specification of the semiconductor device under test (LSI) is only the tester pin corresponding to the output pin, and can be omitted for the tester pin corresponding to the input pin.
このように、予めどのような入出力ピンにも対応可能なように、複雑で高度な機能を持つ従来テスタの波形形成回路(FMT)やコンパレータ回路(CMP)に対して、被試験半導体装置(LSI)の入出力ピン仕様に対応した必要最低限の論理規模で波形形成回路(FMT)やコンパレータ回路(CMP)を実現でき、またコンフィグレーション用のROMをソケットにより実装することで交換可能とし、テスタの汎用性も確保できる効果がある。 Thus, as it is also available to any output pins advance, for complex waveform forming circuit of a conventional tester with advanced features (FMT) and the comparator circuit (CMP), tested semiconductor device ( (LSI) Waveform shaping circuit (FMT) and comparator circuit (CMP) can be realized with the minimum logical scale corresponding to the input / output pin specifications, and the configuration ROM can be exchanged by mounting it with a socket, There is an effect that the versatility of the tester can be secured.
図7の実施例は、図1の実施例から、直流テストが不要な場合に、DCテスト回路(DCM)とそれを接続するためのスイッチ、またさらにピンスイッチをドライバ123のディスエーブル機能(出力ハイ・インピーダンス状態)で置き換えたテスタ700である。実装密度を高めづらいスイッチを省略できるので、テスタのコスト低減、小型化に役立つ。
The embodiment of FIG. 7 differs from the embodiment of FIG. 1 in that a DC test circuit (DCM) and a switch for connecting the DC test circuit (DCM) and a pin switch are disabled functions (outputs) of the
図8の実施例は、図7の実施例から、さらにドライバとレシーバを可変論理回路デバイスに吸収した事を特徴とするテスタ800である。被試験半導体装置(LSI)200の入出力ピン仕様が、使用する可変論理回路デバイス(FPGA)300が直接サポートする入出力ピン仕様なら被試験半導体試験装置(LSI)200と可変論理回路デバイス(FPGA)300は直結可能である。この場合はテスタ100にリファレンス電源(RPS)が不要となり、更なるテスタのコスト低減、小型化に役立つ。
The embodiment of FIG. 8 is a
図9の実施例は、図7の実施例から、コンフィグレーション用のROM310をテストボード(TB)210に実装した事を特徴とするテスタ900である。ROM310をテストボード(TB)210に実装することにより、テストボード(TB)210の交換でROM310も同時に交換できるので、被試験半導体装置(LSI)200のテスト準備作業量を低減したり、ROM310の交換忘れなどを防ぐのに役立つ。
The embodiment of FIG. 9 is a
図10の実施例は、図7の実施例から、コンフィグレーション用のROMをなくし、CPU150から可変論理回路デバイス(FPGA)300を直接コンフィグレーションする事を特徴とするテスタ1000である。テストプログラムやテストデータを記憶装置(HDD)160から読み込む時に同期させてコンフィグレーションを実行することで、被試験半導体装置(LSI)200のテスト準備作業量を低減したり、ROM310の交換忘れなどを防ぐのに役立つ。
The embodiment of FIG. 10 is a
また、半導体装置のクロックピンなど高い精度や機能が要求されるピンに対応するテスタピンとそれ以外のピンに対応するテスタピンを、従来テスタのピンエレクトロニクスと本発明のピンエレクトロニクスを組合せてテスタを構成することで、テスタに必要な機能や性能とテスタのコストを最適化する用途にも適用できる。 Also, a tester pin corresponding to a pin that requires high accuracy and function, such as a clock pin of a semiconductor device, and a tester pin corresponding to another pin are combined with the pin electronics of the conventional tester and the pin electronics of the present invention to constitute a tester. Therefore, it can be applied to applications that optimize the functions and performance required for the tester and the cost of the tester.
500 テスタ
110 テスト電源
130 タイミング発生回路
140 リファレンス電源
150 CPU
160 記憶装置
170 DCテスト回路
200 被試験半導体装置
210 テストボード
300 可変論理回路デバイス
310 ROM
500
Claims (1)
In a semiconductor device tester with pin electronics, the logic part of pin electronics is composed of variable logic circuit devices, and the pin electronics logic such as output waveform forming circuit and expected value comparison circuit is matched to the input / output pin specifications of the semiconductor device under test A semiconductor device tester for programming a variable logic circuit device.
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
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