JP2005539404A - サブパターン転写ナノスケールメモリ構造 - Google Patents

サブパターン転写ナノスケールメモリ構造 Download PDF

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Abstract

ナノスケール配線を有するメモリ配列について示した。ナノスケール配線は、ナノスケール配線の軸方向および／または半径方向に沿って分布する制御可能領域によってアドレス指定される。１次元のメモリ配列の場合、メモリ位置は、ナノスケール配線とミクロスケール配線の交差部によって定められる。２次元のメモリ配列の場合、メモリ位置は、直交するナノスケール配線同士の交差部によって定められる。３次元のメモリ配列の場合、メモリ位置は、異なる垂直層に設置されたナノスケール配線同士の交差部によって定められる。

Description

本発明は、電子回路のサブパターン転写加工の分野に関する。特に、サブパターン転写ナノスケールインターフェースの確率的組立体およびサブパターン転写ナノスケールメモリ構造のような、パターン転写配線およびナノスケール配線により、ナノスケール配線上の電気伝導を制御する方法および装置について開示する。
ナノスケールの交差部を形成する技術は既に知られている。図１には、従来技術による浮遊ナノチューブ導体１の概略的断面図を示す。複数の低炭素ナノチューブに結合されたまたは複数の支柱５によって分離されたシリコンナノスケール導線２、３、４が示されている。支柱は誘電体材料で構成され、例えば二酸化珪素である。この方法ではナノチューブ−ナノチューブ（またはナノチューブ−ナノスケール線）ジャンクション接合部が形成される。ジャンクション接合部は２状態のエネルギー障壁のいずれに対しても安定である。第１の状態では、チューブ１−２および１−４からわかるように、チューブは離れており、機械的な力が上部線１を支持し、下側の線２、４にまで落下することを抑制する。この距離では交差した導体間のトンネル電流は小さいため、導体間は極めて高抵抗（ギガオーム）となる。第２の状態ではチューブ１−３からわかるように、チューブは接触して、あるいはほぼ接触して、分子間力を介して保持される。この状態では、チューブ間の抵抗は小さい（１００ｋΩ）。チューブ間に電圧を印加すると、電圧がそれらを同じまたは反対の極性に帯電され、電荷の引力／斥力により、２安定状態間のジャンクション接合部のエネルギーギャップが交差し、接続プログラムが有効に設定またはリセットされるようになる。これらのジャンクション接合部は、接続状態がＰＮダイオード整流挙動を示すように調整することができる。分子電子ＰＮ接合は、例えばＹ、ＣｕｉおよびＣ． Ｍ． Ｌｉｅｂｅｒの「ブロックを構成するシリコンナノスケール線を用いて組み立てられた機能的ナノスケール電子デバイス」サイエンス、２９１巻、ｐ８５１−８５３、２００１年によって示されている。
ナノスケール配線列の交点で非揮発性メモリビットに情報を記憶させる技術は、例えばＣ． Ｐ．Ｃｏｌｌｉｅｒ、Ｅ． Ｗ． Ｗｏｎｇ、Ｍ． Ｂｅｌｏｈｒａｄｓｋｙ、Ｆ． Ｍ． Ｒａｙｍｏ、Ｊ． Ｆ． Ｓｔｏｄｄａｒｄ、Ｐ． Ｊ． Ｋｕｅｋｅｓ、Ｒ． Ｓ． Ｗｉｌｌｉａｍｓ、Ｊ． Ｒ． Ｈｅａｌｔｈの「電子構造分子基論理ゲート」サイエンス、２８５巻、ｐ３９１−３９４、１９９９年で知られる。個々の交差接合部に大電圧を印加することでビットは容易にプログラム化することができる。各交点の状態は、ジャンクション接合部を通る電流の流れを観測することにより読み取ることができる。「オン」にプログラム化されたジャンクション接合部は、低抵抗経路として作用し、「オフ」にプログラム化されたジャンクション接合部は、高抵抗経路として作用する。
ドープされたシリコンナノスケール配線を電界効果トランジスタ（ＦＥＴ）として作動させる方法は、従来技術として知られる。図２には従来技術による概略的な透視図を示す。シリコンナノスケール配線１１を覆う酸化物１０は、例えばカーボンナノチューブまたはシリコンナノスケール配線のような交差した導体１２が直接電気的に接触することを防止する。一方の線の電界は他方の線の「ゲート」として用いられ、担体のドープされたシリコンナノスケール配線の局部的回避領域の電気伝導を防ぐ。ＦＥＴ抵抗はΩからＧΩまで変化する。同時にカーボンナノチューブはＦＥＴ挙動を示す。例えばＹｕ Ｈｕａｎｇ、Ｘｉａｎｇｆｅｎｇ Ｄｕａｎ、Ｙｉ Ｃｕｉ、Ｌｉｎｃｏｌｎ Ｌａｕｈｏｎ、Ｋｅｖｉｎ Ｋｉｍ、Ｃｈａｒｌｅｓ Ｍ． Ｌｉｅｂｅｒの「ロジックゲートおよびブロックを構成する組み立てられたナノスケール配線からの計算」サイエンス、２９４巻、９１３１３−１３１７、２００１年、Ｖ． Ｄｅｒｙｃｋｅ、Ｒ． Ｍａｒｔｅｌ、Ｊ． Ａｐｐｅｎｚｅｌｌｅｒ、Ｐｈ． Ａｖｏｕｒｉｓの「カーボンナノチューブ相互、および分子内ロジックゲート」ナノレター、９巻、ｐ４３５−４５６、２００１年、およびＪ． Ｔｒａｎｓ、Ａｌｗｉｎ Ｒ． Ｍ． Ｖｅｒｓｃｈｕｅｒｅｎ、Ｃｅｅｓ Ｄｅｋｋｅｒの「単一カーボンナノチューブに基づく室温トランジスタ」ネーチャー、３９３巻、ｐ４９−５１、５月７日を参照のこと。
ナノスケール配線の軸方向の次元に沿ったドーピングプロファイルまたは材料組成は制御することができ、これはＭａｒｋｓ Ｓ． Ｇｕｄｉｋｓｅｎ、Ｌｉｎｃｌｎ Ｊ． Ｌａｕｈｏｎ、Ｊｉａｎｆａｎｇ Ｗａｎｇ， Ｄａｖｉｄ Ｃ． Ｓｍｉｔｈ、Ｃｈａｒｌｅｓ Ｍ． Ｌｉｅｂｅｒの「ナノスケールフォトニクスおよびエレクトロニクスのナノワイヤ超格子構造」ネーチャー、４１５巻、ｐ６１７−６２０、２００２年２月、Ｙｉｙｉｎｇ Ｗｕ、Ｒｏｎｇ Ｆａｎ、Ｐｅｉｄｏｎｇ Ｙａｎｇの「単結晶Ｓｉ／ＳｉＧｅ超格子ナノワイヤのブロックバイブロック成長」、ナノレター、２巻、２号、ｐ８３−８６、２００２年２月、およびＭ． Ｔ． Ｂｊｏｒｋ、Ｂ． Ｊ． Ｏｈｌｓｓｏｎ、Ｔ． Ｓａｓｓ、Ａ． Ｉ． Ｐｅｒｓｓｏｎ、Ｃ． Ｔｈｅｌａｎｄｅｒ、Ｍ． Ｈ． Ｍａｇｎｕｓｓｏｎ、Ｋ． Ｄｅｐｐｅｒ、Ｌ． Ｒ． Ｗａｌｌｅｎｂｅｒｇ、Ｌ． Ｓａｍｕｅｌｓｏｎの「起動電子の１次元障壁」ナノレター、２巻、２号ｐ８７−８９、２００２年２月に示されている。
さらにナノスケール配線の規則配置（配線の平行配列、交差、直交構造）が知られている。横の配線は通常、スイッチの配列として定められ、スイッチの配列は平行配線の第１の組の各線を、第１の組と交差する第２組の平行線の各配線に接続する。通常、２組の配線は相互に垂直である。「オン」の位置ではスイッチは、水平配線を垂直配線に接続し、「オフ」の位置では、２配線は未接続のままである。その結果、スイッチ状態を記憶させることが可能となり、交点領域でスイッチが切り替えられる。すなわち切替え装置自体はその状態を維持する。従って本技術においては余分なコストを生じさせずに、横配線を十分に高密度に配置させることができる。これは欠陥に対する許容性が要求される場合、特に有益である。例えばＫｕｅｋｅｓ、ＷｉｌｌｉａｍｓおよびＳｔａｎｌｅｙの米国特許第６，２５６，７６７号を参照のこと。
さらにナノスケールと同等の緻密な（サブ転写技術の）配線間隔で非揮発性メモリを構成することができる。Ｋｕｅｋｅｓ、Ｗｉｌｌｉａｍｓ、ＳｔａｎｌｅｙおよびＨｅａｔｈの米国特許第６，１２８，２１４号参照のこと。
しかしながらこれらの交点のプログラム化または読み出しのため、個々のナノスケール配線に制御電圧を印加して、単一のナノスケール配線から選択的な読み出しを行う方法が求められている。これは、全ナノスケールメモリおよびロジック配列において臨界的な弱い連結でインターフェースを構成して、ミクロスケール配線からナノスケール配線に個別にアドレス指定を行うことで可能となる。
不規則に塗布された金のナノ粒子を基本とするデコーダで、ミクロスケール−ナノスケールの隙間をブリッジする方法は、米国特許第６，２５６，７６７号に記載されている。金の粒子は、制御配線とアドレス線の交差部の全領域に塗布しなければならない。この従来技術の方法は、交差点の半分を覆うように塗布された粒子密度の分布精度に依存する。さらに本手法は各交差部の量子化接合の状態に強く依存する。一方、不規則に分布された金のナノ粒子は、中間的な状態となり接続配線の発見を難しくする。結果的に、従来技術の手法では、製作段階でのリスクがある。
従ってナノスケール配線を個々にアドレス指定する方法より優れた方法が必要となる。本発明は単一のナノスケール配線を個々に制御することのできる装置および方法を提供する。制御はミクロスケールおよびナノスケールの両レベルで行われる。従って個々の交点をプログラム化し、アドレス指定することができる。
本発明においては、ミクロンスケール（またはミクロスケール）という用語は、約０．１μｍから約２μｍの寸法を表す。ナノメートルスケール（またはナノスケール）という用語は、約０．１ｎｍから約５０ｎｍ（０．０５μｍ）の寸法を表すが、好ましい範囲は０．５ｎｍから５ｎｍである。
米国特許第６，１２８，２１４号明細書
本発明は、ナノスケール配線上の電気伝導を制御する方法および装置を提供することを課題とする。
ミクロスケールまたはナノスケールの制御配線は、多数のナノスケール配線のうちのいずれかを選択的に活性化するように用いられる。別個のナノスケール配線のアドレス指定は、別々にコード化されたナノスケール配線によって行われる。
特にパターン転写スケールとサブパターン転写の配線をブリッジする技術が提供され、転写パターンスケール配線束は、サブパターン転写間隔で緻密に配置されたサブパターン転写スケール配線束から単一のサブパターン転写スケール配線を独立して選定することができる。
また本発明は、修飾された（変調ドープされた、または超格子へテロ構造の）ナノスケール配線に基づくサブパターン転写スケールのロジックを構成し集積する加工プロセスに関する。
さらに本発明は、サブパターン転写スケールのアドレスデコーダを構成するプロセス、およびサブパターン転写スケールのメモリに関し、このメモリはパターン転写スケール配線からのアドレス指定、読み出し、記録ができる。
第１の態様によれば、ナノスケール配線の電気伝導を制御する方法において、
ナノスケール配線の軸方向に沿って分布する第１の複数の制御可能領域を持つナノスケール配線を提供するステップであって、各領域が第１の閾値よりも小さな値の信号で制御された場合、あるいは信号で制御されない場合には、前記領域によって、ナノスケール配線に沿った電気伝導が可能となる、ステップと、
前記領域を制御してまたは制御しないで、ナノスケール配線の電気伝導を可能にし、あるいは遮断するステップと、
を有する方法が提供される。
第２の態様によれば、ナノスケール配線の電気伝導を制御する方法において、
ナノスケール配線の軸方向に沿って分布する第１の複数の制御可能領域を持つナノスケール配線を提供するステップであって、各領域が第１の閾値よりも大きな値の信号で制御された場合、前記領域によって、ナノスケール配線に沿った電気伝導が可能となる、ステップと、
前記領域を制御してまたは制御しないで、ナノスケール配線の電気伝導を可能にし、あるいは遮断するステップと、
を有する方法が提供される。
第３の態様によれば、複数のナノスケール配線の電気伝導を制御する方法において、
ナノスケール配線の軸方向に沿って分布する第１の複数の制御可能領域を持つ各ナノスケール配線を提供するステップであって、各領域が第１の閾値よりも小さな値の信号で制御された場合、あるいは信号で制御されない場合には、前記領域によって、ナノスケール配線に沿った電気伝導が可能となる、ステップと、
複数の制御配線を提供するステップであって、各制御配線は第１の複数の一連の領域に接続され、前記一連の領域を制御する制御信号を伝送することが可能である、ステップと、
制御配線に沿って制御信号を提供するステップであって、複数のナノスケール配線のうち単一のナノスケール配線は電気伝導を示し、複数のナノスケール配線のうちの残りのナノスケール配線は電気伝導を示さないようにする、ステップと、
を有する方法が提供される。
第４の態様によれば、複数のナノスケール配線の電気伝導を制御する方法において、
ナノスケール配線の軸方向に沿って分布する第１の複数の制御可能領域を持つ各ナノスケール配線を提供するステップであって、各領域が第１の閾値よりも大きな値の信号で制御された場合、前記領域によって、ナノスケール配線に沿った電気伝導が可能となる、ステップと、
複数の制御配線を提供するステップであって、各制御配線は第１の複数の一連の領域に接続され、前記一連の領域を制御する制御信号を伝送することが可能である、ステップと、
制御配線に沿って制御信号を提供するステップであって、複数のナノスケール配線のうち単一のナノスケール配線は電気伝導を示し、複数のナノスケール配線のうちの残りのナノスケール配線は電気伝導を示さないようにする、ステップと、
を有する方法が提供される。
第５の態様によれば、複数のナノスケール配線内のナノスケール配線をアドレス指定する方法であって、
ナノスケール配線の軸方向に沿って分布する制御可能領域を持つ各ナノスケール配線を提供するステップと、
大きなナノスケール配線組から複数のナノスケール配線を確率的に選択して、複数のナノスケール配線を構成するステップと、
を有する方法が提供される。
第６の態様によれば、
軸方向に沿って分布する第１の複数の制御可能領域を持つナノスケール配線であって、各領域が第１の閾値よりも小さな値の信号で制御された場合、あるいは信号で制御されない場合には、前記領域によって、ナノスケール配線に沿った電気伝導が可能となる、ナノスケール配線と、
前記ナノスケール配線に沿った電気伝導を制御する手段と、
を有する配置が提供される。
第７の態様によれば、軸方向に沿って分布する第１の複数の制御可能領域を持つナノスケール配線であって、第１の組の各領域が第１の閾値よりも大きな値の信号で制御された場合、前記領域によって、ナノスケール配線に沿った電気伝導が可能となる、ナノスケール配線と、
前記ナノスケール配線に沿った電気伝導を制御する手段と、
を有する配置が提供される。
第８の態様によれば、
複数のナノスケール配線であって、各ナノスケール配線は、ナノスケール配線の軸方向に沿って分布する第１の制御可能領域組を有し、各領域が第１の閾値よりも小さな値の信号で制御された場合、あるいは信号で制御されない場合には、前記制御可能領域によって、ナノスケール配線に沿った電気伝導が可能となる、複数のナノスケール配線と、
複数の制御配線であって、各制御配線は、一連の制御可能領域に接続され、該一連の制御可能領域を制御する信号を伝送することの可能な、複数の制御配線と、
を有する装置が提供される。
第８の態様によれば、
複数のナノスケール配線であって、各ナノスケール配線は、ナノスケール配線の軸方向に沿って分布する第１の制御可能領域組を有し、各領域が第１の閾値よりも小さな値の信号で制御された場合、あるいは信号で制御されない場合には、前記制御可能領域によって、ナノスケール配線に沿った電気伝導が可能となる、複数のナノスケール配線と、
複数の制御配線であって、各制御配線は、一連の制御可能領域に接続され、該一連の制御可能領域を制御する信号を伝送することの可能な、複数の制御配線と、
を有する装置が提供される。
第９の態様によれば、
複数のナノスケール配線であって、各ナノスケール配線は、ナノスケール配線の軸方向に沿って分布する第１の制御可能領域組を有し、各領域が第１の閾値よりも大きな値の信号で制御された場合、前記制御可能領域によって、ナノスケール配線に沿った電気伝導が可能となる、複数のナノスケール配線と、
複数の制御配線であって、各制御配線は、一連の制御可能領域に接続され、該一連の制御可能領域を制御する信号を伝送することの可能な、複数の制御配線と、
を有する装置が提供される。
第１０の態様によれば、複数のナノスケール配線内の単一のナノスケール配線を単独でアドレス指定する装置であって、
ナノスケール配線の軸方向に沿って分布する制御可能領域を持つ各ナノスケール配線を提供する手段と、
複数のナノスケール配線から、制御されるナノスケール配線のサブ集合を確率的に選択して、サブ集合を形成する手段と、
ナノスケール配線のサブ集合のナノスケール配線上の制御可能領域を制御して、または制御しないで、ナノスケール配線のサブ集合の中から単一のナノスケール配線を選択する手段と、
を有する装置が提供される。
第１１の態様によれば、
第１のナノスケール配線組と、
該第１のナノスケール配線組と交差する第２のナノスケール配線組であって、前記第１の組と第２の組の間の交差部がメモリ配置を定める、第２のナノスケール配線組と、
を有するメモリ配列において、
当該メモリ配置は、前記第１のナノスケール配線組のうちいずれか一方のナノスケール配線と、前記第２のナノスケール配線組のうちいずれか一方のナノスケール配線とを選択することによりアドレス指定され、前記第１のナノスケール配線組および前記第２のナノスケール配線組は、ナノスケール配線の軸方向に沿って分布する制御可能領域を持ち、第１の制御可能領域組は第１の物理的特性を示し、第２の制御可能領域組は前記第１の制御可能領域組とは異なる第２の物理的特性を示し、さらに
第１の複数のアドレス配線であって、該第１の複数のアドレス配線の各々は、前記第１のナノスケール配線組の一連の領域に接続された、第１の複数のアドレス配線と、
第２の複数のアドレス配線であって、前記第２の複数のアドレス配線の各々は、前記第２のナノスケール配線組の一連の領域に接続された、第２の複数のアドレス配線と、
を有するメモリ配列が提供される。
第１２の態様によれば、複数のナノスケール配線の中から一つのナノスケール配線を選択する回路において、
ミクロスケールオーム接続であって、各オーム接続は複数のナノスケール配線の異なるサブ集合に接続され複数のナノスケール配線の中の特定のサブ集合を選択する、ミクロスケールオーム接続と、
複数のナノスケール配線の異なるサブ集合に接続され、一旦特定のサブ集合が選択された場合、ナノスケール配線の特定のサブ集合の中からナノスケール配線を選択するアドレス配線と、
を有する回路が提供される。
第１３の態様によれば、
複数のナノスケール配線と、
該ナノスケール配線と交差する第１のミクロスケール配線組であって、該第１のミクロスケール配線組とナノスケール配線との交差部は、複数のナノスケール配線の中から１または２以上のナノスケール配線をアドレス指定するアドレス指定位置を定める、第１のミクロスケール配線組と、
ナノスケール配線と交差する第２のミクロスケール配線組であって、該第２のミクロスケール配線組とナノスケール配線との交差部はメモリ位置を定める、第２のミクロスケール配線組と、
を有するメモリ配列が提供される。
第１４の態様によれば、
複数のナノスケール配線層であって、ナノスケール配線の第１の層と、該第１の層と隣接するナノスケール配線の第２の層の交差部はメモリ位置を定める、複数のナノスケール配線層と、
ナノスケール配線の異なるナノスケール配線の層と接続された複数のミクロスケール接続部と、
を有する３次元メモリ配列において、
ナノスケール配線は、ナノスケール配線の軸方向に沿って分布する制御可能領域を有し、第１の制御可能領域組は第１の物理的特性を示し、第２の制御可能領域組は第１の物理的特性とは異なる第２の物理的特性を示すことを特徴とする３次元メモリ配列が提供される。
第１５の態様によれば、ミクロスケール配線とナノスケール配線を有するロジック配置の製造プロセスであって、
ミクロスケール配線を提供するステップと、
該ミクロスケール配線のアドレス位置を定めるステップと、
ミクロスケール配線の上部に整列された第１のナノスケール配線組を転写するステップと、
ミクロスケール配線および第１のナノスケール配線組の上部に、該第１のナノスケール配線組と直交するように整列された第２のナノスケール配線組を転写するステップと、
で構成される製造プロセスが提供される。
アドレスデコーダは、不規則に混成した異なるコードのナノスケール配線によって、ナノスケール寸法の転写パターンとは別個に組立てることができ、それらを既に存在するミクロスケール配列に対して直交する平行配列で自己アセンブリすることができる。本発明の方法では、ミクロスケール−ナノスケールインターフェースによって、上部からのパターン転写プロセスと、底部からの自己アセンブリとのブリッジ化が可能となる。本発明による別個にコード化されたナノスケール配線基アドレスデコーダは、ナノスケールプログラム化コンピュータ配列に固有の特性を持たせることができ、ナノスケール配線にずれが生じた場合の欠陥に対する許容度があり、信頼性のあるナノスケールメモリデバイスとすることができる。従ってそのようなデコーダ内のコードは、適切な確度で見出すことができる。米国特許第６，２５６，７６７号明細書の方法とは明らかに異なる本発明のアドレス指定方法は、緻密なアドレスエンコードを提供し、その際には革新的なプロセスは必要なく、標準的な半導体分野の材料およびドーパントを用いることができる。
本発明は、以下の詳細な説明および添付図面を参照することでより明らかとなろう。
ドープ化ナノスケール配線は、電界効果トランジスタ（ＦＥＴ）として作用し、これはＹｕ Ｈｕａｎｇ、Ｘｉａｎｇｆｅｎｇ Ｄｕａｎ、Ｙｉ Ｃｕｉ、Ｌｉｎｃｏｌｎ Ｌａｕｈｏｎ、Ｋｅｖｉｎ ＫｉｍおよびＣｈａｒｌｅｓ Ｍ． Ｌｉｅｂｅｒの「ブロックを構成する組み立てナノワイヤからのロジックゲートおよび計算」サイエンス、２９４巻、ｐ１３１３−１３１７、２００１年に示されている。特にナノスケール配線の全長方向の電気伝導は、印加電圧によって制御することができる。欠乏モードがｐ型のデバイスの場合、低電圧（または電位印加なし）の印加により良好な電気伝導が生じるが、一方、高印加電圧ではドープされた半導体からキャリアが排出され、ナノスケール配線の全長方向に沿った電気伝導は妨げられる。このようにして、結合ロジックが構成され、いくつかの導体が、図３に示すように、ドープされたナノスケール配線と交差する。特に図３ではナノスケール配線３００は、ミクロスケール制御配線３０１−３０３、および電源とつながるミクロスケールオーム接続３０４と交差している。また酸化物層３０５はナノスケール配線をミクロスケール配線から分離する。制御ミクロ配線３０１−３０３の全てに対する入力が小さい場合、交差したナノスケール配線３００の一方から他方に電気伝導経路が形成される。ミクロ配線３０１−３０３のいずれかの入力が大きい場合、電気伝導経路は生じない。
またｎ型のナノワイヤを製作することも可能である。ｎ型ナノワイヤは、印加電圧が所定の閾値よりも大きいときのみ導電性を有し、印加電圧が閾値よりも小さい場合は非導電性となる。従ってこの場合も、結合ロジックが提供される。この場合、制御ゲートはｐ型ナノワイヤとは反対の極性を示し、電気伝導のためにはｎ型ナノワイヤに沿った全ての制御入力値を高くしなければならない。
ナノスケール配線を修飾する別の方法は、異なる材料領域を設けることである。Ｍ． Ｔ． Ｂｊｏｒｋ、Ｂ． Ｊ． Ｏｈｌｓｓｏｎ、Ｔ． Ｓａｓｓ、Ａ． Ｉ． Ｐｅｒｓｓｏｎ、Ｃ． Ｔｈｅｌａｎｄｅｒ、Ｍ． Ｈ． Ｍａｇｎｕｓｓｏｎ、Ｋ． Ｄｅｐｐｅｒ、Ｌ． Ｒ． Ｗａｌｌｅｎｂｅｒｇ、Ｌ， Ｓａｍｕｅｌｓｏｎの「電子起動の１次元障壁」ナノレター、２巻、２号、ｐ８７−８９、２００２年２月、にはＩｎＡｓおよびＩｎＰのナノワイヤへテロ構造の繰り返し結合が示されている。ＩｎＡｓおよびＩｎＰは異なる導電特性（例えば異なる電気伝導閾値）を有する。同様にＹｉｙｉｎｇ Ｗｕ、Ｒｏｎｇ Ｆａｎ、Ｐｅｉｄｏｎｇ Ｙａｎｇの「単結晶Ｓｉ／ＳｉＧｅ超格子ナノワイヤのブロックバイブロック成長」ナノレター、２巻、２号、ｐ８３−８６には、ＳｉとＳｉＧｅ領域が交互に繰り返される縞状のヘテロ構造が示されている。
導入部で述べたように、ナノスケール配線の軸方向に沿ってドーピングプロファイルまたは材料組成を制御する方法は既に知られている。
従ってシリコンナノスケール配線は、ナノスケール配線方向の長さの関数として異なる電気伝導閾値を有する。ナノスケール配線のドーピングプロファイルを制御する技術は、変調ドーピングと呼ばれる。ドーピングプロファイルを制御することにより、ＦＥＴの閾値電圧を効果的に制御することができる。すなわち、高ドープの場合、チャンネルからのキャリアの欠乏は生じにくく、配線の電気伝導は遮断されにくい。結果的に閾値電圧は高くなる。低ドープの場合、キャリアは少なく、低電圧でチャンネルの欠乏が生じ、電気伝導が遮断される。従ってある範囲ではゲート化され、他の範囲ではゲート化されない配線を構成することができる。ナノスケール配線の長さ方向の成長は、時間制御することができる。ナノスケール配線結晶は、一端で格子内に新しい原子が侵入されて成長する。ドーパントプロファイルを制御するには、ナノスケール配線の成長環境におけるドーパント濃度を時間で制御する。結果として各ドーピング領域の幅は、成長反応速度および成長環境におけるドーパントの導入を適切な時間で制御することにより正確に制御される。従ってドーピング領域の幅は、全くパターン転写プロセスを用いずに定めることができる。
図４には変調ドープされたＳｉナノスケール配線１４を示す。Ｓｉナノスケール配線１４は３の異なる領域１５、１６および１７を有する。領域１５および１７は、領域１６より高濃度でドープされる。領域１５および１７は非ＦＥＴ制御領域である。領域１６は、ＦＥＴ制御領域である。結果的に、領域１５および１７は、領域１６の電圧範囲よりも広い電圧範囲において電気伝導を示す。例えば領域１５および１７は、０乃至５Ｖの範囲のいかなる印加電圧でも電気伝導を示し、領域１６は０乃至１Ｖの範囲の印加電圧でしか電気伝導を示さない。変調ドープはナノスケール配線にアドレス領域を形成することを可能にする。ナノスケール配線が、欠乏モードがｐ型のドープシリコンナノスケール配線である場合、低印加電圧で電流が流れ、所定のドーピングに対する閾値よりも高い電圧印加によって電流を遮断することができる。ｎ型ドープシリコンナノスケール配線の場合、電流はある閾値よりも高い電圧が印加されたときに生じ、電流は閾値以下の電圧の印加によって遮断することができる。本発明はアドレス指定の仕組みを改良し、複数のミクロスケールまたはナノスケール配線が、複数のナノスケール配線を制御し、複数のナノスケール配線の中からナノスケール配線を選定することができる。
例えば変調ドープによってナノスケール配線を装飾する場合、コード言語をナノスケール配線に割り当てることができる。各ナノスケール配線は、ＦＥＴ制御形式または非制御形式のドープ領域にセグメント化される。コード化されたナノスケール配線が１組のミクロスケール配線を横断するように配列された場合、ナノスケール配線を流れる電流を制御することができる。適正な低電圧がＦＥＴ制御領域に印加されると、ナノスケール配線は電気伝導を示す。ＦＥＴ制御領域のいずれかに高電圧が印加されると、ナノスケール配線は電気伝導を示さない。高電圧を非ＦＥＴ制御領域に印加しても、電気伝導に変化はない。ある実施例では、制御電圧はミクロ配線の制御に提供され、これはアドレス指定ナノスケール配線と直交する。従ってナノスケール配線上のアドレス領域は、各領域に用いられる電圧を制御することによりナノスケール配線上の他の領域から区別される。
図５にはｐ型ドープナノスケール配線のアドレス指定の仕組みの一例を示す。ナノスケール配線２１、２２および２３の各々は、それぞれ低閾値ドープ領域２１０、２２０および２３０を有する。図にはさらにアドレス配線２４、２５および２６が示されている。配線２４に低電圧が印加され、配線２５および２６に高電圧が印加される場合、ナノスケール配線２１が選択される。特に低電圧印加配線２４は、ナノスケール配線２１を選択してナノスケール配線２１の電気伝導状態を維持し、高電圧印加配線２５と２６はナノスケール配線２２と２３の電気伝導を遮断する。領域２２０と２３０は、これらの配線上の他の２の領域に高電圧が印加されているため、電気伝導性を示さないからである。同様に配線２５に低電圧が印加され、配線２４および２６に高電圧で印加される場合、ナノスケール配線２２が選択され、ナノスケール配線２１、２３は選択されない。さらに配線２６が低電圧で選択され、配線２４および２５に高電圧が印加される場合、ナノスケール配線２３が選択され、ナノスケール配線２１、２２は選択されない。同様の仕組みは、ｎ型ドープナノスケール配線にも利用することができる。
ナノスケール配線を制御する仕組みはｋホットと呼ばれ、ナノスケール配線がｎの電位制御領域を有する場合、ｋの制御可能な領域が形成される。本願の参照文献でもある仮出願６０／４４１，９９５において、出願人はｋ＝ｎ／２のｋホットでは、独立にＮのナノスケール配線がアドレス指定され、ｎ＝１．１ｌｏｇ２（Ｎ）＋３アドレスビットしか必要ないことを示している。結果的に配列が十分に大きな場合、制御配線に接続する高架線は、それがアドレスするナノスケールロジックまたはメモリの寸法に比べて小さくなる。高架線は、ｎ／２よりも小さなｋのｋホットアドレスが用いられても、小さなままである。
別の実施例では、（ミクロスケール配線２４−２６の代わりに）ナノスケール配線がナノスケール配線を制御するために提供され、全体がナノスケールのシステムが提供される。例えばナノワイヤ配列からのナノワイヤ出力は、ここで参照文献として利用される米国特許出願第１０／３４７，１２１号に開示されたものと似ており、本願によるデコーダへの制御／アドレス入力として利用することができる。
（確率的組立体）
ナノスケール配線の問題はそれらが極めて接近された間隔で設けられているため、パターン転写配線との直接的な接触で個々のナノワイヤを選択することは難しいことである。しかしながら現在、直交する１組の平行配線に区分化できないナノスケール配線を形成することは可能である。本発明の好適実施例によると、上述の図４および５に示された変調技術でコード化されたナノスケール配線は、最初に相互に混成され、ランダムな秩序のコード化ナノワイヤが形成され、さらに１組の平行配線として形成される。その結果、所与の配列から１組の配線が確率的に選択される。２００２年６月２５日の仮出願６０／３９８，９４３において出願人は、ほぼ全てのコードが独立化され得る、そのようなナノスケール配線の十分に大きな集合体からコード化ナノスケール配線を確率的に選択する方法を示している。例えば同じコードを持つ配線数が１０６であり、その中に１０の配線の小さな配列を形成するための、１０６の異なるコードのコード空間を考慮することができる。１０１２の全配線から各配線がランダムに選択される場合、全１０配線が独立となる９９．９９５％の確率がある。これは少なくとも９の独立配線を得る可能性はより高い。従ってコード化配線をランダムに選定することができ、所望の独立ナノスケールのアドレス指定を行うことができ、特定の配列に含まれるナノスケール配線を選定したいという要望を満たすことができる。
出願人は、Ｃと１配列中のナノスケール配線数（Ｎ）を、単独に高い識別確率で関連付ける方法を示し、これは例えば２００３年１月２３日の仮出願６０／４４１，９９５に示されている。
例えば出願人はほぼ全ての独立コードを得るには、コード空間Ｃ＝１００ｘＮ２で十分であることを示している。独立コードが得られない確率は１％に満たない。出願人によると、他のコード選択の基準も重要である。非独立コードの確率が高くなると、コード空間は小さくなる。同様に数コードが複製されると、許容される集合が発見される確率は小さなコード空間でも高くなる。上述の解析は、重複のないことを保証する。さらに仮出願６０／４２９，０１０においては分離解析が出願人によって提供されており、Ｃ、Ｎおよびｄの関係を計算することができる。ここでｄは重複したＮの配線の集合において区別できるコード数である。この選択の基準を用いると、通常の配列サイズ（例えばＮ＝１０乃至Ｎ＝１０００）でＣ＝Ｎのとき、ｄ＞０．５ｘＮであることを示すことができる。
従って本願によると、制御ナノスケール配線は、独立列領域または独立してアドレス指定される１組の列領域を有する。全てのナノスケール配線がｋホットの場合、独立列は独自にアドレス指定することができる。
出願人はさらに、複数のナノスケール配線を制御する制御配線数がＣよりも小さいこと、例えばｋ≧１の場合、常にＯ（ｌｏｇ（Ｎ））または
Figure 2005539404
 であることを示している。
従って本願は、各ナノスケール配線にナノスケール配線に沿って分布する制御領域を提供することにより、複数のナノスケール配線において単一のナノスケール配線を独立してアドレス指定する方法を示し、この方法では、複数のナノスケール配線からサブ集合を確率的に選択することにより、制御されるナノスケール配線のサブ集合が形成され、ナノスケール配線のサブ集合のナノスケール配線の制御可能領域が制御され、または制御されないことにより、ナノスケール配線のサブ集合から単一のナノスケール配線が選択される。
代わりに、ナノスケール配線の全てを電源に接続させて、あるいは電源からそれら全てを非接続にしてアドレスを指定し、全てのナノスケール配線を選択すること、あるいはサブ集合のナノスケール配線を全く選択しないことができる。
（位置調整）
ミクロスケール配線とナノスケール配線間の位置調整は図５に示されている。実際には、ナノスケール配線を相互に完全に揃える方法はない。ナノスケール配線の位置を揃える方法はないが、制御ミクロスケール配線の幅（制御ビットピッチ）のばらつきによって、およびそのようなビットピッチの確率によって、それらは結局非整列となる。従って「ばらつき」および「確率」による非整列の組み合わせとして、各種非整列が生じる。
（制御ビットピッチのばらつきによる非整列）
制御ミクロスケール配線およびナノスケール配線が制御ビットピッチのばらつきによって非整列となった場合、１または２以上の制御ミクロスケール配線は、この非整列を緩和しないと、ナノスケール配線の対応する「１」または「０」ドープ領域のいかなる部分とも「交差」しない。
この問題に対処する第１の方法は、ナノスケール配線の全長に沿ってコードを複数回繰り返すことである。図６には、ｎビットｎ／２ホットコードを伝送するナノスケール配線３０を示す。図６の例では、基本コード３３の複数の複製３１、３２がナノスケール配線３０に鎖状に繋がれる。４ビットコードの場合、４のミクロスケール配線でナノスケール配線の対応ビットの全てをアドレス指定する必要がある。いったんコードがナノスケール配線に沿って繰り返されると、全てのミクロスケール配線は、ナノスケール配線のビット位置を常にアドレス指定することができる。ミクロスケール配線とナノスケール配線間のランダムな非配列は、コード３４または３５のような、選択される基本コード（０１１０）３３とは異なるオフセットコードを生じさせる。しかしながら、この交互の選択は許容できる。そのようなオフセットコード（１００１）または（００１１）は、本実施例の２−ホットコード空間においては有効なコードであるからである。
しかしながら全長に沿ったコード化には、付加的な制御領域が、メモリ配列群のようなナノスケール配線を制御する必要のない場所に設けられるという影響がある。これにより配線は、無意図的に所望のナノスケール配線と交差してしまう。
ある実施例では、これは問題とはならない。ナノワイヤ群が容易にドープされる場合（本願の以下の「半径方向変調ドープ」を参照）、半径方向構造はシリコンの電気伝導が遮断されることを防止する。この場合アドレス端は、それらが配列に組み込まれた後、表面のエッチングによって露出される。従って意図したアドレス領域のみが、エッチングによって直接露出された半径方向構造を有する。
さらにアドレス制御電圧と比べて低い作動電圧をメモリ内部に用いることにより、無意図的な遮断を回避することができる。メモリ内の作動電圧が常に制御領域の閾値以下である場合、配線は常時メモリ内で電気伝導を示す。アドレス制御配線は、メモリ外部にのみ存在し、より高い電圧で、例えば閾値を超える電圧（Ｖｃｔｒｌ ｈｉｇｈ＞Ｖｍｏｄｄｏｐｅ ｔｈｒｅｓｈｏｌｄ＞Ｖｍｅｍｏｒｙ ｈｉｇｈ）で、駆動することができるため、これらの電圧で電気伝導を制御することができる。
アドレス制御電圧の上昇を抑えるという問題に対処する別の方法は、まずミクロスケール配線（アドレス領域）によって、アドレス領域ではないナノスケール配線の一部を露出させたままにして、ナノスケール配線のこの領域をマスクせず、次にマスキングのため、バルクのドープされる領域にのみ、アドレス領域外部の領域のバルクのドープ相をドーピングして、アドレス指定領域として作用しない領域を設けるものである。この方法ではアドレス指定領域のみが制御されるため、アドレス指定領域は自己配列される。
問題に対処する第３の方法は、予想される非整列と等しい距離だけ、部分的にコード（またはその比率）を繰り返すことである。これは２ビットの部分的な繰り返しを有するナノスケール配線として図７（Ａ）乃至（Ｃ）に示されており、±１ビットのずれを許容する。これは、最後の０１１０コードの２ビットがコードの左に繰り返され、０１１０コードの最初の２ビットがコードの右に繰り返されることを意味する。図７（Ａ）には、非整列のない場合およびコード０１１０がミクロスケール配線４１乃至４４によって制御される場合が示されている。図７（Ａ）にはさらに整列禁止領域４５の拡張部が示されている。図７（Ｂ）にはナノスケール配線４０のコードが左に１ビット移動して、ミクロスケール配線４１乃至４４によってコード１１００が制御される場合が示されている。図７（Ｃ）にはナノスケール配線のコードが左に２ビット移動して、ミクロスケール配線４１乃至４４によってコード１００１が制御される場合が示されている。この第３の方法では、ナノスケール配線４０は、電圧が印加されない場合、コード領域を横断して電気伝導する。この方法では、制御可能なビットコード領域は、制御ミクロ配線４１−４４のいずれかの側で閉じられており、信号の伝達が継続される。
（ビットピッチの比率による非整列）
ミクロスケール配線でナノスケール配線のコード領域を制御するため、ミクロスケール配線のフィールドとナノスケール配線のドープされた制御可能領域間を重複させる必要がある。
図８には３のミクロスケール配線５１−５３の断面を示す。欠乏モードのナノスケール配線５０での電気伝導を遮断させるため、キャリアは、ナノスケール配線５０の軸に沿った小さな領域においてのみ欠乏させる必要がある。重複領域５４（Ｗｏｖｅｒｌａｐ）は５ｎｍ以下すなわちナノスケール配線５０の径の１乃至２倍以下であることが好ましい。Ｗｏｖｅｒｌａｐの領域の幅は、ミクロスケール配線フィールドの影響部５６に依存する。従って０乃至Ｗｏｖｅｒｌａｐの幅の重複領域は、これらが部分的にしか電気伝導しないため作動せず、結果的に中間程度の電流が流れる。図８には、ミクロスケール配線５１および５２のような、隣接するミクロスケール制御配線のフィールド間に非制御領域５５が示されている。本発明の好適実施例では、ドープされた制御可能領域の長さは、ナノスケール配線とＷｏｖｅｒｌａｐの２倍の値を加えた非制御領域の長さと等しい。この方法では、少なくともＷｏｖｅｒｌａｐの長さの隣接する制御フィールドのいずれかの影響下にある領域が常に存在し、その領域は左または右の隣接ミクロスケール配線によって制御される。当然、０乃至Ｗｏｖｅｒｌａｐの長さの領域が左または右の隣接ミクロスケール配線双方に渡って配置されるという、好ましくない場合があり得る。しかしこのことが生じる確立は小さく、通常は１０％未満である。
従って制御配線および制御配線と対応するナノスケール配線の領域間が、ミクロスケール配線幅よりも小さな距離で非整列となっている場合は、制御領域の長さまたはプロファイルの技術的もしくは設計的対応によって対処することができる。
図８には制御領域が２のフィールドで重複する例を示す。制御領域が複数のフィールドで重複する場合、通常のｋホットアドレス空間には、ナノワイヤに沿って電気伝導することのできるコードはない。これは、非整列ナノワイヤが少なくとも正確に揃えられたナノワイヤの動作に影響を及ぼさないことを示しており、好都合である。
通常のｋホットコード空間の外部のコードを用いることでも、配線をアドレス指定することができる。例えば非整列１１００コードは、第２および第３の配線で制御される第３の位置と、第３および第４の配線で制御される第４の位置を有する。配列に１１００および１００１コードがない場合、１０００アドレス（すなわち２−ホットコード空間外のアドレス）がこの配線を選択し、これを利用することができる。しかしながら１１００または１００１が配列中に存在する場合、他のコードの選択をしないで、そのような１０００配線を選択することはできない。結果的にほとんどの利用の場合、好適実施例はこれらを単なる非アクセス化配線として取り扱う。
（アドレス制御用のナノワイヤの利用）
別の実施例では、ナノスケール配線はナノスケール配線を制御するように提供され、前述のように全てがナノスケールシステムで構成される。これは、デコーダへのアドレス指定が、ナノＰＬＡのようなナノスケール回路からされるときに有益である。
図９にはこの実施例を示すが、酸化物でコーティングしたナノワイヤ５０１−５０４は、複数のナノワイヤ５０５−５１０を制御する。ナノワイヤ５０５−５１０はオーム接続５１１に接続され、図には示されていない電源と接続される。２組のナノワイヤの間の酸化物分離は、図に示すように制御配線を被覆する酸化物によって達成される。あるいは酸化物分離は、パターン転写およびナノワイヤの第１層とナノワイヤの第２層間に酸化物を成長させて、あるいは制御領域、すなわち制御ナノワイヤ５０１−５０４とナノワイヤ５０５−５１０が交差する領域の周囲を酸化物で被覆することで行うことも可能である。
図９の実施例では制御配線ピッチ幅が、ナノワイヤピッチ（Ｗｂｉｔｐｉｔｃｈ）と同間隔であることに留意する必要がある。制御重複領域ＷｏｖｅｒｌａｐはＷｂｉｔｐｉｔｃｈと概略的に等しい寸法である。これにより、図６−８とは異なる整列の対処法が必要となる。
第１のステップは、ナノスケール配線５０５−５１０のコード領域を少なくともＷｂｉｔｐｉｔｃｈ ＋２＊ Ｗｏｖｅｒｌａｐ＜２＊ Ｗｂｉｔｐｉｔｃｈとすることである。この場合、全てのコード領域が常にあるナノスケール配線で制御される。
さらにナノスケール配線５０５−５１０の制御領域は、元来の間隔の２倍の間隔、すなわち２の物理的ビット位置とし、２倍の制御ナノワイヤを利用する。この分の制御ナノワイヤが追加されても、制御配線数はデコーダの配線数の対数のままである。
図１０Ａ−１０Ｃにはこの実施例をより明確に示す。図１０Ａには元のコードが示されており、垂直配線はビット領域を示し、配線間隔は１ビットピッチ間隔を示す。図１０Ｂには二重コード化を行う場合の例を示す。コード領域の長さは正確に２ビットピッチである。図１０Ｃには別の例を示す。この場合コード領域の長さは、２ビットピッチから、前述の少なくともＷｂｉｔｐｉｔｃｈ＋２＊ Ｗｏｖｅｒｌａｐだけ短い。
図１０Ｄには、同じナノワイヤ５２０の１０のオフセット５２０−１、…、５２０−１０を示す。各制御領域は上述の関係を満たしている。配線の各オフセットは次の表に従っている。
Figure 2005539404
 最初の５のオフセットは、コード０１０００１００でアドレス指定され得ることに留意する必要がある。次の４のオフセットはコード１０００１０００（すなわち前の０１０００１００コードの１ビット回転）でアドレス指定され得る。また最後のオフセットはコード０００１０００１（すなわち前コードからの別のビット回転）でアドレス指定され得る。従って本発明は、以下のステップによって制御ナノワイヤを用いて、ナノワイヤをアドレス指定する方法を示す：
１）Ｗｂｉｔｐｉｔｃｈ＋２＊ Ｗｏｖｅｒｌａｐ＜２＊Ｗｂｉｔｐｉｔｃｈの長さのコード領域で制御されるナノワイヤを提供するステップ、
２）制御されるナノワイヤのコードを二重化、すなわち制御されるナノワイヤの制御領域を元の間隔の２倍に広げるステップ
３）制御ナノワイヤのコードを用いて、制御されるナノワイヤのコードに生じる「１１」を「０１」または「１０」で置き換え、そのコードを回転したコードを提供するステップ。
（メモリへの利用）
さらに、上述のデコーダによってアドレス指定されるプログラム化メモリが提供される。ナノスケール配線配列の交差部に非揮発性メモリビットを設置する技術は、本願の背景で示したように、既に従来技術として知られている。
（ナノスケールメモリ配列）
図１１には、変調ドープアドレスデコーダを用いてインターフェース化されるナノスケールメモリ配列を示す。図には明確化のため数本のナノスケール配線しか示されていない。特に６×６のナノスケール配線配列が示されている。通常配列は、２４−３０のミクロスケール配線のみによってアドレス指定される１００−１０００ナノスケール配線を有する。
図１１にはアドレス指定可能なナノスケール配線行６１−６６およびナノスケール配線列６７−７２が示されている。これらのアドレス指定可能なナノスケール配線を用いて、正確に例えばナノスケール配線６２のような１のナノスケール配線行、あるいはナノスケール配線７２のようなナノスケール配線列を、プログラム化電圧を例えば交点７５のような単一の交点に印加することにより、アドレス指定することができる。行プログラム化電圧はオーム接続７６により提供され、列プログラム化電圧はオーム接続７７によって提供される。オーム接続７８および７９は、それぞれ行と列の公称電圧を提供する。
従って交点７５は、プログラム化電圧の印加されるナノスケール配線行６２とナノスケール配線列７２の両方を有し、１のナノスケール配線のみにプログラム化電圧の印加された、あるいはプログラム化電圧の印加されないナノスケール配線からなる他の交点に比べて、大きな電子差が生じる。この交点はさらに、プログラム化配列に部分的に寄生回路が生じないように、ダイオードとして作用するように配置することも可能である。
記録時にはナノスケール配線行６２の選定は変調ドープデコーダ８０によって行われ、このデコーダはミクロスケール配線列ＲＡ０−ＲＡ３と、ナノスケール配線６１−６６の変調ドープ領域とを有し、変調ドープ領域は酸化物層８１によりミクロスケール配線ＲＡ０−ＲＡ３から分離される。ナノスケール配線列７２の選定は変調ドープデコーダ８２によって行われ、これはミクロスケール配線行ＣＡ０−ＣＡ３と、ナノスケール配線６７−７２の変調ドープ領域とを有し、変調ドープ領域は酸化物層８３によりミクロスケール配線ＣＡ０−ＣＡ３から分離される。従ってアドレス指定配線は、複数の状態のうちのいずれかにメモリ部を設定することができる。
読み出し時には、制御ビットを適切に設置することによって、単一の行および列のデータビットが読み出される。高電圧が共通配線行７７に印加され、共通配線列７６に電圧が観測される。この方法では、配線行７７に高い入力を印加した場合、および共通配線列７６へ経路の抵抗が低い場合、対象交点、例えば交点７５のみを、検知することができる。交点を「オン」にプログラム化した場合、配線列電圧が生じて、選択配線列からの電流を観測することが可能となる。交点を「オフ」にプログラム化した場合、電流はほとんど流れない。
上述の簡単な読み出しの場合、配列が多くなると読み出し動作が遅くなる。特にダイオードメモリ点は、読み出し配線列（列６２ないし７２のいずれか）を全ての配線行（配線６１−６６）に結合して、配線列で全ての配線行を充電し、単一のビットを読み出す。この方法では読み出し時間は、行数と列数の合計ではなく積で定められる。
上記のような読み出し動作時の好ましくない結合の可能性を避けるため、読み出し時間を、配線の行と列の積ではなく、合計で定まるようにすることが可能である。全ての配線行６１−６６は高電圧で予備充電される。これには、全てのナノワイヤを同時に選択するアドレス指定ができるという利点がある。配線列は平行に駆動され、予備充電には単一の配線行を充電する場合の時間しかかからない。その後単一の配線行が読み出されて放電される。次に読み出し動作が前述のように行われる。さらに読み出されないビットと対応する配線行は、既に充電されており、対象配線行を駆動する間の充電は不要である。
メモリ配列はさらにミクロスケール配線８４、８５を有し、これらはそれぞれ、行または列の公称電圧を遮断することが可能である。特にミクロスケール配線８４と８５の双方は、ＦＥＴ制御可能領域８６、８７を有し、そのような電圧を遮断することができる。
（ハイブリッド制御メモリ）
上述のメモリの欠点は、メモリが極めて広いアドレス空間を必要とし、極めて大きなコード化ナノスケール配線集合を必要とすることである。例えば５００×５００の配列の場合、２５百万のナノスケール配線のコード空間が必要となる。
しかしながらハイブリッド制御体系によって、より少ない数のナノスケール配線を用いることができる。１組のナノスケール配線はまず、変調ドープデコーダを用いずに、ミクロスケール配線オーム接続によって選択され、次に選択された１組のナノスケール配線が、図１２−１５に示すようにミクロスケール配線によってアドレス指定される。
図１２において、オーム接続１００は、パターン転写の精度でナノスケール配線集合１０１をその終端で選択的に活性化させる。オーム接続１００の幅１０２は９０ｎｍであって、ナノスケール配線は１０ｎｍの幅１０３であり、オーム接続は独立して９のナノスケール配線群をアドレス指定することができる。そのようなナノスケール配線は、１２のミクロスケール配線Ａ０、…Ａ１１を介して１２ビットコードでアドレス指定される。特に６−ホット、１２ビットコードは９４２のコード言語を有する。９４２のコード言語を用いる場合、全部で９の集合配線を独立コードとする可能性は９６％以上である。
この実施例の問題は、ミクロスケール配線ピッチ、すなわちミクロスケール配線間の必要最小距離、例えば図８の単位５９である。本発明はそのような問題を図１３の実施例により解消する。この例では、千鳥状の隣接ミクロスケール配線接続１１０−１１２が設けられる。千鳥状隣接ミクロスケール配線接続によって、各ミクロスケール配線群の端部で１の配線も無駄にすることなく、緻密なナノスケール配線ピッチを維持することができる。
図１４には千鳥状のオーム接続を制御する第１の実施例を示す。４のミクロスケール配線７０１−７０４とインターフェースロジック７０５が提供される。ミクロスケール配線７０２は、動作を記録動作と読み出し動作間で制御し、オーム接続へのまたはオーム接続からの導通を確保する。動作が読み出し動作の場合、信号は出力配線７０１に読み出される。接続１１０−１１２は配線７０３、７０４によって選択される。通常ｌｏｇ２Ｎの選択配線が必要である。
図１５には千鳥状のオーム接続を制御する第２の実施例を示す。この場合、高速アクセスよりもデコーダへの効率的なアクセスがより重要である。この実施例では、１のミクロスケール配線８０１−８０４が必要である。ミクロスケール配線８０１は、シフト信号を伝送し、ミクロスケール配線８０２はクロック信号を伝送し、ミクロスケール配線８０３はシフト入力信号を伝送し、ミクロスケール配線８０４はシフト出力信号を伝送する。接続数が増えると、必要な時間およびフリップフロップ数が増えるが、ミクロスケール配線数は増大しない。
ハイブリッド制御の場合、制御配線はミクロスケール配線（図示されている）またはナノスケール配線いずれであっても良い。
（１次元メモリ）
図１１の実施例は２次元メモリである。本願ではさらに、図１６に示す単一のナノワイヤ層を用いる１次元メモリの実施例を提供する。
図１６は図１３と同様であるが、千鳥状ミクロスケール配線接続１１０−１１２は、ナノスケール配線集合と、アドレスミクロスケール配線Ａ０−Ａ ｎ−１を端部で活性化する。さらにメモリミクロスケール配線Ｄ０−Ｄｎ−１が提供される。
ミクロスケール配線Ｄ０−Ｄｎ−１は、図１１の２次元メモリにおける垂直デコーダ８２と同じ役割を果たす。記録を行う場合、適当な電圧が配線Ｄ０−Ｄｎ−１に印加され、適切な抵抗接続群および配線Ａ０−Ａ ｎ−１によって単一のナノスケール配線が選定され、それに電圧が印加される。従って選択されたナノスケール配線とＤ０−Ｄｎ−１配線間には電圧差が生じ、選択されたナノスケール配線と関連のＤｉ配線間の交点をプログラム化することが可能となる。単一のＤｉ配線は、従来のパターン転写デコーダが駆動される方法と同様の方法でデコードされ駆動される。さらに１次元の場合、直接ミクロスケール制御が行われるため、多数のビットを同時に同じ設定にプログラム化することができる。これは単に適切なプログラム化電圧をプログラム化される多数のＤｉ配線に印加することで行われ、複数のビットが従来のメモリに書き込まれるのと同様の方法で、瞬時にそれらの全てがプログラム化される。従来のプログラム化法との違いは、プログラム化されるビット組が同じ状態でなければならないことであり、所与の適当なミクロスケールを制御して、いかなるサブセットもプログラム化することができる。従って２の書き込み周期（または交点がｍの状態を持つ場合のｍの書き込み周期）によって、いかなる言語Ｄ０…Ｄｎ−１もプログラム化することができる。最初の周期では、選択されたナノスケール配線と関連する全言語Ｄ０…Ｄｎ−１がある状態で記録される（例えばオン）。第２の周期では、オフにする必要のある全てのビットが、オフの位置にプログラム化される。
読み出し周期も同様である。一旦Ｄｉのいずれかが「高」値に駆動され、Ｄｉを用いて単一のナノワイヤに電気伝導が生じると、Ｄｉ、Ａｉと対応する値を各オーム接続群に対するオーム接続出力で読み出すことが可能となる。
あるいは多数のビットを同時に読み出すことも可能である。特に単一のナノスケール配線上のＡｉを介して対応するオーム接続群に「高」値が加えられると、プログラム化される交点が充電され、全ての関連するＤｉが交点でプログラム化される。この場合、全Ｄ０…Ｄｎ−１が１周期で読み出される。しかしながら読み出し動作は遅くなる。これはナノスケール接続で、ミクロスケール配線の容量を駆動する必要があるからである。読み出し動作時にメモリを作動する方法は、製造段階で定める必要がある。すなわちメモリ内のダイオードの整流の向きを、ミクロスケールＤｉからナノスケール配線の向きのような第１の場合、ナノスケール配線からミクロスケールＤｉの向きのような第２の場合、を定める必要がある。
（３次元メモリ）
図１７および１８には、それぞれ３次元メモリの実施例の概略断面図および斜視図を示す。ミクロスケール配線２０１−２０４には、第１のナノスケール配線層の組２０５−２０７、およびこれと直交する第２のナノスケール配線層の組２０８−２１０が設けられる。図１１の２次元の場合と同様に、各層のデコード領域が領域２１１−２１４に設けられる。領域２１１−２１４におけるナノスケール層は酸化層２１５で被覆され、変調ドープデコード領域が被覆される。
３次元メモリの実施例における興味ある事実は、ミクロスケール配線が、メモリの異なる層上のナノワイヤによって共有されることである。２次元の場合と同じ確率的選択技術を用いて、ミクロワイヤ接続の各共通群に対して、１組の独立したコード化配線が形成され、垂直面内の各配線を単独で選択することが可能となる。
好適実施例では、図１７に示すようにナノスケール配線の層は、隣接する層の組の順番が繰り返されるように配置される。隣接する層の組は、第１のナノスケール層２０８と、第１のナノスケール層２０８と協働してメモリ位置を定め、第１のナノスケール層と直交する第２のナノスケール層２０５と、絶縁用ナノスケール層２０９とで構成される。
（半径方向変調ドープ）
ナノスケール配線の軸に沿った変調ドープに加えて、ナノスケール配線の半径方向に沿って変調ドープを行う技術が、Ｌｉｎｃｏｌｎ Ｊ． Ｌａｕｈｏｎ、Ｍａｒｋ Ｓ． Ｇｕｄｉｋｓｅｎ、Ｄｅｌｉ Ｗａｎｇ、Ｃｈａｒｌｅｓ Ｍ． Ｌｉｅｂｅｒの「エピタキシャルコア殻およびコア−多殻ナノワイヤへテロ構造」、ネーチャー、４２０巻、ｐ５７−６１２００２年１１月、で知られている。
半径方向の変調ドープ技術の興味ある事実は、ナノスケール配線が半径方向と軸方向に変調ドープされることである。特にナノスケール配線の所定の部分が、１）ドープされず、２）軸方向にドープされ、３）半径方向にドープされ、または４）軸方向および半径方向にドープされる。図１１−１８に示すメモリでは、ナノスケール配線に両方の変調ドープ技術を用いることができる。
より明確には、全ナノワイヤは形成時に半径方向にドープさせることができる。その後基板上に配線を形成して、スリーブが半径ドープナノワイヤ部分から半径方向に選択的にエッチングされる。この方法では以下のナノワイヤが得られる。すなわちナノワイヤは第１の一連の部分を有し、この一連の部分は軸方向および半径方向にドープされ、ナノワイヤは第２の一連の部分を有し、この一連の部分は軸方向にのみドープされる。従って第１および第２の部分は製造後に定められるという利点があり、その後パターン転写基板に対してナノワイヤをどのように配置するかが定められる。
（図１１のメモリの実施例におけるナノスケール配線構造）
図１１に示すナノスケール配線７２のような垂直ナノスケール配線を参照することにより、いくつかの別個の領域が観測される：
ａ）ミクロスケール配線７７に電気的に接続される領域、
ｂ）（絶縁体８３のような）絶縁体によってミクロスケールアドレス配線ＣＡ０−ＣＡ３から分離する必要のあるアドレス領域、
ｃ）水平ナノスケール配線６１−６６と交差する領域のような、記録または読み出し情報を含むコア領域、
ｄ）ミクロスケール配線８５から絶縁体によって分離する必要のある制御可能領域、
ｅ）ミクロスケール配線７９に電気的に接続される領域。
同様の観測は、ナノスケール配線６２のような水平ナノスケール配線を参照して行うことができる。
メモリ構造形成のためには、配列内の２の（直交する）配線組のうちいずれか一方のみが、半径方向にドープされる必要のあることに留意する必要がある。
（軸方向にドープされたナノスケール配線の製作プロセス）
軸方向にドープされたナノスケール配線の場合、上述のように個々の交点はメモリコアとして利用される。軸方向ドープナノスケール配線を有するメモリの製作は、以下のステップからなる。
１）シリコンウェハのパターン転写処理により、複数のミクロスケール配線を得るステップ、
２）ミクロスケール配線のアドレス指定部分に酸化物を形成するステップ。図１９には、製作プロセスの最初の２のステップ後のミクロワイヤの可能な配置を示す。
３）第１の軸方向ドープナノスケール配線組を混成するステップ。ナノスケール配線同士の接触が生じないように、ナノスケール配線を混成するには、図２の酸化層１０のような酸化層を各ナノワイヤの周囲に成長させる。酸化層は、相互に平行に配置された２のナノスケール配線を電気伝導領域に接触しないようにし、ダイオード接続ではなくＦＥＴ制御が可能となるように酸化バリアとして機能する。
４）第１のナノスケール配線組を配列して、配列された第１の組をミクロスケール配線上に転写させるステップ。図２０には４つのステップ後のチップ状態を示す。ナノスケール配線の配列は、例えばラングミュア−ブロドゲットフロー（ＬＢフロー）技術によって行われる。この技術は、例えばＵｌｍａｎ Ａ．「有機超薄膜の導入：ラングミュア−ブロドゲットから自己組織化まで」アカデミックプレス、ニューヨーク１９９１年、またはＡｌｂｒｅｃｈｔ Ｏ．、Ｍａｔｓｕｄａ Ｈ．、Ｅｇｕｃｈｉ Ｋ．、Ｎａｋａｇｉｒｉ Ｔ．の「試験的形成のためのＬＢ成膜機構の構成と利用」Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍ、２８４／２８５巻、１５、９月１９９６年、ｐ１５２−１５６参照。ＬＢフローは基板上のナノスケール配線の緻密な配線を可能にする。
５）パターン転写エッチング技術によって、構造内に配列軸に対して垂直な遮断部を得るステップ。図２１には５のステップ後の製作状態が示されている。
６）第２の軸方向ドープナノスケール配線組を混成するステップ。
７）第２のナノスケール配線組を配列して、回路上に設置された第２の組を、図２２に示すように、第１のナノスケール配線組と直交するように転写させるステップ。さらに分子層（図示されていない）がナノワイヤの直交組間に設置される。そのような層は、例えばＣｈｒｉｓｔｏｐｈｅｒ Ｌ． Ｂｒｏｗｎ、Ｕｌｒｉｃｈ Ｊｏｎａｓ、Ｊｏｎ Ａ． Ｐｒｅｅｃｅ、Ｈｅｌｍｕｔ Ｒｉｎｇｓｄｒｆ、Ｍａｒｋｕｓ Ｓｅｉｔｚ、Ｊ． Ｆｒａｓｅｒ Ｓｔｏｄｄａｒｔの「ラングミュア膜およびラングミュア−ブロッドゲット多層膜への２−カテナンの導入。分子情報貯蔵材料の可能な対応」Ｌａｎｇｍｕｉｒ１６（４）、１９２４−１９３０、２０００年に示されている。
８）パターン転写エッチング技術によって、構造内に配列軸に対して垂直な遮断部を得るステップ。図２３参照。
９）図２４のように、オーミック接続の領域に金属を被覆させるステップ。図２５の構造が得られる。
（軸方向および半径方向にドープされるナノスケール配線の製作プロセス）
軸方向および半径方向の双方にドープされたナノスケール配線の場合も、製作プロセスは上述のプロセスと同様である。上述の図１９−２５を参照のこと。しかしながら直行する１組のナノワイヤの間に分子層を設置する必要はない。
シリコンウェハのパターン転写プロセスによって得られるミクロスケールアドレス配線４００の配置が示されている、図１９のような第１のステップの次に、２組のナノスケール配線が形成される。前述の実施例とは異なり、この場合、第１の組は軸方向に変調ドープされた後、コード化された軸の上部において半径方向に変調ドープされる。これに対して第２の組は、軸方向にのみコード化される。
軸方向にのみドープされたナノスケール配線が相互に混成された後、混成されたナノスケール配線はＬＢフローで配列され、図２０に示すようにシリコン表面を覆うように転写される。さらに図２１に示すように、配置軸に垂直なサブ配列の間には所望の遮断がパターン転写エッチングによって形成される。
軸方向および半径方向にドープされたナノスケール配線組を混成した後、混成した組はＬＢフローで配列され、図２２に示すように他の組と直交してシリコン基板を覆うように転写される。次にサブ配列間に所望の遮断部が、図２３のように配列軸と垂直にパターン転写エッチングされる。
前述の実施例とは異なり、本実施例は図２４に示すように、アドレスウインド全体にわたりチューブの半径方向のドープ領域をエッチング除去するステップを有する。特に図２４にはアドレスウインド、すなわち図１１のアドレス領域８０および８２のような、構成されるロジック回路のアドレス領域に対応したウインド、を有するマスク部が示されている。半径方向にドープされたナノスケール配線を有するアドレスウインドのみを対象に、ナノスケール配線の半径方向のドーピング領域が、その領域内においてエッチング除去される。従って例えば本願の図５に示すように、ナノスケール配線のアドレス指定が可能となる。
別のステップでは、図２５に示すようにオーム接続領域を覆うように金属部が設置される。
本実施例では、図１の浮遊ナノチューブのような交点のヒステリシスを利用する別個の装置（例えばある分子）は不要である。半径方向のドーピング領域は、垂直ナノスケール配線の所定の部分の径に沿って情報を蓄積することができるからである。特に半径方向の変調ドープ配線構造は、効果的にヒステリシスを利用する装置を含む。
別の実施例では、両方の配線組が半径方向に変調ドープされる。
本発明のいくつかの実施例が上述のように示されたが、当業者には多くの変形および変更した実施例が容易に想到される。そのような変形および変更した実施例は、特許請求の範囲に記載の本発明の範囲を逸脱しないで行うことができる。
従来技術のナノチューブ基プログラムスイッチポイントの概略断面図である。 従来技術のナノチューブＦＥＴ配置の概略透視図である。 ナノスケール結合ロジックの基本モジュールである。 変調ドープ化シリコンナノスケール配線を示す図である。 アドレス指定ナノワイヤの図である。 鎖状につながれた多数のコードの複製を有する変調ドープ化ナノスケール配線である。 複数の繰り返しコードを有する変調ドープ化ナノスケール配線である。 ミクロスケール−ナノスケール配置の断面図である。 ナノスケール配線の第１の組を用いてナノスケール配線の第２の組を制御する実施例である。 ナノスケール配線の第１の組を用いてナノスケール配線の第２の組を制御する実施例である。 ナノスケール配線の第１の組を用いてナノスケール配線の第２の組を制御する実施例である。 ナノスケール配線の第１の組を用いてナノスケール配線の第２の組を制御する実施例である。 ナノスケール配線の第１の組を用いてナノスケール配線の第２の組を制御する実施例である。 装飾されたナノスケール配線によって形成されたアドレスデコーダを用いてインターフェース化されたナノスケールメモリ配列である。 ハイブリッド制御メモリ配置である。 千鳥状オーム接続を有するハイブリッド制御メモリ配置である。 ミクロスケール配線を有する千鳥状オーム接続をインターフェース化する方法を示す図である。 ミクロスケール配線を有する千鳥状オーム接続をインターフェース化する方法を示す図である。 １次元メモリ配置である。 ３次元メモリ配置である。 ３次元メモリ配置である。 ミクロスケールおよびナノスケール配線を持つロジック配置の製作工程における異なるステップを示す図である。 ミクロスケールおよびナノスケール配線を持つロジック配置の製作工程における異なるステップを示す図である。 ミクロスケールおよびナノスケール配線を持つロジック配置の製作工程における異なるステップを示す図である。 ミクロスケールおよびナノスケール配線を持つロジック配置の製作工程における異なるステップを示す図である。 ミクロスケールおよびナノスケール配線を持つロジック配置の製作工程における異なるステップを示す図である。 ミクロスケールおよびナノスケール配線を持つロジック配置の製作工程における異なるステップを示す図である。 ミクロスケールおよびナノスケール配線を持つロジック配置の製作工程における異なるステップを示す図である。

Claims (47)

  1. 第１のナノスケール配線組と、
    該第１のナノスケール配線組と交差する第２のナノスケール配線組であって、前記第１の組と第２の組の間の交差部がメモリ配置を定める、第２のナノスケール配線組と、
    を有するメモリ配列において、
    当該メモリ配置は、前記第１のナノスケール配線組のうちいずれか一方のナノスケール配線と、前記第２のナノスケール配線組のうちいずれか一方のナノスケール配線とを選択することによりアドレス指定され、前記第１のナノスケール配線組および前記第２のナノスケール配線組は、ナノスケール配線の軸方向に沿って分布する制御可能領域を持ち、第１の制御可能領域組は第１の物理的特性を示し、第２の制御可能領域組は前記第１の制御可能領域組とは異なる第２の物理的特性を示し、さらに
    第１の複数のアドレス配線であって、該第１の複数のアドレス配線の各々は、前記第１のナノスケール配線組の一連の領域に接続された、第１の複数のアドレス配線と、
    第２の複数のアドレス配線であって、前記第２の複数のアドレス配線の各々は、前記第２のナノスケール配線組の一連の領域に接続された、第２の複数のアドレス配線と、
    を有するメモリ配列。
  2. 第１の組の各領域が第１の閾値よりも小さな値の信号で制御された場合、または信号で制御されない場合には、前記第１の制御可能領域組において、ナノスケール配線に沿った電気伝導が可能となることを特徴とする請求項１に記載のメモリ配列。
  3. 第１の組の各領域が第１の閾値よりも大きな値の信号で制御された場合、前記第１の制御可能領域組において、ナノスケール配線に沿った電気伝導が可能となることを特徴とする請求項１に記載のメモリ配列。
  4. 第１の物理的特性と第２の物理的特性間の差異は、前記制御可能領域のドーピング量の差に起因することを特徴とする請求項１に記載のメモリ配列。
  5. 第１の物理的特性と第２の物理的特性間の差異は、制御可能領域の材質の差に起因することを特徴とする請求項１に記載のメモリ配列。
  6. アドレス配線は、メモリを複数の状態のいずれかに設定することが可能な、請求項１に記載のメモリ配列。
  7. アドレス配線は、メモリを読み出し状態にすることが可能な、請求項１に記載のメモリ配列。
  8. メモリが読み出し状態のときにメモリ位置がアドレス指定されることを特徴とする請求項１に記載のメモリ配列。
  9. メモリが記録状態のときにメモリ位置がアドレス指定されることを特徴とする請求項１に記載のメモリ配列。
  10. さらに、オーム接続として作用するミクロスケール配線を有することを特徴とする請求項１に記載のメモリ配列。
  11. さらに、ナノスケール配線に信号を伝送しないミクロスケール配線を有することを特徴とする請求項１に記載のメモリ配列。
  12. ミクロスケール配線は、ＦＥＴの制御可能領域を制御することを特徴とする請求項１に記載のメモリ配列。
  13. メモリ位置は、第１の組および第２の組の間のプログラム化ダイオード式交差部によって定められることを特徴とする請求項１に記載のメモリ配列。
  14. メモリ位置は、第１の組および第２の組の間のＦＥＴ式交差部によって定められることを特徴とする請求項１に記載のメモリ配列。
  15. ナノスケール配線の第１の組および第２の組のうち、いずれかの組のナノスケール配線は、ナノスケール配線の半径方向に沿って分布する制御可能ドープ領域を有し、該半径方向に分布する制御可能ドープ領域は、メモリ位置で情報を記憶させることが可能な、請求項１に記載のメモリ配列。
  16. 第１および第２の組は、異なる材料で構成されることを特徴とする請求項１に記載のメモリ配列。
  17. アドレス配線はミクロスケール配線であることを特徴とする請求項１に記載のメモリ配列。
  18. アドレス配線はナノスケール配線であることを特徴とする請求項１に記載のメモリ配列。
  19. ナノスケール配線の第１の組は、より大きなナノスケール配線組の一部であり、前記第１の組は、オーム接続として作用するミクロスケール配線によって前記より大きな組から選択されることを特徴とする請求項１に記載のメモリ配列。
  20. ナノスケール配線の第１の組および第２の組は、より大きなナノスケール配線組の一部であり、前記第１および第２の組は、オーム接続として作用するミクロスケール配線によって前記より大きな組から選択されることを特徴とする請求項１に記載のメモリ配列。
  21. 複数のナノスケール配線の中から一つのナノスケール配線を選択する回路において、
    ミクロスケールオーム接続であって、各オーム接続は複数のナノスケール配線の異なるサブ集合に接続され複数のナノスケール配線の中の特定のサブ集合を選択する、ミクロスケールオーム接続と、
    複数のナノスケール配線の異なるサブ集合に接続され、一旦特定のサブ集合が選択された場合、ナノスケール配線の特定のサブ集合の中からナノスケール配線を選択するアドレス配線と、
    を有する回路。
  22. アドレス配線はミクロスケール配線であることを特徴とする請求項２１に記載の回路。
  23. アドレス配線はナノスケール配線であることを特徴とする請求項２１に記載の回路。
  24. ミクロスケールオーム接続は、ミクロスケールオーム接続同士間の間隔が、アドレス指定されないナノワイヤのサブパターン転写寸法間隔よりも小さくなるように設計されることを特徴とする請求項２１に記載の回路。
  25. ミクロスケールオーム接続は互いに千鳥状に設置されることを特徴とする請求項２１または２４に記載の回路。
  26. 複数のナノスケール配線と、
    該ナノスケール配線と交差する第１のミクロスケール配線組であって、該第１のミクロスケール配線組とナノスケール配線との交差部は、複数のナノスケール配線の中から１または２以上のナノスケール配線をアドレス指定するアドレス指定位置を定める、第１のミクロスケール配線組と、
    ナノスケール配線と交差する第２のミクロスケール配線組であって、該第２のミクロスケール配線組とナノスケール配線との交差部はメモリ位置を定める、第２のミクロスケール配線組と、
    を有するメモリ配列。
  27. メモリ位置は、１のナノスケール配線と、第２のミクロスケール配線の組のうち１のミクロスケール配線とを選定することにより選択されることを特徴とする請求項２６に記載のメモリ配列。
  28. ナノスケール配線は、ナノスケール配線の軸方向に沿って分布する制御可能領域を有し、第１の制御可能領域組は、第１の物理的特性を持ち、第２の制御可能領域組は、第１の物理的特性とは異なる第２の物理的特性を持つことを特徴とする請求項２６に記載のメモリ配列。
  29. 第１の物理的特性と第２の物理的特性の間の差異は、前記制御可能領域のドーピング量の差に基づくことを特徴とする請求項２６に記載のメモリ配列。
  30. 第１の物理的特性と第２の物理的特性の間の差異は、前記制御可能領域の材質の差に基づくことを特徴とする請求項２８に記載のメモリ配列。
  31. 第１の制御可能領域組によって、第１の組の各領域が第１の閾値よりも小さな値の信号で制御された場合、あるいは信号で制御されない場合には、ナノスケール配線に沿った電気伝導が可能となることを特徴とする請求項２８に記載のメモリ配列。
  32. 第１の制御可能領域組によって、第１の組の各領域が第１の閾値よりも大きな値の信号で制御された場合、ナノスケール配線に沿った電気伝導が可能となることを特徴とする請求項２８に記載のメモリ配列。
  33. メモリが読み出し状態のときにメモリ位置がアドレス指定されることを特徴とする請求項２６に記載のメモリ配列。
  34. メモリが記録状態のときにメモリ位置がアドレス指定されることを特徴とする請求項２６に記載のメモリ配列。
  35. さらに、ミクロスケールオーム接続を有し、各オーム接続は、複数のナノスケール配線のうち別個のサブ集合に接続され、複数のナノスケール配線の中から特定のサブ集合を選択することを特徴とする請求項２６に記載のメモリ配列。
  36. ミクロスケールオーム接続は、互いに千鳥状に設置されることを特徴とする請求項３５に記載のメモリ配列。
  37. 複数のナノスケール配線層であって、ナノスケール配線の第１の層と、該第１の層と隣接するナノスケール配線の第２の層の交差部はメモリ位置を定める、複数のナノスケール配線層と、
    ナノスケール配線の異なるナノスケール配線の層と接続された複数のミクロスケール接続部と、
    を有する３次元メモリ配列において、
    ナノスケール配線は、ナノスケール配線の軸方向に沿って分布する制御可能領域を有し、第１の制御可能領域組は第１の物理的特性を示し、第２の制御可能領域組は第１の物理的特性とは異なる第２の物理的特性を示すことを特徴とする３次元メモリ配列。
  38. ナノスケール配線層は隣接する層の組が繰り返されるように設置され、隣接する層の組は、
    メモリ位置を定めるナノスケール配線の第１の層と、
    メモリ位置を定めるナノスケール配線の第２の層と、
    ナノスケール配線を絶縁する層と
    を有することを特徴とする請求項３７に記載の３次元メモリ配列。
  39. 異なる層上に配置され、ミクロスケール接続を共有するナノスケール配線は、互いに独立にアドレス指定されることを特徴とする請求項３７に記載の３次元メモリ配列。
  40. ナノスケール配線群は独立してアドレス指定され、配列内のナノワイヤの大部分は、全ナノスケール配線群に含まれることを特徴とする請求項３７に記載の３次元メモリ配列。
  41. ミクロスケール配線とナノスケール配線を有するロジック配置の製造プロセスであって、
    ミクロスケール配線を提供するステップと、
    該ミクロスケール配線のアドレス位置を定めるステップと、
    ミクロスケール配線の上部に整列された第１のナノスケール配線組を転写するステップと、
    ミクロスケール配線および第１のナノスケール配線組の上部に、該第１のナノスケール配線組と直交するように整列された第２のナノスケール配線組を転写するステップと、
    で構成される製造プロセス。
  42. ナノスケール配線の第１の組と第２の組の位置合わせは、ＬＢフロー技術によって行われることを特徴とする請求項４１に記載のプロセス。
  43. さらに、ナノスケール配線の軸方向にドーピングを行うステップを有することを特徴とする請求項４１に記載のプロセス。
  44. さらに、ナノスケール配線の半径方向にドーピングを行うステップを有することを特徴とする請求項４１に記載のプロセス。
  45. さらに、ナノスケール配線の軸方向および半径方向にドーピングを行うステップを有することを特徴とする請求項４１に記載のプロセス。
  46. さらに、ナノスケール配線から半径方向にドープされた部分をエッチング除去するステップを有することを特徴とする請求項４５に記載のプロセス。
  47. さらに、ナノスケール配線内の遮断部をエッチング除去するステップを有することを特徴とする請求項４１に記載のプロセス。
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