JP2005535265A - 集積回路用のクロック・ジェネレータ - Google Patents

Abstract

【課題】オンチップ・インダクタを含み、負荷の固有キャパシタンスを用いて正弦波クロック信号を生成するクロック・ジェネレータを含むシステムおよび集積回路（ダイ）を提供すること。
【解決手段】インダクタは、電流源と反転スイッチの間に接続される。スイッチの出力は、クロック駆動される回路の少なくとも一部分に中間のバッファリングなしで直接結合されるほぼ正弦波の信号である。好ましい実施形態では、クロック・ジェネレータは、１対のクロス・カップル型ＭＯＳＦＥＴ、１対のソリッド・ステート・オンチップ・インダクタ、および電流源を含むデュアル位相設計である。各オンチップ・インダクタは、電流源と一方のＭＯＳＦＥＴのドレインとの間に接続される。クロック・ジェネレータの出力は、ダイ上にあるクロック駆動される回路の少なくとも一部分のクロック入力部に直接供給される。この実施形態では、クロック・ジェネレータの出力信号の周波数は、誘導要素のインダクタンスおよびクロック駆動される回路のキャパシタンスによってほぼ決まる。この設計は、クロック・ジェネレータ自体に別個のコンデンサ素子を組み込む必要性をなくし、電力の大部分をジェネレータの誘導要素と負荷の容量要素との間で往復させ、それにより電流源が供給する必要のある電力が低減されたクロック・ジェネレータをもたらす。

Description

本発明は、一般に電子デバイスの分野に関し、より詳細には、システム上にあるクロック駆動されるロジックのキャパシタンスに基づく振動信号を生成するデータ処理システム用のクロック・ジェネレータ回路の設計に関する。

電子テバイスの分野では、クロック信号およびクロック・ジェネレータ回路は周知である。従来のクロック・ジェネレータは、大まかに２種類に分けることができる。すなわち、汎用のマイクロプロセッサやデジタル信号プロセッサなどのＶＬＳＩデバイス用のジェネレータと、携帯電話などの消費者向け電子機器用のジェネレータである。図１を参照すると、ＶＬＳＩ用ジェネレータ１０４がＶＬＳＩデバイス１０１の一部分として示されている。ＶＬＳＩデバイス１０１は、シリコン基板などのモノリシック基板上に製作された単一のデバイスを含む。デバイス１０１は、クロック・ジェネレータ回路１０４と、バッファ回路１０６と、まとめて負荷１１０として示す機能ロジックとを含む。ＶＬＳＩデバイス１０１は、通常、水晶などの外部クロック・デバイス１０２から入力を受け取る。デバイス１０１は、オンチップ・クロックにおける周波数または位相あるいはその両方の変化を最小限にするための位相ロック・ループまたは遅延ロック・ループなど、何らかの形のクロック発生回路１０４を含む。次いでクロック・ジェネレータ１０４の出力は、通常、バッファ回路１０６によって増幅またはバッファリングされる。バッファ回路１０６の出力は、デバイス１０１の機能ロジック（負荷１１０）を駆動する。

図２を参照すると、指数ホーン形のバッファ回路１０６の実装形態が示されている。この図では、バッファ回路１０６は、一連の従来型ＣＭＯＳインバータ１２０を含む。連続する各インバータのサイズ（トランジスタの幅と長さの比（Ｗ／Ｌ）として測定した）は、ある公比で前のインバータのサイズよりも大きくなっている。

歴史的には、負荷１１０に加えられるクロック信号の周波数は、数十から数百メガヘルツの範囲内であった。このような周波数では、負荷１１０に関連する浮遊キャパシタンスはクロック信号の形状を大きく変化させるには十分でなく、したがってクロック信号はほぼ正方形である。方形波信号は、一般に、ＣＭＯＳデバイスのクロック信号として望ましい。それは、この種の信号はすばやく状態間で遷移するので、ＣＭＯＳのクロスオーバ電流が減少し、閾値電圧でのデバイス内部の変化に関連する問題が最小限になり有益であるからである。

しかし回路が進歩するにつれて、方形波クロック信号の生成はますます問題となってきた。良好な方形波の生成に必要な高周波成分は、どんな半導体デバイスにも伴う浮遊キャパシタンスによって大幅に減衰される。製造業者達は、概して、浮遊キャパシタンスを減少させることよりもクロック周波数を増加させることに成功しており、その結果、方形波を生成することがますます難しくなっている。この問題のため、設計者達は、方形波と比べて比較的遅い立ち上がり時間および立ち下り時間を有するクロック信号の効果について考えるようになった。

一方、家電用回路には、一般に、より単純で低コストのクロック・ジェネレータが実装されてきた。最も一般的には、ＬとＣの組み合わせによってほぼ正弦波の信号を生成する何らかの形のタンク回路がこれらの回路に組み込まれる。この信号は、バッファリングされ、デバイスの機能回路に供給される。

ＶＬＳＩ用クロック・ジェネレータは一般に、品質および同調レンジの点で家電の信号ジェネレータよりも優れているが、外部クロック信号を必要とし、望ましくない電力量をバッファ回路内で消費する傾向がある。消費製品のクロック回路は安価であるという長所があるが、立ち上がり時間が遅く、従来のクロック周波数で充分なサイズのインダクタおよびコンデンサを設計することは非現実的であるので、一般にＶＬＳＩデバイスには不適当であった。（ＬＣ回路の特性周波数は、ＬとＣの積の平方根に反比例する）。

クロック信号の質に対して過度に妥協することなく、且つ非現実的なダイ・サイズになることのない、消費製品のクロック・ジェネレータの長所を組み込んだＶＬＳＩデバイス用のクロック発生回路を実装することが望ましい。

上で特定した問題は、電流源と反転スイッチの間にオンチップ誘導要素が接続されたクロック・ジェネレータを含むシステムおよび集積回路（ダイ）によって主に対処される。スイッチの出力は、クロック駆動される回路の少なくとも一部分を中間のバッファリングなしに駆動やクロックするのに適したほぼ正弦波の信号である。好ましい実施形態では、クロック・ジェネレータは、１対のクロス・カップル型ＭＯＳＦＥＴ、１対のソリッド・ステート・オンチップ・インダクタ、および電流源を含むデュアル位相設計である。各オンチップ・インダクタは、電流源と一方のＭＯＳＦＥＴのドレインとの間に接続される。クロック・ジェネレータの出力は、ダイ上にあるクロック駆動される回路の少なくとも一部分のクロック入力部に直接供給される。この実施形態では、クロック・ジェネレータの出力信号の周波数は、誘導要素のインダクタンスおよびクロック駆動される回路のキャパシタンスによってほぼ決まる。この設計は、クロック・ジェネレータ自体に別個のコンデンサ素子を組み込む必要性をなくし、電力の大部分をジェネレータの誘導要素と負荷の容量要素との間で往復させそれにより電流源が供給する必要のある電力が低減されたクロック・ジェネレータをもたらす。

本発明の他の目的および長所は、以下の詳細な説明を読み、添付の図面を参照することによって明らかとなるであろう。

本発明には、様々な変更形態および代替形態が可能であるが、例として本発明の特定の実施形態を図面に示し、ここで詳細に説明することとする。しかし、本明細書に示す図面および詳細な説明は、ここに開示した特定の実施形態に本発明を限定するものではなく、反対に、添付の特許請求の範囲によって定義される本発明の趣旨および範囲内に含まれる修正物、等価物、および代替物をすべて含むことを意図していることが理解されるべきである。

一般的に言えば、本発明は、汎用のマイクロプロセッサまたはデジタル信号処理装置などのＶＬＳＩデバイス用のオンチップ・クロック・ジェネレータを含む、本明細書ではデバイスまたはダイとも呼ぶ集積回路を企図するものである。一実施形態では、クロック・ジェネレータ回路は少なくとも１個のソリッド・ステート・インダクタを含むが、従来のＬＣタンク回路に典型的なコンデンサ素子は省かれる。その代わりに、クロック・ジェネレータによって駆動される回路に固有のキャパシタンスがジェネレータの容量要素となる。別の実施形態では、固有のデバイス・キャパシタンスが、ジェネレータ回路の一部分を構成するディスクリート・コンデンサによって補足される。

クロック・ジェネレータの出力部は、クロック駆動される回路のクロック入力部に直接接続される。この設計では、クロック・ジェネレータのインダクタとクロック駆動される回路の浮遊キャパシタンスとの間でエネルギーが往復する。従来のＶＬＳＩクロック・ジェネレータ内で大きなエネルギーを消費するバッファ回路は使用しない。

次に図面を参照すると、図３は、集積回路２００の選択された要素のブロック図である。この図では、集積回路２００が、オンチップ・クロック・ジェネレータ２０２と、参照番号２０４として示された１組のクロック駆動される回路またはロジックとを含むものとして示されている。クロック駆動されるロジック２０４は、ジェネレータ２０２によって生成されたクロック信号２０３を受け取り、またはその特性に影響を及ぼす集積回路２００のロジック要素を表す。したがってクロック駆動されるロジック２０４は、クロックを使用する従来のフリップフロップなどの同期式ロジック要素およびドミノ・ロジック・ゲートなどの組み合わせゲートと、ジェネレータ２０２とロジック要素の間の相互接続部とを含む。本発明の好ましい実施形態では、クロック駆動されるロジック２０４は、図１に関して上述したバッファ回路１０６などのバッファ回路を含まない。換言すれば、集積回路２００の一実施形態は、クロック・ジェネレータ２０２とクロック駆動されるロジック２０４との間を、バッファリングなしで直接接続することを企図している。電子工学および電子設計の分野の技術者には、クロック・ジェネレータ２０２の出力をロードされる浮遊キャパシタンスまたは固有キャパシタンスをクロック駆動されるロジック２０４の各要素を含むことが理解されるであろう。したがって本発明の観点から、図３では、集積回路２００が主にクロック・ジェネレータおよびそれが駆動する容量性負荷から構成されることを強調して示してある。

本発明は一般に、容量性負荷を、クロック・ジェネレータの設計に組み込むことによって利用するものである。典型的には、本発明によるクロック・ジェネレータは修正されたタンク回路を備え、これによってクロック・ジェネレータ自体の中に設計で組み込まれた容量要素の必要性はなくなるまたは低減する。その代わりに、クロック・ジェネレータの出力ノードは、クロック駆動されるロジックに直接接続される。この構成では、ディスクリート・コンデンサに必要なスペースを割かずに、コンデンサを意図的にジェネレータ内に設計した場合にそのコンデンサが及ぼすのと同様に、容量性負荷が出力信号に影響を及ぼす。

次に図４を参照すると、本発明の一実施形態によるデュアル位相クロック・ジェネレータ回路２０２の実装形態が示されている。この実施形態では、クロック・ジェネレータ２０２は、１対のインダクタ２１２および２１４と、それに対応する１対のクロス・カップル型ＭＯＳＦＥＴデバイス２１６および２１８とを含む。ＭＯＳＦＥＴデバイス２１６および２１８はノード２２０上および２２２上にデュアル位相クロック信号を発生させる。そのクロック信号の位相は１８０度離れている。インダクタ２１２は、Ｖ_ＣＣに結合されているバイアスされたＰＭＯＳトランジスタ２１０の形をとる電流源とトランジスタ２１６のドレイン端子との間に接続される。インダクタ２１４は、電流源とトランジスタ２１８のドレイン端子との間に接続される。トランジスタ２１６のゲートおよびトランジスタ２１８のドレインは、クロック信号を供給するクロック・ジェネレータの出力ノード２２０に接続される。トランジスタ２１８のゲートおよびトランジスタ２１６のドレインは、クロック・バー信号を供給するクロック・ジェネレータの出力ノード２２２に接続される。出力ノード２２０および２２２は、クロック駆動されるロジック２０４に直接接続される。この図では、クロック駆動されるロジック２０４は、単にＣ_ｌｏａｄのキャパシタンスを有するコンデンサとして表す。

図４に示したように、クロック・ジェネレータ２０２は、クロック・ジェネレータの負荷によってキャパシタンスが提供されるＬＣ回路として動作する。回路設計に詳しい者には、クロックおよびクロック・バー信号がほぼ正弦波であることが理解されるであろう。正方形の信号クロックは、スキュー時間がより短くまたクロスオーバ電流を減少させるので、正弦波よりも好ましいが、クロック周波数が増加してきたペースの方が、半導体製造業者達がデバイス内部の容量性ローディングを減少させることができたスピードよりも速かったので、従来のクロック・ジェネレータ回路でもほぼ正方形の信号を供給することがますますできなくなっている。クロック信号がますます「非正方形」になる現実に直面して、少々遅い立ち上がり時間および少々大きなクロスオーバ電流に対して耐性のある回路を設計することが、現在、回路設計者に求められている。したがって、クロック・ジェネレータ２０２によって生成される正弦波信号は、各種の最先端ＶＬＳＩデバイスにとって十分であると理論付けられる。

場合によっては、クロック駆動されるロジック２０４のＣ_ｌｏａｄは、所望のクロック信号周波数にとって不十分である。他の場合では、Ｃ_ｌｏａｄは時間と共に変化することがある。これらの可能性を補償するために、図５に示すクロック・ジェネレータ２０２の一実施形態では、負荷キャパシタンスの補足または安定あるいはその両方を行う「設計に組み込んだ」コンデンサが組み込まれる。図５のデュアル位相クロック・ジェネレータ２０２の実装形態では、クロック・ジェネレータ２０２は、クロック・バー信号出力部とグラウンドとの間に接続された第１のコンデンサ２３０、ならびにクロック信号出力部とグラウンドとの間に接続された第２のコンデンサ２３２を含む。一実施形態では、コンデンサ２３０および２３２のキャパシタンスは制御可能に変更可能であり、ジェネレータが、コンデンサ２３０および２３２のキャパシタンスを変化させて負荷キャパシタンスＣ_ｌｏａｄ内の変化を相殺し、それによって全体のキャパシタンスをほぼ一定に維持するように構成されている。

クロック・ジェネレータの出力ノード２２０および２２２を、クロック駆動されるロジック２０４に直接接続することによって、図１および図２に関して前述した指数ホーン形などのバッファ回路なしでジェネレータが実装される。集積回路２００上の貴重な面積が節約されることに加え、バッファ回路の除去により、デバイス全体で必要な電力のかなりの部分を占めるクロック信号の生成に関連する電力消費量が、場合によっては劇的に減少するという有益な結果となる。従来のＬＣ回路におけるこれまでのバッファリング（例えば、だんだんと大きくなる一連のＣＭＯＳインバータ）では、クロック・ジェネレータのエネルギー貯蔵要素から伝達されるエネルギーはすべてインバータのグラウンドに放散する。１サイクル毎に、クロック・ジェネレータはそれ自体を充電するのに十分な電流を引き込む必要がある。一方、図４に示すクロック・ジェネレータ２０２は、有益なことにエネルギーを「再循環」する。１クロック・サイクル毎に、インダクタ２１４の貯蔵されたエネルギーは、クロック駆動されるロジック２０４に伝達されて容量性負荷にロードされ、インダクタに戻される。したがって、ＬＣ回路が充電された後は、電流源２１０から必要な電流は、デバイス内の必然的に損失の多い要素を補償するのに必要な電流だけである。

さらに、ＶＬＳＩデバイスがギガ・ヘルツ領域へと進歩するにつれ、ＬおよびＣのサイズに関する要件は、十分に従来製法の製造能力の範囲内にあり過度に大きな面積を占めないインダクタ２１２および２１４の実装を可能にするのに十分なほど小さくなってきた。ナノ・ヘンリー範囲内にある、約５〜１５のＱを有するインダクタは、従来の多層メタルＣＭＯＳの製法で製造することができる。インダクタ２１２および２１４は、通常、何らかのループまたはスパイラルの形に作られる。図６を参照すると、インダクタ２１２および２１４の一実施形態の平面図が示されている。この実施形態では、金属でできた単一の層、通常は最上層の金属によってインダクタ対を実現する。多層インダクタ設計ではダイ面積の節約ができるものの、図６に示す単一層の実施形態の方が、通常、中間層からの漏出のある多層設計のものよりも優れたＱ値を有している。さらに、図示したＳ字形の形状は、第１のインダクタ２１２によって誘起される磁場が第２のインダクタ２１４によって誘起される磁場と反対に作用し、それによって両方のインダクタのＱ因子がさらに改善される構造を表している。

図４および図５で示す集積回路２００の実施形態は、図７に示す等価回路の具体的な実装形態である。図７に示すように、本発明による集積回路２００は、前記のオンチップ・インダクタを表す誘導要素Ｌと、クロック駆動される回路の固有キャパシタンスを含み、設計に組み込まれたコンデンサまたはディスクリート・コンデンサを含むことがある容量要素と、２つの抵抗要素Ｒｉおよび−Ｒｐとを含む。Ｒｉは誘導要素Ｌの寄生抵抗を表し、負性抵抗−ＲｐはＲｉでの寄生損失を補償するために追加された回路を表す。図４および図５に示す集積回路２００の実施形態では、負性抵抗要素−Ｒｐは、バイアスされたｐチャネル電流源およびクロス・カップル型ｎチャネル・トランジスタを含む。代替実装形態では、例えばグラウンドとクロス・カップル型トランジスタ対との間に接続されたゲート・バイアスｎチャネル電流源を含めることもできることが当業者には理解されよう。

本発明は、クロック信号を生成するのに適したエネルギー貯蔵要素として負荷キャパシタンスをソリッド・ステート・インダクタと併せて有益に使用するオンチップ・クロック・ジェネレータを有する集積回路を企図するものであることが、この開示の利益を有する技術分野の当業者には明らかであろう。詳細な説明および図面に示され記載された本発明の形態は、単に現時点での好ましい例とみなすべきことが理解されよう。添付の特許請求の範囲は、ここに開示した好ましい実施形態のすべての変形形態を包含するように広く解釈すべきことが意図されている。

従来技術によるクロック・ジェネレータ回路の選択された要素のブロック図である。 ジェネレータのバッファを強調した図１のクロック・ジェネレータの選択された要素のブロック図である。 本発明の一実施形態による、集積回路または電子デバイスの選択された要素を強調したブロック図である。 本発明の一実施形態による図３のクロック・ジェネレータの回路図である。 本発明の第２の実施形態による図３のクロック・ジェネレータの回路図である、 図４または図５の回路内で使用するのに適したインダクタ対の一実施形態の平面図である。 本発明による集積回路の等価回路図である。

Claims (19)

1. 負荷キャパシタンスを有しクロック駆動されるロジックと、
   クロック駆動される前記ロジックに提供されるクロック信号を生成するように構成され、電流源に接続された誘導要素を含み、前記誘導要素が、クロック駆動される前記ロジックに直接接続されたノードを含み、前記クロック信号の周波数が前記負荷キャパシタンスに依存するように構成されているクロック・ジェネレータ回路とを備える、集積回路デバイス。
2. 前記クロック・ジェネレータ回路が、前記負荷キャパシタンスと並列な、設計に組み込んだ容量要素を含み、前記クロック信号の周波数が、前記負荷キャパシタンスと、設計に組み込んだ前記容量要素のキャパシタンスとの関数になっている、請求項１に記載の集積回路デバイス。
3. 設計に組み込んだ前記容量要素のキャパシタンスが制御可能に変更可能である、請求項２に記載の集積回路デバイス。
4. 設計に組み込んだ前記容量要素のキャパシタンスが、前記負荷キャパシタンスの変化を相殺するように制御される、請求項３に記載の集積回路デバイス。
5. 前記電流源に接続された第２の誘導要素をさらに備え、前記第２の誘導要素のノードが第２の出力信号を運ぶ第２の出力端子に接続され、前記第２の出力端子がクロック駆動される前記ロジックに直接接続される、請求項１に記載の集積回路デバイス。
6. グラウンドと前記第１および第２の出力端子それぞれとの間に接続された１対のクロス・カップル型トランジスタをさらに備え、前記第１の出力信号が前記クロス・カップル型トランジスタの第２のトランジスタのゲートを駆動し、前記第２の出力信号が前記クロス・カップル型トランジスタの第１のトランジスタのゲートを駆動し、前記第１および第２の出力信号が互いに異なる位相である、請求項５に記載の集積回路デバイス。
7. 前記第１および第２の出力信号が１８０度異なる位相である、請求項６に記載の集積回路デバイス。
8. 前記第１および第２の誘導要素が、前記半導体デバイスの金属層にある単一の「Ｓ」字型導電性要素として実装される、請求項５に記載の集積回路デバイス。
9. 前記電流源が、電源と前記誘導要素との間に接続された、バイアスされたｐチャネル・トランジスタを備える、請求項１に記載の集積回路デバイス。
10. 特徴的な負荷キャパシタンスを有するクロック駆動されるロジックを備えた集積回路デバイス用のクロック・ジェネレータであって、クロック駆動される前記ロジックに提供されるクロック信号を生成するように構成され、さらに電流源に接続された誘導要素を含み、前記誘導要素がクロック駆動される前記ロジックに直接接続されたノードを含み、前記クロック信号の周波数が前記負荷キャパシタンスに依存するように構成されている、クロック・ジェネレータ。
11. 前記クロック・ジェネレータ回路が、前記負荷キャパシタンスと並列な、設計に組み込んだ容量要素を含み、前記クロック信号の周波数が、前記負荷キャパシタンスと、設計に組み込んだ前記容量要素のキャパシタンスとの関数になっている、請求項１０に記載のクロック・ジェネレータ。
12. 設計に組み込んだ前記容量要素のキャパシタンスが制御可能に変更可能である、請求項１１に記載のクロック・ジェネレータ。
13. 設計に組み込んだ前記容量要素のキャパシタンスが、前記負荷キャパシタンスの変化を相殺するように制御される、請求項１２に記載のクロック・ジェネレータ。
14. 前記電流源と第２の出力信号を運ぶ第２の出力端子との間に接続された第２の誘導要素をさらに備え、前記第２の出力端子がクロック駆動される前記ロジックに直接接続される、請求項１０に記載のクロック・ジェネレータ。
15. グラウンドと前記第１および第２の出力端子それぞれとの間に接続された１対のクロス・カップル型トランジスタをさらに備え、前記第１の出力信号が前記クロス・カップル型トランジスタの第２のトランジスタのゲートを駆動し、前記第２の出力信号が前記クロス・カップル型トランジスタの第１のトランジスタのゲートを駆動し、前記第１および第２の出力信号が互いに異なる位相である、請求項１４に記載のクロック・ジェネレータ。
16. 前記第１および第２の出力信号が１８０度異なる位相である、請求項１５に記載のクロック・ジェネレータ。
17. 前記第１および第２の誘導要素が、前記半導体デバイスの金属層にある単一の「Ｓ」字型導電性要素として実装される、請求項１４に記載のクロック・ジェネレータ。
18. 前記電流源が、電源と前記誘導要素との間に接続された、バイアスされたｐチャネル・トランジスタを備える、請求項１０に記載のクロック・ジェネレータ。
19. 前記出力信号の周波数が１ギガ・ヘルツを上回る、請求項１０に記載のクロック・ジェネレータ。

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