JP2005514853A - 拡張レイク構造 - Google Patents

Abstract

必要なメモリ容量を大幅に削減することによって、メモリを集積する特定用途向け集積回路（ＡＳＩＣ）のダイ面積を縮小するように設計された、ＴＤＤおよびＴＤ−ＳＣＤＭＡ型の通信システムでも使用される、周波数分割複信（ＦＤＤ）用のレイクアーキテクチャ。好ましくは共有メモリ型の単一の循環バッファ（６０）を、レイク受信機のすべてのレイクフィンガ（レイクフィンガ１、２、３、４、５、６）で共用して、ＵＥによって受信される基地局からのマルチパス信号（データイン）を時間整合させるのに必要とされるハードウェアおよびソフトウェアを大幅に削減する。また独特の時間整合技法によって、複数（一般に３つ）の基地局を追跡するのに必要とされる符号ジェネレータ（６２、６４、６６）の数を削減する。

Description

本発明は、ＣＤＭＡ通信システムで利用されるレイクアーキテクチャ（ｒａｋｅ ａｒｃｈｉｔｅｃｔｕｒｅ）に関する。より詳細には、本発明は、必要なメモリ容量を大幅に削減することによって、システム機能は低下させず、レイクアーキテクチャ用の特定用途向け集積回路（ＡＳＩＣ）のダイ面積（ｄｉｅ ａｒｅａ）をも縮小するように設計された共有メモリを利用する、レイクアーキテクチャに関する。このアーキテクチャは、レイク受信機（ｒａｋｅ ｒｅｃｅｉｖｅｒ）を利用するすべてのタイプの通信システムで利用可能であり、そのような通信システムとして、周波数分割複信（ＦＤＤ）、時分割複信（ＴＤＤ）、時分割同期符号分割多元接続（ＴＤ−ＳＣＤＭＡ）などを挙げることができるが、これらに限定されるものではない。

レイク受信機は、多くのタイプの通信システムで利用される。広帯域符号分割多元接続（Ｗ−ＣＤＭＡ）型のシステムでは、基地局は、１次および２次同期符号、ならびに共通パイロットチャネル（ＣＰＩＣＨ：ｃｏｍｍｏｎ ｐｉｌｏｔ ｃｈａｎｎｅｌ）を送信する。パイロット信号は基地局毎に固有である。無線移動機（ＵＥ）は、これらの符号を受信し、これらの符号に同期して、通信を確立し、支援する。

一例では、ＵＥは、３つまたはより多くの基地局を追跡することができる。レイク受信機は、従来のように相互相関器（ｃｒｏｓｓ ｃｏｒｒｅｌａｔｏｒ）および符号ジェネレータ（ｃｏｄｅ ｇｅｎｅｒａｔｏｒ）を用いて、基地局から受信した送波を逆拡散するのに利用される。ＵＥ受信機は、直接（すなわち、見通し方向（ｌｉｎｅ ｏｆ ｓｉｇｈｔ））ＲＦ波と、伝送経路長の違いや反射などが原因の遅延（すなわち、マルチパス）波の両方を受信する。直接波は、必ずしも最強信号ではなかったり、受信に十分な強さをもっていなかったりするので、直接波エネルギーを遅延波エネルギーと合成する（組み合わせる）ことによって、よりよい信号が得られる。レイク受信機の各フィンガ（ｆｉｎｇｅｒ）には、逆拡散を実行するための相互相関器とコジェネレータが提供される。時間オフセットが、遅延回路を使用して調整され、すべての信号は、適切な遅延を課された後、一緒に加算される。

レイクフィンガは、セルサーチ機構（ｃｅｌｌ ｓｅａｒｃｈ ｍｅｃｈａｎｉｓｍ）およびレイクフィンガロケータ（ｒａｋｅ ｆｉｎｇｅｒ ｌｏｃａｔｏｒ）と共に機能する。

図１には、フレームの基本タイミングが示されている。１０ミリ秒の同期チャネル（ＳＣＨ）無線フレームは、０から１４の番号を振られた１５のスロットに分割される。各基地局は、１次および２次同期符号、ならびに共通パイロットチャネル（ＣＰＩＣＨ）を送信する。１次および２次同期符号は、各スロットの最初の２５６チップの間だけ存在するが、ＣＰＩＣＨは、それと異なり、フレーム全体にわたって存在し、すべてのフレームで繰り返され、さらに基地局毎に固有である。レイクフィンガロケータは、この固有性を利用して、ＵＥの通信可能圏内にある各基地局からのＣＰＩＣＨに対する相関を実行する。レイクフィンガロケータは、相関を実行した後、どのピークをレイク受信機のどのフィンガに割り当てるかを決定する。先に述べたように、各ＵＥは一般に、最大３つまたはより多くの基地局を追跡する必要があり、追跡する数はハンドオーバ要件に依存する。

図３を参照すると、従来の符号トラッカ（ｃｏｄｅ ｔｒａｃｋｅｒ）１０の簡略ブロック図が示されている。レイクフィンガ毎に符号トラッカ１０が提供される。符号ジェネレータ１２には特定基地局の符号が提供される。符号タイミングは、割り当てられたピークについてフレームの開始からの現在の時刻オフセットを補償するために、ずらされなければならない。インターポレータおよびデシメータフィルタ（ｉｎｔｅｒｐｏｌａｔｏｒ ａｎｄ ｄｅｃｉｍａｔｏｒ ｆｉｌｔｅｒ）１４は、１４ａ、１４ｂ、１４ｃで、それぞれ前出力（ｅａｒｌｙ ｏｕｔｐｕｔ）、後出力（ｌａｔｅ ｏｕｔｐｕｔ）、パンクチュアル出力（ｐｕｎｃｔｕａｌ ｏｕｔｐｕｔ）を生成する。前出力および後出力は、パンクチュアル出力をチップ時間の中央に維持するために利用される。

前出力、後出力、およびパンクチュアル出力は、それぞれ１６、１８、２０で、特定基地局の符号を用いて逆拡散される。前出力および後出力の逆拡散信号は、積分およびダンプ器（ｉｎｔｅｇｒａｔｉｏｎ ａｎｄ ｄｕｍｐｉｎｇ ｄｅｖｉｃｅ）２２、２４で積分およびダンプを施され、平方器（ｓｑｕａｒｉｎｇ ｄｅｖｉｃｅ）２６、２８で平方され、３０で加算されて、誤差信号（ｅｒｒｏｒ ｓｉｇｎａｌ）ｅ（ｔ）を生成する。

パンクチュアル出力も、積分およびダンプ器３４で積分およびダンプを施され、その出力は、移動平均フィルタ（ｍｏｖｉｎｇ ａｖｅｒａｇｅ ｆｉｌｔｅｒ）３６およびハードリミッタ（ｈａｒｄ ｌｉｍｉｔｅｒ）３８を通過し、加算回路３０から出力された誤差の和ｅ（ｔ）と一緒に、正規化回路３２に適用される。次に正規化出力は、ループフィルタ４０、アキュムレータ４２、増幅器４４、ハードリミッタ４６、遅延推定プロセッサ（ｄｅｌａｙ ｅｓｔｉｍａｔｅ ｐｒｏｃｅｓｓｏｒ）４８、および量子化器５０を経由するフィードバック経路を通ってインターポレータおよびデシメータフィルタ１４に到達し、パンクチュアル出力をチップ時間の中央に維持するため、遅延推定をインターポレータおよびデシメータフィルタ１４に提供する。誤差が、符号トラッカがトラックするには大きくなり過ぎた場合、符号ジェネレータ１２が調整される。インターポレータおよびデシメータフィルタ１４は基本的に、チップ時間を、例えば、８つのセグメントに分割する。誤差信号に基づいて、８つのセグメントのうちの１つが選択される。時間の経過とともに、誤差が増大し続けた場合、異なる出力がフィルタ１４から選択される。誤差がさらに増大して、最終的に、チップ時間が尽きると、この時点で、パイロットジェネレータ１２が調整される。パイロットジェネレータ１２は通常、線形フィードバックシフトレジスタ（ＬＦＳＲ）であり、チップレートでクロックされる（すなわち、進められる）。パイロットジェネレータを次のチップ時間で進める必要がある場合、パイロットジェネレータは実際には、そのチップ時間のために２倍進む。反対に、パイロットジェネレータを遅らせる必要がある場合、パイロットジェネレータは、第２のチップ時間のために現在値を保持する。

図２には、典型的なマルチパスが示されている。相対的に高い値をとる点の各々が、マルチパスを表す。

パンクチュアル出力の各々は、レイク受信機の別々の時間遅延素子（図示せず）に供給される。時間遅延素子の目的は、様々なマルチパスから、図２に示される時間的あいまい性を取り除くことである。符号トラッキングの後に残ったエネルギーのすべては、データ推定器（図示せず）で加算され、逆拡散および逆スクランブルを施されて、シンボルが復元される。

図４を参照すると、レイクフィンガを６つ含む従来のレイク構造が示されている。すべてのレイクフィンガは設計および機能に関して実質的に同じであるので、図を簡略にするため、図４には１つのレイクフィンガだけを詳細に示してある。先に説明したように、図３に示され、図４の簡略ブロック図にも示される符号トラッカ１０は、好ましくは読み出しポートおよび書き込みポートを有する循環バッファである遅延素子５２に供給される、パンクチュアル出力１４ｃ（図３参照）を生成する。パンクチュアル入力を書き込むロケーションをポイントする書き込みポインタ５４は、チップレートでインクリメントし、バッファ５２内の次のチップロケーションをポイントし続ける。読み出しポインタ５６もチップレートでインクリメントするが、基準スロットタイミングからのチップオフセット数に基づいて、書き込みポインタ５４から位置をずらされている。微小（ｆｉｎｅ）オフセットが、符号オフセット回路５６から取得されるが、この回路は、チップオフセットを５６ａで、符号トラッカからの出力を５６ｂで、符号ジェネレータ５８からの出力を５６ｃで受け取り、メモリ読み出しポインタ５６をさらに調整するための微小オフセットを提供する。バッファ５２は、時間整合出力を提供する。残りのレイクフィンガ「２」から「６」も同じように動作することは理解されよう。

本発明の主な利点は、トラックされたマルチパスを整合させるのに必要な（可能性としては）数多くの小さいメモリを共用し、共有メモリを符号トラッカの前に移動させた装置および方法に存する。マルチパスの整合とその動きのトラッキングは、依然として符号トラッカによって実行されるが、符号トラッカは、入力シンボルの共有バッファからデータを受け取るようになる。これに対して、従来の方法では、すべての符号トラッカに入力ストリームを送り、各符号トラッカがその結果をバッファし、整合を得るのに必要な遅延を提供する必要があった。

本発明は、好ましくは共有メモリの形態をとる循環バッファを利用し、メモリ書き込みポインタがデータを書き込んだロケーションからのオフセットであって、マルチパス成分を受信する各レイクフィンガに関係づけられたオフセットを提供するための、各レイクフィンガ用のメモリ読み出しポインタを有する。各マルチパス成分は、符号トラッキングを施すため、割り当てられたレイクフィンガに送られる。マルチパスはすべて整合させられているので、符号も時間整合させられており、すべてのレイクフィンガの符号トラッカの間で単一の符号ジェネレータを共用することが可能である。本発明の新規な装置および方法は、メモリの３対１節約（ｔｈｒｅｅ−ｔｏ−ｏｎｅ ｓａｖｉｎｇｓ ｉｎ ｍｅｍｏｒｙ）を可能にし、またレイク受信機用に必要とされる符号ジェネレータの数を減らすことができる。

本発明の方法および装置は、図面を考察することにより、よりよく理解されよう。

本発明を図面を参照しながら説明する。図面全体で同じ番号は同じ要素を表す。

図５には、本発明の原理を実施した、レイクフィンガを６つ含むレイク受信機５９が示されているが、図を簡略にするため、レイクフィンガの１つだけ（すなわち、「レイクフィンガ１」）を詳細に示してある。残りのレイクフィンガ「２」から「６」も設計および機能に関して同じであることは理解されよう。レイクフィンガの数は本発明の要件ではなく、様々なコンポーネントがどのように動作するかを説明する手段として本明細書で用いられているに過ぎないことに留意されたい。

レイク受信機５９は、チップレートの２倍で動作するとともに、１つの書き込みポインタ６０ａと（図を簡略にするため１本の線で示す）６つの読み出しポインタ６０ｂを有する、好ましくは共有メモリ型の循環バッファ６０を利用する。レイク受信機５９は、同じ基地局からのマルチパスパイロット信号を、符号トラッキングを施す前に、最初に整合させることによって、時間整合を実行する。

図２を参照し、高い階層ゴーレイ相関（ＨＧＣ：Ｈｉｅｒａｒｃｈｉｃａｌ Ｇｏｌａｙ Ｃｏｒｒｅｌａｔｉｏｎ）からのピークはすべて、同じ基地局からのものであり、時間的にシフトさせて互いの頂点で並べることが可能であると仮定すると、オフセットが達成された後、各マルチパス成分は割り当てられたレイクフィンガに送られ、符号トラッキングが実行される。５チップ離れた２つの信号を受信すると仮定し、マルチパスのグラフの各点がチップ時間であると仮定する。図５の読み出しおよび書き込みポインタがチップレートで動作すると仮定すると、読み出しポインタを５カウント分進めることによって、２つの信号を同時にメモリから読み出すことができる。読み出しポインタ６８に提供される符号オフセットは各々、レイクフィンガの１つに関連付けられる。図２に示されるピークのロケーションは知られている。マルチパスの間隔と数を利用して、読み出しポインタのオフセット量を決定する。

マルチパス成分を並べたので、符号も時間整合させられており、６つのレイクフィンガ１から６の各々の符号トラッカ１０’の間で、符号ジェネレータ（すなわち、６２、６４、６６の１つ）を共用することができる。３つの符号ジェネレータ６２、６４、６６は、図５に示すレイク受信機を有するＵＥによって追跡される３つの基地局ＢＳ１、ＢＳ２、ＢＳ３用の疑似ランダム雑音（ＰＮ）符号をそれぞれ生成するために提供される。マルチプレクサ６９は、所望の符号ジェネレータを符号トラッカ１０’に選択的に結合する。

レイクフィンガの符号トラッカ１０が、例えば、符号ジェネレータ６２に６４または６６の一方に変えるよう要求した場合、その符号ジェネレータに関連付けられたレイクフィンガ用のメモリ読み出しポインタ６８を調整する。その符号トラッカ１０’に対応する読み出しポイントは、１だけインクリメントされるか、またはデクリメントされる。本発明の独特なメモリ共有構成は、６つのレイクフィンガのすべてで単一のメモリ６０を共有して使用することを可能にし、その結果、メモリの３対１節約を実現する。これは、６つのレイクフィンガのすべてで共用されるメモリは１つしか存在しないが、符号トラッカ１０’はチップ当り２つのサンプルを必要とするので、共有メモリ（６０）はチップレートの２倍で動作するという事実に基づく。

したがって、符号トラッカ１０’は、復号化された基地局符号に従って、パンクチュアルな時間整合出力７０を提供する。図４に示す符号オフセット回路５６も含む符号トラッカ１０’は、図４に関して先に説明したのと同様の方式で、メモリ読み出しポインタ６８に微細オフセット出力１０を提供する。

標準的な１０ミリ秒のＳＣＨ無線フレームを示した図である。 標準的なマルチパスを示したグラフである。 レイク受信機の各レイクフィンガで利用される従来の符号トラッカの簡略ブロック図である。 レイク受信機の各レイクフィンガで利用される従来の符号トラッカを示した簡略ブロック図である。 レイク受信機の各レイクフィンガのためにマルチパス信号を時間整合させる、本発明の原理を具体化した装置を示した簡略ブロック図である。

Claims (24)

1. 基地局からのマルチパス信号を時間整合させるため、レイク受信機で使用される装置であって、
   各々が符号トラッカを有する複数のレイクフィンガと、
   各々が所与の基地局と関連付けられた互いに異なる符号を生成する複数の符号ジェネレータとを備え、
   前記時間整合装置は、各レイクフィンガの符号トラッカに時間整合マルチパス信号を選択的に提供するための共有メモリと、
   前記共有メモリの所与のロケーションにマルチパス信号を書き込むためのメモリ書き込みポインタと、
   前記所与のロケーションから位置がずれた前記共有メモリのメモリロケーションからマルチパス信号を読み出すためのメモリ読み出しポインタとを備え、
   前記符号ジェネレータの１つは、基地局符号を前記レイクフィンガの前記符号トラッカに提供し、
   前記符号トラッカの各々は、前記読み出しポインタによって読み出された出力の１つを受け取ることを特徴とする装置。
2. 前記符号トラッカの各々は、前記メモリ書き込みポインタとメモリ読み出しポインタとの間のオフセットを調整して時間整合出力を提供するために、前記メモリ読み出しポインタに微小オフセットを提供することを特徴とする請求項１に記載の装置。
3. 前記基地局符号ジェネレータの１つを各レイクフィンガの前記符号トラッカに選択的に結合するためのマルチプレクサをさらに備えることを特徴とする請求項１に記載の装置。
4. 前記共有メモリは、循環バッファであることを特徴とする請求項１に記載の装置。
5. 前記メモリ読み出しポインタと前記メモリ書き込みポインタとの間のオフセットは、チップオフセットと前記微小オフセットによって決定されることを特徴とする請求項３に記載の装置。
6. 各チップオフセットは、前記レイクフィンガの１つに関連付けられることを特徴とする請求項５に記載の装置。
7. 各レイクフィンガの前記符号トラッカに結合された前記符号ジェネレータに応答して、前記メモリ読み出しポインタを変更する手段をさらに備えることを特徴とする請求項１に記載の装置。
8. ３つの符号ジェネレータを提供することを特徴とする請求項１に記載の装置。
9. 前記符号ジェネレータは、マルチプレクサによって符号トラッカに選択的に結合されることを特徴とする請求項８に記載の装置。
10. 基地局から前記レイク受信機に送信されるチップ符号は、所定のチップレートで動作し、前記読み出しおよび書き込みポインタは、前記チップレートの２倍で動作することを特徴とする請求項１に記載の装置。
11. 次のメモリロケーションをポイントするように前記書き込みポインタをインクリメントする手段をさらに備えることを特徴とする請求項１に記載の装置。
12. 前記インクリメント手段は、前記書き込みポインタがインクリメントされて前記メモリ手段の最終ロケーションをポイントした場合、前記メモリ手段の先頭ロケーションをポイントするように前記書き込みポインタをインクリメントすることを特徴とする請求項１１に記載の装置。
13. レイク受信機のフィンガ内に備えられた複数の符号トラッカにマルチパス信号を適用するのに先立って、前記マルチパス信号を時間整合させるための方法であって、
    循環バッファとして動作する共有メモリを提供するステップと、
    基地局からマルチパス信号を受信するステップと、
    所与のメモリロケーションで開始して、前記共有メモリにマルチパス信号を書き込み、前記共有メモリにマルチパス信号を書き込むロケーションをインクリメントするステップと、
    基準タイミングスロットからのチップオフセット数を表すチップオフセットデータに応じて、前記メモリに信号を書き込んだロケーションから位置がずれたロケーションで、前記共有メモリに書き込まれたマルチパス信号を読み出すステップと、
    各レイクフィンガに関連付けられたチップオフセットに従って、前記メモリから読み出された前記信号を各レイクフィンガの符号トラッカに選択的に結合するステップとを備えることを特徴とする方法。
14. 各々が異なる符号を生成する複数の符号ジェネレータを提供するステップと、
    前記基地局から受信する信号に対する相関を実行し、前記レイクフィンガのすべてによって共用される単一の共有メモリと符号ジェネレータとを使用して各レイクフィンガでパンクチュアルな時間整合信号を提供するため、前記符号ジェネレータの１つを各レイクフィンガの前記符号トラッカに選択的に結合するステップとをさらに備えることを特徴とする請求項１３に記載の方法。
15. 前記メモリの前記読み出しおよび書き込み動作は、基地局から受信し、前記レイク受信機によって処理される同期符号のチップレートの２倍で行われることを特徴とする請求項１３に記載の方法。
16. 所与の基地局から複数のレイクフィンガを有するレイク受信機によって受信されるマルチパス信号の時間整合を提供するための方法であって、
    前記基地局から符号化されたマルチパス信号を受信するステップと、
    前記信号を共有メモリの所与のロケーションに書き込むステップと、
    与えられたチップオフセットに応じて書き込みロケーションから位置がずれた前記共有メモリのロケーションから前記信号を読み出すことによって、前記共有メモリから読み出されるときに、前記信号を時間整合させるようにするステップとを備えることを特徴とする方法。
17. 各レイクフィンガに関連付けられたチップオフセットに基づいて、前記共有メモリからの各信号供給を所与のレイクフィンガの符号トラッカに結合することを特徴とする請求項１２に記載の方法。
18. 符号ジェネレータの群から選択された単一の符号ジェネレータを前記符号トラッカに結合するステップであって、選択された前記符号ジェネレータは、前記レイク受信機に送信を行う前記基地局によって利用される符号と同じ符号を生成するステップをさらに備えることを特徴とする請求項１７に記載の方法。
19. 前記基地局は、前記レイク受信機にあるチップレートで信号を送信し、前記共有メモリは、前記共有メモリに対する読み出しおよび書き込みを行う場合に、前記チップレートの２倍で動作することを特徴とする請求項１６に記載の方法。
20. 前記チップオフセットは各々、所与のレイクフィンガに関連付けられることを特徴とする請求項１７に記載の方法。
21. 各符号トラッカは、前記基地局から受信したデータを、前記符号ジェネレータからの符号に対する相関によって変換することを特徴とする請求項１７に記載の方法。
22. 前記書き込みロケーションとの関係で前記共有メモリの前記読み出しロケーションを調整するための前記チップオフセットは、各チップオフセットに関連付けられたレイクフィンガに従って決定されることを特徴とする請求項１７に記載の方法。
23. 前記符号トラッカは、前記メモリ読み出しロケータと前記メモリ書き込みロケーションとの間のオフセットのさらなる調整を提供するため、前記符号トラッカによって処理される信号の相関に応じて微小オフセットを生成することを特徴とする請求項１６に記載の方法。
24. 前記共有メモリは、循環メモリとして動作し、前記メモリは、前記読み出しおよび書き込みロケーションがそれぞれ、前記メモリの論理的終端に到達した場合、次のインクリメントでメモリロケーションが前記メモリの先頭ロケーションに変更されるように、周期的にインクリメントされることを特徴とする請求項１６に記載の方法。

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