JP2005507135A - メモリ構造 - Google Patents
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Abstract
Description
本発明は、少なくとも1つのメモリセルアレイと、少なくとも1つのジェネレータ(Generatoreinrichtung)とを備えたメモリ構造に関するものである。上記メモリセルアレイでは、複数のメモリセルが、ビット線およびワード線に接続されている。また、上記ジェネレータは、少なくとも1つのメモリセルへの書き込み、および/または、このメモリセルからの読み出しを行うために、メモリセルに割り当てられたビット線および/またはワード線に電流を供給する。上記メモリ構造は、MRAM構造(MRAM=磁気抵抗ランダムアクセスメモリ)であることが、好ましい。
【0002】
メモリセル(特にMRAMメモリセル)への情報の書き込みは、固定電位(festes Potential)(特にアース)に対して一定の電流源から供給される電流によって行われる。この電流によって、MRAM構造における各メモリセルの(トンネル障壁層によって分離された)磁気抵抗層の分極方向が、電流の方向に応じて平行または反平行になる。周知のように、分極方向が平行である場合には、分極方向が反平行である場合よりも、抵抗値が低くなる。また、書き込み電流には、パルスが用いられる。なお、書き込み工程に関しては、パルス幅よりもパルス振幅が重要である。
【0003】
特定のワード線と特定のビット線との交差点における、選択されたメモリセルへの書き込み工程では、磁気エネルギーとともに、ワード線またはビット線の配線抵抗(Leitungswiderstenden)による電圧降下によって、電気エネルギーも熱エネルギーに変換されて、消費される。実際には、大部分の電気エネルギーが熱に変換されるので、全体としてのエネルギーバランスは非常に不都合なものとなる。
【0004】
このエネルギー損失とともに、種々の大きさのメモリセルアレイに備えられた個々のメモリセルによる電圧降下を一定に保つために、メモリ構造内にある種々の大きさのメモリセルアレイに対して、必要な措置を講じなければならない。
【0005】
また、メモリセルからの読み出しに際しても、格納された情報を示す電流パルスが流れている。この電流パルスは、抵抗値が低い(分極方向が平行である)場合に、抵抗値が高い(分極方向が反平行である)場合よりも、大きい振幅を有しているので、セル内容を「1」または「0」で表すことができる。このような電流パルスにより、書き込み電流と同じように、エネルギー損失が熱として生じる。
【0006】
以下では、メモリ構造のメモリセルアレイ内にあるメモリセルへの書き込み、および、該メモリセルからの読み出しを、「アドレス指定」または「設定」とも呼ぶ。
【0007】
これまで、上記のエネルギー損失の問題について、ほとんど考察していないので、以下に、解決策について詳述する。
【0008】
既に知られているように、ワード線またはビット線の接続配線抵抗(Leiterbahnwiderstand)、または、付加的な書き込み線の他の接続配線抵抗は、接続配線の材料に固有の導電性、該接続配線の断面や長さによって規定される。それゆえ、メモリ構造中のメモリセルによる過度に大きな電圧降下を防止し、電気的な絶縁破壊(Durchbruechen)の危険を抑制するために、上記接続配線は、できるだけ低い抵抗を有するように設計される。そして、設定後に残った残余電圧は、下流に接続された抵抗器にて「消費」される。言い換えれば、接続配線(特に下流に接続された抵抗器)での損失を、意図的に許容している。しかしながら、この損失により、現在のメモリ構造では、エネルギーバランスが非常に悪くなっている。
【0009】
したがって、本発明の目的は、冒頭部で述べたように、エネルギー損失が低減され、この結果、エネルギーバランスを改善できる、メモリ構造を提供することにある。
【0010】
冒頭部で述べたメモリ構造の場合、上記の目的は、本発明にしたがって、ジェネレータをエネルギー蓄積システムとして形成することによって達成される。なお、このエネルギー蓄積システムとは、少なくとも1つのメモリセルをアドレス指定(または設定)する際に流れる電流によってもたらされるエネルギーを蓄積するものである。これにより、上記エネルギーを、次に行われる他のメモリセルのアドレス指定に使用できる。
【0011】
本発明の他の有効な形態については、従属請求項に記載する。
【0012】
少なくとも1つのメモリセルアレイを備えた本発明のメモリ構造では、複数のメモリセルがビット線およびワード線、場合によってはさらに、書き込み配線に接続されている。このメモリ構造では、メモリセルアレイに、エネルギー蓄積システムとして形成された少なくとも1つのジェネレータが含まれている。なお、このエネルギー蓄積システムとは、少なくとも1つのメモリセルの設定工程(特に書き込み工程)において、放出されたエネルギーを蓄積するものである。これにより、上記エネルギーは、抵抗器中で「消費」されるのではなく、次の設定工程(つまり、次の書き込み工程または読み出し工程)に用いられる。
【0013】
上記ジェネレータは、4つのジェネレータユニット(Generatoreinheiten)を有する。これらのジェネレータユニットは、それぞれ、メモリセルアレイの一側面に位置しており、マルチプレクサを介して、ワード線またはビット線に接続されている。
【0014】
ここでは、上記ジェネレータユニットは、クロックまたはパルスによる制御によって切り替えられ、クロックまたはパルスによって制御された電荷源(Ladungsquellen)として使用することができる。このクロックまたはパルスによって制御される切り替え装置には、トランジスタを使用することが好ましい。
【0015】
上記ジェネレータユニットは、それぞれ、エネルギー蓄積ユニットを備えている。このエネルギー蓄積ユニットには、コンデンサ、誘導コイル(Induktivitaeten)、または、他のメモリ素子を、任意に組み合わせて使用できる。上記エネルギー蓄積ユニットは、特に、半導体中のスピン用メモリまたはスピン波用反射器等の、新型の(neuartige)エネルギー蓄積装置であってもよい。スピン用メモリは、スピンを非常に長い間保持するために用いられ、有望な磁気抵抗素子と考えられている。しかしながら、エネルギー蓄積ユニットには、コンデンサを使用することが、特に有効である。なぜなら、コンデンサは、簡単に集積でき、容易に実現できるからである。
【0016】
コンデンサをエネルギー蓄積ユニット内で使用する場合、クロックまたはパルスで制御して、少なくとも1つの一対のスイッチを切り替えることにより、少なくとも2つのコンデンサは、並列回路から、直列回路をなすように切り替えられる。例えば、ビット線の1つの端部に、直列回路をなすように2つのコンデンサが位置し、このビット線の他の端部に、これら2つのコンデンサが並列回路をなすように位置している場合、ビット線の一端から、各選択トランジスタ(Auswahlbausistoren)を介して、ビット線の他端に書き込み電流が流れる。ビット線の一端の直列回路が、2つのコンデンサが並列回路をなすように切り替えられ、ビット線の他端の並列回路が、2つのコンデンサが直列回路をなすように切り替えられる場合、上記のエネルギー蓄積ユニットの構造では、再び電流パルスが発生する。
【0017】
本発明のメモリ構造では、さらに付加的な補償エネルギー蓄積装置を備えていることが有効である。この補償エネルギー蓄積装置は、エネルギー蓄積ユニットと同様に形成されており、少なくとも1つのメモリセルの設定工程後に生じるエネルギー損失を補償できる。この付加的な補償エネルギー蓄積装置は、各マルチプレクサを介して、ワード線またはビット線に接続可能であるので、この補償エネルギー蓄積装置に接続することにより、発生することがあるエネルギー損失を補償できる。
【0018】
上記補償エネルギー蓄積装置は、エネルギー蓄積ユニットと同様に、コンデンサを含むことが有効である。
【0019】
次に、本発明を、添付図面に基づいて詳述する。図1は、メモリ構造の様々な変型例のうちの一実施例を示す図である。
【0020】
図1に、複数のMRAMメモリセルZを含んだメモリセルアレイ1を示す。これらのメモリセルZを、記号化して抵抗器Rcとして示す。この場合、各メモリセルまたは抵抗器Rcは、いわゆるMTJ積層によって形成されている。このMTJ積層とは、2つの磁気抵抗層間に、トンネル層が配置されたものである(MTJ=磁気トンネル接合)。
【0021】
各抵抗器Rcは、ワード線WLとビット線BLとの間に位置している。メモリセルアレイ1には、m本のワード線WLおよびn本のビット線BLが備えられている。また、選択セルZ(黒塗りで表された抵抗器Rc)は、例えば、ワード線WL3とビット線BL3との間に位置している。上記セルZは、ワード線WL3およびビット線BL3に、所定の電圧差を与えることによって選択される。
【0022】
メモリセルアレイ1の各側面には、ジェネレータとしてエネルギー蓄積システム2,3,4,5が備えられている。これらのエネルギー蓄積システム2,3,4,5は、それぞれ、エネルギー蓄積ユニットE2,E3,E4,およびE5と、マルチプレクサMux2,Mux3,Mux4,およびMux5とを含んでいる。
【0023】
このように、例えば、エネルギー蓄積システム2は、エネルギー蓄積ユニットE2およびマルチプレクサMux2から形成されている。
【0024】
また、各エネルギー蓄積ユニットE2〜E5は、コンデンサC1,C2を含んでいる。該コンデンサC1,C2は、一対のスイッチSによって、直列回路から並列回路に切り替えられる。ここでは、エネルギー蓄積ユニットE2は、コンデンサC1およびC2の並列回路を備えている。一方、ワード線WL1〜WLmを介して、エネルギー蓄積ユニットE2に接続されたエネルギー蓄積ユニットE4は、これらコンデンサC1,C2の直列回路を備えている。同様に、エネルギー蓄積ユニットE3のコンデンサC1,C2は、一対のスイッチSによって、並列回路内に位置している。また、ビット線BL1〜BLnを介して、エネルギー蓄積ユニットE3に接続されたエネルギー蓄積ユニットE5のコンデンサC1,C2は、直列回路内に位置している。言い換えると、ワード線WLまたはビット線BLの互いに向かい合う端部には、エネルギー蓄積ユニットが備えられている。そして、一端においては、コンデンサが直列回路をなすように、該一端に向かい合う端部においては、コンデンサが並列回路をなすように接続されている。また、好ましくはトランジスタ(特にMOSトランジスタ)からなるスイッチSは、中央制御ユニットCによって駆動される。図中、この中央制御ユニットCを、エネルギー蓄積ユニットE3の一対のスイッチSに対して示している。
【0025】
コンデンサC1およびC2の直列回路および並列回路は、各マルチプレクサに接続されていない一端が、固定電位(例えばアース)となっている。
【0026】
エネルギー蓄積ユニットE1〜E5は、コンデンサの代わりに、他のエネルギー蓄積装置(例えば、スピン用メモリMおよびスピン波用反射器Rf、または、誘導コイルL)を備えていてもよい。しかしながら、コンデンサによって形成されたエネルギー蓄積ユニットを使用することが好ましい。もちろん、2つ以上のコンデンサを、並列回路または直列回路に配置してもよい。
【0027】
マルチプレクサMux1〜Mux4は、さらに、補償エネルギー蓄積装置x2,x3,x4,およびx5を備えてもよい。この補償エネルギー蓄積装置は、生じ得るエネルギー損失を補償でき、制御ユニットCの制御下にて、対応するマルチプレクサを介して接続される。場合によっては、このような補償エネルギー蓄積装置x2〜x5に代えて、マルチプレクサMux5に例示する、電圧供給配線SLを設けてもよい。
【0028】
周知のように、例えばMRAMメモリセルZには、電流によって情報が書き込まれる。この場合、通常、電流は、アースに対して一定の電流源から供給される。このとき、冒頭部で述べたように、損失が生じ、これにより、エネルギーバランスが全体的に不都合なものとなる。
【0029】
本発明のメモリ構造では、ワード線およびビット線の接続配線は、内部抵抗(bulk widerstand)ができる限り小さい材料からなる。これにより、比較的わずかな電気エネルギーだけが熱に変換される。このような変換は、もちろん、従来技術においても試みられてきたことである。
【0030】
しかしながら、本発明にて重要となる点は、例えばエネルギー蓄積ユニットE5およびE4から出力されて供給される電気エネルギーが、従来技術のように抵抗器で「消費」されるのではなく、むしろ、エネルギー蓄積ユニットE3およびE2に蓄積されることにある。言い換えれば、コンデンサC1,C2の直列回路を備えたエネルギー蓄積ユニットE4およびE5は、書き込み電流Ischreibの供給源(Quelle)として機能する。この書き込み電流Ischreibは、これらのエネルギー蓄積ユニットE4,E5からエネルギー蓄積ユニットE2またはE3に流れ、該エネルギー蓄積ユニットE2またはE3にて、並列回路をなすように接続されたコンデンサC1,C2によって受入れられて(aufgenommen)蓄積される。
【0031】
この場合、ワード線またはビット線の接続配線を介して、対応するエネルギー蓄積ユニットにて放電を行う電荷源も存在する。上記電荷源は、コンデンサの直列回路によって形成される。一方、エネルギー蓄積装置には、対応するコンデンサがなす並列回路が含まれている。また、電荷の移送は、通常、MRAMメモリセルを切り替え得る磁界に関連付けられる。図示した実施例では、マルチプレクサMux2〜Mux5を介して、ワード線WL3およびビット線BL3が駆動される。これにより、対応する書き込み電流が、上記のワード線およびビット線を介して、黒塗りの抵抗器Rcで表されるメモリセルZに流れる。
【0032】
マルチプレクサMux2〜Mux5は、それぞれ、中央制御ユニットCによって、クロックおよびパルスによる制御で切り替えることができる。これにより、現在のメモリ構造では必要とされていた定電圧源や直列抵抗器を越える数の、電荷源や電荷溜め(Senken)は、もはや必要ではない。
【0033】
コンデンサC1,C2がなす直列回路は、電荷源と見なせる。なぜなら、この直列回路では、出力部にて、個々のコンデンサが出力する電圧の2倍の電圧を出力するからであり、他方、これらのコンデンサがなす並列回路では、上記コンデンサの1倍の電圧のみを供給するからである。従って、これら2つの回路(すなわち直列回路及び並列回路)が、ワード線またはビット線の向かい合う端部にて、互いに関連付けられる場合、電荷を均等化するように、直列回路から並列回路に電流が流れる。一対のスイッチまたは他の適切な装置を用いれば、直列回路は並列回路に切り替えられる。これにより、電荷源が電荷溜めになり、また、電荷溜めが電荷源になる。したがって、電荷の均等化が双方向に行われることになる。
【0034】
また、ワード線及びビット線の接続配線を介して常に同じ方向に電流が流れるように、マルチプレクサMux2〜Mux5を配置し、相互に接続できる場合もある。
【0035】
補償エネルギー蓄積装置としての付加的なコンデンサx2〜x5は、各並列回路にて、磁界および接続配線抵抗による書き込み後のエネルギー損失を補償するために、備えられている。言い換えれば、例えば、書き込み電流Ischreibが、エネルギー蓄積ユニットE5からエネルギー蓄積ユニットE3に流れた場合に生じる損失は、付加的なコンデンサx3によって補償される。なお、このような付加的なコンデンサに代えて、電圧供給配線SLeを用いてもよい。
【0036】
上記実施例では、エネルギー蓄積ユニットは、コンデンサを含んでいる。もちろん、本発明の目的のためには、上述したように、概略的に図示した、スピンメモリM、スピン反射器Rf、およびコイルLといった、他の適切なエネルギー蓄積装置を用いてもよい。
【0037】
本発明のメモリ構造はMRAMに用いられることが好ましいが、他の型のメモリに用いてもよい。
【0038】
さらに、メモリセルアレイの各側面に、1つのエネルギー蓄積ユニットと1つのマルチプレクサとを備える必要はない。むしろ、例えばワード線またはビット線にのみ、対応するエネルギー蓄積ユニットおよびマルチプレクサを備えるようにしてもよい。
【0039】
また、上記マルチプレクサ自体が、選択されたメモリセルに割り当てられたワード線またはビット線を駆動できるように、形成されている必要がある。これにより、選択されたメモリセルには、各ワード線またはビット線を介して、書き込み電流Ischreibが供給される。書き込み電流Ischreibは、読み出し工程においても同様に、選択されたメモリセルに印加される。
【図面の簡単な説明】
【0040】
【図1】メモリ構造の様々な変型例のうちの一実施例を示す図である。
【符号の説明】
【0041】
1 メモリセルアレイ
2‐5 ジェネレータ
Mux2‐Mux5 マルチプレクサ
E2‐E5 エネルギー蓄積ユニット
S 一対のスイッチ
C1,C2 コンデンサ
M スピン用メモリ
Rf スピン波用反射器
C 中央制御ユニット
L 誘導コイル
SLe 電圧供給線
WL1‐WLm ワード線
BL1‐BLn ビット線
x2‐x5 補償エネルギー蓄積装置
Ischreib 書き込み電流
Claims (11)
- 複数のメモリセル(Z)が、ビット線(BL1,・・・,BLn)およびワード線(WL1,・・・,WLm)に接続されてなる、少なくとも1つのメモリセルアレイ(1)と、
少なくとも1つのメモリセル(Z)への書き込み、および/または、少なくとも1つのメモリセル(Z)からの読み出しを行うために、上記1つのメモリセル(Z)に割り当てられたビット線および/またはワード線に電流を供給する、少なくとも1つのジェネレータ(2〜5)と、を備えたメモリ構造において、
上記ジェネレータ(2,5)は、エネルギー蓄積システム(E2〜E5)として形成され、
上記エネルギー蓄積システム(E2〜E5)は、上記少なくとも1つのメモリセル(Z)をアドレス指定する工程で流れる電流によってもたらされるエネルギーを蓄積し、
上記エネルギーは、次に行われる他のメモリセルのアドレス指定に使用されることを特徴とする、メモリ構造。 - 上記エネルギー蓄積システム(E2〜E5)のエネルギー受入状態とエネルギー放出状態とは、クロックによる制御によって切り替えられることを特徴とする、請求項1に記載のメモリ構造。
- 上記エネルギー蓄積システムは、上記メモリセルアレイ(1)の少なくとも1つの側面にそれぞれ配置されているエネルギー蓄積ユニット(E2〜E5)を有することを特徴とする、請求項1または2に記載のメモリ構造。
- 上記エネルギー蓄積ユニット(E2〜E5)は、コンデンサ(C1,C2)および/または誘導コイル(L)で形成されていることを特徴とする、請求項3に記載のメモリ構造。
- 上記エネルギー蓄積ユニットは、半導体中のスピン用メモリ(M)およびスピン波用反射器(Rf)で形成されていることを特徴とする、請求項3に記載のメモリ構造。
- 上記コンデンサ(C1,C2)は、少なくとも2つのコンデンサ(C1,C2)の並列回路から、少なくとも2つのコンデンサ(C1,C2)の直列回路に切り替えられるとともに、上記直列回路から上記並列回路に切り替えられるように、切り替え装置(S)に接続されていることを特徴とする、請求項4に記載のメモリ構造。
- 上記エネルギー蓄積システムは、マルチプレクサ(Mux2〜Mux5)を介して、メモリセルアレイ(1)に接続されていることを特徴とする、請求項1〜6のいずれか1項に記載のメモリ構造。
- メモリセル(Z)への書き込みまたはメモリセル(Z)からの読み出しの間、および、該書き込みまたは読み出しの前後に生じるエネルギー損失を補償するために、少なくとも1つの補償エネルギー蓄積装置(x)または少なくとも1つの電圧供給線(SLe)をさらに備えていることを特徴とする、請求項1〜7のいずれか1項に記載のメモリ構造。
- 上記補償エネルギー蓄積装置(x)は、少なくとも1つのコンデンサ、および/または、少なくとも1つの誘導コイルで形成されていることを特徴とする、請求項8に記載のメモリ構造。
- 上記補償エネルギー蓄積装置(x)は、半導体中の少なくとも1つのスピン用メモリ、および、少なくとも1つのスピン波用反射器で形成されていることを特徴とする、請求項8に記載のメモリ構造。
- 上記メモリセルアレイ(1)は、MRAMアレイによって構成されていることを特徴とする、請求項1〜10のいずれか1項に記載のメモリ構造。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10152034A DE10152034B4 (de) | 2001-10-23 | 2001-10-23 | Speicheranordnung |
PCT/DE2002/003812 WO2003038829A2 (de) | 2001-10-23 | 2002-10-09 | Speicheranordnung |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005507135A true JP2005507135A (ja) | 2005-03-10 |
JP3917135B2 JP3917135B2 (ja) | 2007-05-23 |
Family
ID=7703279
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003540994A Expired - Fee Related JP3917135B2 (ja) | 2001-10-23 | 2002-10-09 | メモリ構造 |
Country Status (8)
Country | Link |
---|---|
US (1) | US7042789B2 (ja) |
EP (1) | EP1438720B1 (ja) |
JP (1) | JP3917135B2 (ja) |
KR (1) | KR100598633B1 (ja) |
CN (1) | CN1575495A (ja) |
DE (2) | DE10152034B4 (ja) |
TW (1) | TW586113B (ja) |
WO (1) | WO2003038829A2 (ja) |
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-
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- 2001-10-23 DE DE10152034A patent/DE10152034B4/de not_active Expired - Fee Related
-
2002
- 2002-10-09 CN CNA02821188XA patent/CN1575495A/zh active Pending
- 2002-10-09 EP EP02774448A patent/EP1438720B1/de not_active Expired - Lifetime
- 2002-10-09 WO PCT/DE2002/003812 patent/WO2003038829A2/de active IP Right Grant
- 2002-10-09 DE DE50212115T patent/DE50212115D1/de not_active Expired - Fee Related
- 2002-10-09 JP JP2003540994A patent/JP3917135B2/ja not_active Expired - Fee Related
- 2002-10-09 US US10/493,400 patent/US7042789B2/en not_active Expired - Fee Related
- 2002-10-09 KR KR1020047005959A patent/KR100598633B1/ko not_active IP Right Cessation
- 2002-10-21 TW TW091124181A patent/TW586113B/zh not_active IP Right Cessation
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Also Published As
Publication number | Publication date |
---|---|
DE10152034B4 (de) | 2004-08-26 |
EP1438720B1 (de) | 2008-04-16 |
WO2003038829A3 (de) | 2003-10-16 |
KR20050034618A (ko) | 2005-04-14 |
WO2003038829A2 (de) | 2003-05-08 |
TW586113B (en) | 2004-05-01 |
JP3917135B2 (ja) | 2007-05-23 |
CN1575495A (zh) | 2005-02-02 |
US7042789B2 (en) | 2006-05-09 |
EP1438720A2 (de) | 2004-07-21 |
DE50212115D1 (de) | 2008-05-29 |
DE10152034A1 (de) | 2003-05-08 |
KR100598633B1 (ko) | 2006-07-07 |
US20050105368A1 (en) | 2005-05-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060620 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060919 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060919 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070109 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070207 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |