KR20050034618A - 메모리 장치 - Google Patents

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Abstract

본 발명은 기록 또는 판독 전류가 흐르는 동안에 전달되는 에너지를 수집하고 그것을 새로운 기록 또는 판독 동작에 이용할 수 있는 에너지 저장기(E2 내지 E5)를 갖는 메모리 구성에 관한 것이다.

Description

메모리 장치{STORAGE ASSEMBLY}
본 발명은, 다수의 메모리 셀들이 비트 라인 및 워드 라인에 접속된 1이상의 메모리 셀 어레이를 가지며, 1이상의 메모리 셀들에 기록하고 그로부터 판독하기 위해, 이 하나의 메모리 셀에 할당된 비트 및/또는 워드 라인으로 적어도 전류를 공급할 수 있는 1이상의 제너레이터 디바이스를 가지는 메모리 장치에 관한 것이다. 이 장치는 MRAM 장치(MRAM = 자기저항식 랜덤 액세스 메모리)인 것이 바람직하다.
특히, 어스(earth)와 같은 고정 전위에 대하여 일정-전류 소스로부터 흐르는 전류에 의하여 메모리 셀, 특히 MRAM 메모리 셀에 정보가 기록된다. 그들 방향에 따라, 이들 전류는 MRAM 장치의 개별 메모리 셀들의 (터널링 배리어 층에 의하여 분리된) 자기저항층들의 분극(polarization)의 평행한 또는 반평행한(antiparallel) 방위를 생기게 한다. 알려진 바와 같이, 상기 분극의 평행한 방위에는 상기 분극의 반평행한 방위보다 더 낮은 저항이 할당된다. 기록 전류로서 펄스가 사용되며, 펄스 지속기간(pulse duration)보다는 오히려 펄스 진폭이 기록 동작에 중요하다.
특정 워드 라인과 특정 비트 라인 사이의 교차지점에서 선택된 메모리 셀에 대한 기록 동작 중에, 자기 에너지 이외에도, 워드 라인 또는 비트 라인의 라인 저항에 걸친 전압 강하의 결과로, 전기 에너지가 열 에너지로 또한 변환되고 따라서 소비된다. 전반적으로, 에너지 밸런스는 전기 에너지의 대부분이 실제적으로 열로 전이되기 때문에 매우 바람직하지 않다.
이 에너지 손실 이외에도, 메모리 장치에 있어서의 상이한 크기의 메모리 셀 어레이를 위해, 상이한 크기의 메모리 셀 어레이의 개개의 메모리 셀에 걸친 전압 강하가 균일하게 유지되도록 기준이 마련되어야 한다는 것을 고려하여야 한다.
또한, 메모리 셀로부터 판독되는 경우에, 저장된 정보를 지정(specify)하는 전류 펄스가 흐르며, 상기 전류 펄스는 보다 높은 저항의 경우(분극의 반평행한 방위)에서 보다 낮은 저항의 경우(분극의 평행한 방위)에서 보다 큰 진폭을 가지며, 따라서 셀 컨텐츠를 "1" 또는 "0"로서 나타낼 수 있다. 기록 전류와 유사한 방식으로, 이러한 전류 펄스는 열의 형태로 에너지 손실을 발생시킨다.
이후, 메모리 장치의 메모리 셀 어레이내의 메모리 셀에 기록하고 판독하는 것을 또한 "어드레싱" 또는 "세팅"이라고도 칭할 것이다.
지금까지, 에너지 손실에 관한 상기 문제점은 거의 고려되지 않았으며 다음과 같이 최적의 해결책에 보다 근접하게 되었다.
알려진 바와 같이, 워드 라인 또는 비트 라인 또는 그 밖의 다른 추가 기록 라인의 배선 저항(interconnect resistance)은 배선의 재료의 특정 전도성, 그 단면적 및 그 길이에 의하여 결정된다. 따라서, 메모리 장치내의 메모리 셀에 걸친 과도하게 큰 전압 강하를 없애고 따라서 전기적 브레이크다운(breakdown)의 위험을 감소시키기 위해서, 상기 배선은 가능한 한 최소한의 저항으로 디자인되고 세팅 후에 남아 있는 잔류 전압은 다운스트림(downstream)으로 접속된 레지스터내에서 "소비된다". 다시 말해, 배선에서의, 특히 다운스트림으로 접속된 레지스터에서의 손실은 의도적으로 허용된다. 하지만, 이는 에너지 밸런스가 이러한 기존의 메모리 장치의 경우에서 크게 바람직하지 않다는 것을 의미한다.
이하, 단일 도면이 상이한 변형례로 메모리 장치의 예시적인 실시예를 예시하는 도면을 참조하여 본 발명을 보다 상세히 설명한다.
단일 도면은, 그 각각이 레지스터(Rc) 부호로 표시된 다수의 MRAM 메모리 셀(z)을 포함하는 메모리 셀 어레이(1)를 도시한다. 이 경우, 개개의 메모리 셀 또는 레지스터(Rc)는 터널 층이 2개의 자기저항층 사이에 위치된 소위 MJT 층 시퀀스를 포함한다(MJT=magnetic tunnel juction).
그러므로, 본 발명의 목적은, 개선된 에너지 밸런스가 획득되도록 에너지 손실이 최소화되는 도입부에 언급된 형태의 메모리 장치를 제공하는 것이다.
도입부에 언급된 형태의 메모리 장치의 경우, 상기 목적은, 1이상의 메모리 셀이 어드레싱(또는 세팅)되는 때에, 제너레이터 디바이스가 프로세스에 흐르는 전류에 의하여 전달되는 에너지를 수집하는 에너지 저장 시스템으로서 디자인되어, 상기 에너지가 또 다른 메모리 셀의 후속 어드레싱에 이용가능한 본 발명에 따라 달성된다.
본 발명의 유익한 사항들은 종속항으로부터 명확해진다.
1이상의 메모리 셀 어레이를 갖는 본 발명에 따른 메모리 장치의 경우, 다수의 메모리 셀들은 비트 라인 및 워드 라인, 적절하다면 추가 기록 라인에 접속됨에 따라, 메모리 셀 어레이는 1이상의 메모리 셀의 세팅 동작(특히 기록 동작)시에 유리된(liberated) 에너지를 수집하는 에너지 저장 시스템으로서 디자인된 1이상의 제너레이터 디바이스를 포함하므로, 상기 에너지는 레지스터에서 "소비되지" 않지만 후속 세팅 동작, 즉 기록 또는 판독 동작에 이용가능하다.
제너레이터 디바이스는 4개의 제너레이터 유닛들을 포함할 수 있으며, 그 각각은 메모리 셀 어레이의 하나의 측면에 위치되고 멀티플렉서(multiplexer)를 통하여 각각의 케이스내의 워드 라인 또는 비트 라인에 접속된다.
이 경우, 제너레이터 유닛은 클록- 또는 펄스-제어 방식으로 전환(change over)될 수 있고, 따라서 클록- 또는 펄스-제어 전하 소스(clock- or pulse-controlled charge source)로 역할한다. 트랜지스터는 클록- 또는 펄스-제어 전환에 사용되는 것이 바람직하다.
제너레이터 유닛들 각각은 에너지 저장 유닛들을 가지며, 그를 위해 캐패시터, 인덕턴스 또는 그 밖의 다른 저장 디자인들의 여하한의 필요한 조합이 사용될 수 있다. 이러한 디자인은, 특히 반도체내의 스핀용 메모리 또는 스핀 웨이브용 반사기와 같은 참신한 에너지 저장기일 수 있다. 스핀용 메모리는, 스핀이 매우 장시간동안 보전될 수 있다는 사실을 이용하며 기대되는 자기전자 구성요소(promising magnetoelectronic component)로서 여겨지고 있다. 하지만, 에너지 저장 유닛내에 캐패시터를 사용하는 것은 특히 유익한데, 그 이유는 그 유닛들이 간단한 방식으로 용이하게 통합될 수 있고 실현될 수 있기 때문이다.
캐패시터들이 에너지 저장 유닛들에 사용되는 경우, 이들 캐패시터는 1쌍이상의 스위치의 클록- 또는 펄스-제어 전환에 의하여 2이상의 캐패시터의 병렬 회로로부터 상기 2개의 캐패시터의 직렬회로로 전환될 수 있다. 예시의 방식으로, 2개의 캐패시터의 직렬 회로가 비트 라인의 한쪽 단부에 위치되고 2개의 대응하는 캐패시터의 병렬 회로가 동일한 비트 라인의 다른 쪽 단부에 위치되는 경우, 기록 전류는 각각의 선택 레지스터를 통하여 비트 라인의 한쪽 단부로부터 비트 라인의 다른 쪽 단부로 흐른다. 그런 후, 비트 라인의 한쪽 단부에 있는 직렬 회로가 2개의 캐패시터의 병렬 회로로 전환되고 비트 라인의 다른 쪽 단부에 있는 2개의 캐패시터의 병렬 회로가 이들 2개의 캐패시터의 직렬 회로로 스위칭되는 경우, 상기 장치는 전류 펄스를 다시 생성할 준비를 한다.
유익한 방식으로, 본 발명에 따른 메모리 장치의 경우, 추가 보상 에너지 저장기(additional compensation energy store)가 제공될 수 있으며, 상기 저장기는 에너지 저장 유닛과 유사한 방식으로 구성되고 1이상의 메모리 셀의 세팅 동작 후에 생기는 에너지 손실을 보상할 수 있다. 이들 추가 보상 에너지 저장기는 각각의 멀티플렉서를 통하여 워드 라인 또는 비트 라인에 접속될 수 있으므로, 적절하다면 이들 보상 에너지 저장기에 접속함으로써 생기는 에너지 손실을 보상할 수 있다.
에너지 저장 유닛과 마찬가지로, 보상 에너지 저장기는 캐패시터를 포함하는 것이 바람직하다.
각각의 개별 레지스터(Rc)는 워드 라인(WL)과 비트 라인(BL) 사이에 놓인다. m 워드 라인(WL) 및 n 비트 라인(BL)은 메모리 셀 어레이(1)에 제공된다. 까맣게 칠해진 레지스터(Rc)로 표현된 선택된 셀(Z)은, 예를 들어 워드 라인(WL3)과 비트 라인(BL3) 사이에 놓인다. 상기 셀(Z)은 워드 라인(WL3)과 비트 라인(BL3)에 인가되는 특정 전압차에 의하여 선택된다.
에너지 저장 시스템(2, 3, 4, 5)의 형태로 된 제너레이터 디바이스는 메모리 셀 어레이(1)의 각각의 측면상에 제공된다. 이들 에너지 저장 시스템(2, 3, 4, 5) 각각은 각각 에너지 저장 유닛(E2, E3, E4, E5) 및 멀티플렉서(Mux2, Mux3, Mux4, Mux5)를 포함한다.
따라서, 이 방식으로, 예를 들어 에너지 저장 시스템(2)은 에너지 저장 유닛(E2) 및 멀티플렉서(Mux2)로 구성된다.
각각의 에너지 저장 유닛(E2 내지 E5)은 스위치 쌍(S)을 수단으로 하여 직렬 회로로부터 병렬 회로로 변환될 수 있는 캐패시터(C1, C2)를 포함한다. 이 경우, 에너지 저장 유닛(E2)은 캐패시터(C1, C2)의 병렬 회로를 가지는 한편, 워드 라인(WL1 내지 WLm)을 통하여 에너지 저장 유닛(E2)에 접속된 에너지 저장 유닛(E4)은 대응하는 캐패시터(C1, C2)의 직렬회로를 가진다. 따라서, 에너지 저장 유닛(E3)의 캐패시터(C1, C2)는 스위치 쌍(S)을 수단으로 하여 병렬 회로에 존재하며, 비트 라인(BL1 내지 BLn)을 통하여 에너지 저장 유닛(E3)에 접속된 에너지 저장 유닛(E5)의 캐패시터(C1, C2)는 직렬 회로에 존재한다. 즉, 워드 라인(WL) 및 비트 라인(BL)에는 그들이 서로 대향하는 단부에서 각각의 케이스내에 에너지 저장 유닛이 제공되는데, 캐패시터는 한쪽 단부에 있는 직렬 회로에 접속되고 대향하는 단부에 있는 병렬 회로에 접속된다. 특히, MOS 트랜지스터와 같은 트랜지스터를 바람직하게 포함하는 스위치(S)는, 에너지 저장 유닛(E3)의 스위치 쌍(S)에 대하여 도식적으로 나타낸 바와 같이, 중앙 제어 유닛(C)에 의하여 구동될 수 있다.
캐패시터(C1, C2)의 직렬 회로 및 그 병렬 회로는 각각의 멀티 플렉서에 접속되지 않은 단부에서 고정 전위, 예를 들어 어스에 놓여진다.
캐패시터 대신에, 또한 에너지 저장 유닛(E1 내지 E5)은, 예를 들어 스핀용 메모리(M) 및 스핀 웨이브용 반사기(Rf) 또는 인덕턴스(L)와 같은 여타의 에너지 저장기를 가질 수 있다. 하지만, 캐패시터로 구성된 에너지 저장 유닛이 사용되는 되는 것이 바람직하다. 이 경우, 각각의 케이스에 2개 보다 많은 캐패시터가 병렬 회로 또는 직렬 회로에 존재할 수 있음은 두말할 것도 없다.
또한, 멀티플렉서(Mux1 내지 Mux4)는, 제어 유닛(C)의 제어하에, 발생할 수 있는 에너지 손실을 보상할 수 있고 대응하는 멀티플렉서에 의하여 접속될 수 있는 보상 에너지 저장기(x2, x3, x4, x5)를 구비한 각각의 케이스에 제공될 수 있다. 또한, 이러한 보상 에너지 저장기(x2, x3, x4, x5) 대신에, 멀티플렉서(Mux5)에 대해 예시의 방식으로 도시된 바와 같이, 적절하다면, 전압-운반 라인(voltage-carrying line)(SL)을 제공할 수 있다.
알려진 바와 같이, 예를 들어 전류를 수단으로 하여 MRAM 메모리 셀(Z)에 정보가 기록된다. 이 경우, 일반적으로 전류는 어스에 대해 일정-전류 소스로부터 흐르고, 도입부에 언급된 손실이 발생되므로, 에너지 밸런스가 전체적으로 바람직하지 않다.
본 발명에 따른 메모리 장치의 경우, 워드 라인 및 비트 라인의 배선은 가능한 한 최소한의 벌크 저항(bulk resistance)을 갖는 물질로 구성되므로, 본질적으로 비교적 극소량의 전기 에너지가 열로 변환된다. 이는 종래 기술에서도 추구될 수 있음을 물론이다.
하지만, 이제 본 발명의 본질은, 종래 기술과 대조하여, 예를 들어 에너지 저장 유닛(E5)으로부터 또한 에너지 저장 유닛(E4)으로부터 출력되는 흐르는 전기 에너지가 레지스터에서 "소비되지" 않고 에너지 저장 유닛(E3, E2)에 저장될 수 있다는 데에 있다. 즉, 캐패시터(C1, C2)의 직렬 회로를 갖는 에너지 저장 유닛(E4, E5)은, 이들 에너지 저장 유닛(E4, E5)으로부터 에너지 저장 유닛(E2, E3)으로 흐르고 병렬 회로에 접속된 캐패시터(C1, C2)에 의하여 흡수(take up)되고 거기에 저장되는 기록 전류(Iwrite)의 소스로서 기능한다.
따라서, 이 경우에 존재하는 것은 워드 라인 또는 비트 라인의 배선을 통하여 대응하는 에너지 저장 유닛으로 방전되는 전하의 소스이며, 상기 소스는 캐패시터의 직렬 회로에 의하여 형성되는 한편, 에너지 저장기는 대응하는 캐패시터의 병렬 회로를 포함한다. 전하의 이송은 MRAM 메모리 셀이 통상적인 방식으로 스위칭될 수 있는 자기장과 관련된다. 예시된 예시적인 실시예에서, 워드 라인(WL3) 및 비트 라인(BL3)은 각각의 케이스에서 멀티플렉서(Mux2 내지 Mux5)를 통하여 구동되므로, 대응하는 기록 전류는 이들 라인을 통하여 까맣게 칠해진 레지스터(Rc) 부호를 쓴 메모리 셀(Z)로 흐른다.
멀티플렉서(Mux2 내지 Mux5)는 각각의 케이스에서 클록- 및 펄스-제어 방식으로 중앙 제어 유닛(C)에 의하여 전환될 수 있으므로, 전체적으로 요구되는 전하의 싱크(sink) 및 소스의 수는 기존의 메모리 장치에서 지금까지 요구되어 왔던 직렬 레지스터 및 일정-전압 소스의 수보다 많지 않다.
캐패시터(C1, C2)의 직렬 회로는, 그 출력에서 개개의 캐패피터의 전압의 2배를 가지는 한편 이들 캐패시터의 병렬 회로는 단일 전압만을 공급하기 때문에, 전하 소스로 간주된다. 따라서, 2개의 회로, 즉 직렬 회로 및 병렬 회로가 워드 라인 또는 비트 라인의 대향하는 단부에서 서로 접속되는 경우, 직렬 회로로부터 병렬 회로로 전하 평형 전류(charge equalization current)가 흐른다. 스위치 쌍 또는 또 다른 적절한 디바이스가 직렬 회로를 병렬 회로로 변환시킬 수 있으므로, 소스는 싱크가 되며, 반대로 행해질 수도 있다. 따라서, 전하 평형은 각각의 반대 방향으로 생긴다.
또한, 적절하다면, 멀티플렉서(Mux2 내지 Mux5)는 워드 라인 및 비트 라인의 배선을 통하여 항상 같은 방향으로 전류가 흐르는 방식으로 구성되고 상호접속될 수 있다.
각각의 병렬 회로의 경우, 기록 후에, 자기장 및 배선 저항에 의한 에너지 손실을 보상하기 위해서, 추가 캐패시터(x2 내지 x5)의 형식으로 된 보상 에너지 저장기가 제공된다. 다시 말해, 예를 들어 기록 전류(Iwrite)가 에너지 저장 유닛(E5)으로부터 에너지 저장 유닛(E3)으로 흐르는 경우, 프로세스에서 생기는 손실은 추가 캐패시터(x3)에 의하여 보상된다. 또한, 이러한 추가 캐패시터 대신에, 적절하다면 전압-운반 라인(SLe)이 사용될 수 있다.
상기 예시적인 실시예에서, 에너지 저장 유닛은 캐패시터를 포함한다. 이미 언급되고 스핀 메모리(M), 스핀 반사기(Rf) 및 코일(L)로 도면에 도식적으로 표시된 바와 같이, 이를 위해 여타의 적절한 에너지 저장기가 사용될 수 있음은 말할 것도 없다.
본 발명에 따른 메모리 장치는 MRAM이 채택되는 것이 바람직하다. 하지만, 여타의 종류의 메모리가 사용될 수도 있다.
더욱이, 멀티플렉서를 구비한 에어지 저장 유닛은 메모리 셀 어레이의 각각의 측면에 반드시 제공될 필요는 없다. 오히려, 예를 들어 워드 라인에만 또는 비트 라인에만 대응하는 에너지 저장 유닛 및 멀티플렉서를 구비할 수도 있다.
멀티플렉서 자체는 선택된 메모리 셀과 연계된 워드 라인 또는 비트 라인의 구동을 허용하는 방식으로 구성되어야만 하므로, 기록 전류(Iwrite)는 각각의 대응하는 워드 라인 또는 비트 라인만을 통하여 흐른다. 따라서, 동일한 것을 판독 동작에 적용한다.

Claims (11)

  1. 다수의 메모리 셀(Z)은 비트 라인(BL1, ..., BLn) 및 워드 라인(WL1, ..., WLm)에 접속되는 1이상의 메모리 셀 어레이(1)를 가지고, 1이상의 메모리 셀(Z)에 기록 및 판독하기 위해, 이 하나의 메모리 셀(Z)에 할당된 비트 및/또는 워드 라인에 적어도 전류를 공급할 수 있는 1이상의 제너레이터 디바이스(2 내지 5)를 갖는 메모리 장치에 있어서,
    상기 제너레이터 디바이스(2 내지 5)는, 상기 1이상의 메모리 셀(Z)이 어드레싱되는 경우, 프로세스에 흐르는 전류에 의하여 전달되는 에너지를 수집하는 에너지 저장 시스템(E2 내지 E5)으로 디자인되므로, 상기 에너지는 또 다른 메모리 셀의 후속 어드레싱에 이용가능한 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 에너지 저장 시스템(E2 내지 E5)은 클록-제어 방식으로 에너지 흡수 상태(energy take-up state)와 에너지 방출 상태(energy release state) 사이에서 전환될 수 있는 것을 특징으로 하는 메모리 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 에너지 저장 시스템은 상기 메모리 셀 어레이(1)의 1이상의 측면에 각각 배치된 에너지 저장 유닛(E2 내지 E5)을 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서,
    상기 에너지 저장 유닛(E2 내지 E5)은 캐패시터(C1, C2) 및/또는 인덕턴스(L)로 구성되는 것을 특징으로 하는 메모리 장치.
  5. 제3항에 있어서,
    상기 에너지 저장 유닛은 반도체내의 스핀용 메모리(M) 및 스핀 웨이브용 반사기(Rf)로 구성되는 것을 특징으로 하는 메모리 장치.
  6. 제4항에 있어서,
    상기 캐패시터(C1, C2)는 스위치 디바이스(S)에 접속되고 2개 이상의 캐패시터(C1, C2)의 병렬 회로로부터 그 직렬 회로로 또한 그 반대로 전환될 수 있는 것을 특징으로 하는 메모리 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 에너지 저장 시스템은 멀티플렉서(Mux2 내지 Mux5)를 통하여 상기 메모리 셀 어레이(1)에 접속되는 것을 특징으로 하는 메모리 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    1이상의 또 다른 보상 에너지 저장기(x) 또는 1이상의 전압-운반 라인(SLe)이 제공되며, 이는 메모리 셀(Z)에 기록하거나 그로부터 판독하기 이전에, 동안에 그리고 이후에 생기는 에너지 손실을 보상하는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서,
    상기 보상 에너지 저장기(x)는 1이상의 캐패시터 및/또는 1이상의 인덕턴스로 구성되는 것을 특징으로 하는 메모리 장치.
  10. 제8항에 있어서,
    상기 보상 에너지 저장기(x)는 1이상의 반도체내의 스핀용 메모리 및 1이상의 스핀 웨이브용 반사기로 구성되는 것을 특징으로 하는 메모리 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 메모리 셀 어레이(1)는 MRAM 어레이에 의하여 형성되는 것을 특징으로 하는 메모리 장치.
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