JP2005503674A - 平坦化層に凹部を有するイメージセンサとその製造方法 - Google Patents
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Abstract
本発明はイメージセンサの製造に関し、特にカラーイメージセンサに関する。イメージセンサは、電子信号に変換したい映像が投影される感光マトリックスが形成される領域ＭＰと、マトリックスを駆動するためあるいは画像信号を処理するための周辺電子回路を含む外縁領域ＺＥとを有する。基板３０上に導電層および絶縁層を積層することでマトリックスと周辺回路を形成した後、マトリックスの領域ＭＰのみにおいて、実質的な厚さの絶縁体が除去されてからカラーフィルタのモザイクが堆積されるので、感光領域に対するフィルタの高さＨ１が低くなる。その結果、コントラストや測色が改善される。
【選択図】図５
【選択図】図５
Description
【背景技術】
【０００１】
本発明は、電子イメージセンサに関し、特にカラーイメージセンサに関するものである。
【０００２】
このようなセンサは、ＣＭＯＳ（相補型金属酸化膜半導体）技術や複合ＣＭＯＳ／ＣＣＤ（ＣＣＤ＝電荷結合素子）技術等を含む様々な技術によってシリコンチップ上に作製される。これらの技術によって、１つのシリコンチップ上に、電子信号に変換したい画像が投影される、複数の感光点からなるマトリックスのみならず、画像を電子信号に変換するためにマトリックスを駆動する目的あるいは画像の変換後にマトリックスから供給される電子信号を処理する目的で、マトリックスの周囲に配置された周辺電子回路も同時に作製することができる。
【０００３】
カラーイメージセンサの場合、感光マトリックスの上面が、複数の感光点のマトリックスアレイに対応して配置されたカラーフィルタのモザイクによって覆われている。個々のフィルタは、それぞれ、１つの色の光を受光する感光シリコン領域の上方に配置される。隣接する感光領域の上に配置された隣接するフィルタ同士は、互いに色が異なり、別々の画素またはピクセルに相当する。
【０００４】
カラーフィルタは、感光点を構成する複数の絶縁層や導電層、特定の感光点における内部の相互接続およびチップの他の部分との相互接続（行導体、列導体等）の上方に配置される。
【０００５】
現在一般的に使用されている技術では、このような相互接続は、実際の感光領域、つまり各ピクセルにおいて光子を電荷に変換する部分を含むシリコン面の上に、堆積処理やエッチング処理によって導電層および絶縁層を複数段形成することによって作製するしかない。
【０００６】
通常、イメージセンサとそれに付随する回路を構成するチップを完全に作製するためには、例えば多結晶性シリコンを２段（本発明に関しては、多結晶性シリコンを導体と見なすことができる）とアルミニウムを４段等、６段分の相互接続が必要である。
【０００７】
導電体の段（アルミニウム段または多結晶性シリコン段）の厚さは、ある程度の導電性を維持するために、数１０分の１μ以上が必要である。２つの連続する段は、第１に、十分な絶縁性を得るために、第２に、導電層のエッチング後、次の層の堆積およびエッチングの前に処理面を十分に平坦化するために、約１μの絶縁層によって離別させる必要がある。
【０００８】
実に、平坦化は必須の工程であり、前の段をエッチングすることで形成された凹凸を埋めるために、前の段が形成された部分においては厚さが薄く、前の段の材料が除去された部分においては厚い層を、選択的エッチングによって形成することで、平坦化処理の結果、チップの上面がほぼ平坦になるようにする方法である。平坦性が有用である理由は２つある。第１に、写真平版処理は凹凸を有する層よりも平面状の層に対して行う方が効果的かつ正確に行うことができるため、次の層の写真平版処理を容易化し、第２に、全ての中間層が形成された後に、カラーフィルタのモザイクを（再び写真平版処理によって）堆積し、エッチングすることを容易化するためである。従って、フィルタのモザイクは、全ての相互接続層とこれらの層間の中間平坦化層が堆積された後の最後の平坦化層が形成された後に堆積される。
【０００９】
そのため、従来技術によると、カラーフィルタのモザイクは必然的に感光シリコン領域より約１０μ上方に位置することになる。しかし、ある程度の解像度を有するセンサにおいては、この領域の辺は数μ程度である。従って、感光領域は、言わば複数の透明な絶縁層からなる積層構造が含まれた井戸の底に位置し、この井戸を画定する絶縁層および導電層（導電層は、特にアルミニウムによって形成される場合など、通常は不透明かつ反射性である）からなる他の積層構造によって囲まれている。
【００１０】
従って、カラーフィルタを通過した光子は、そのフィルタに対応する感光領域に直ぐに到達する訳ではなく、カラーフィルタの後に通過する経路上で、減衰、拡散、屈折、反射等を受ける可能性がある。これによる感光度のロス以外にも、一部の光子が隣接する感光領域に入射する可能性があることが理解されるであろう。単色光の場合、これはある程度の空間解像度の低下として現れる。しかし、カラーカメラにおいては、違う色に対応するピクセルが、本来受けるべきでない光束の一部を必ず受けてしまうため、色が体系的に劣化し、空間周波数の低い画像領域（例えば全面赤一色の画像領域）も大きく影響されるので、この問題はより深刻である。従って、カラーフィルタとそれに対応する感光領域との間の間隔における光の分散によって、測色の品質が特に劣化してしまう。
【発明の開示】
【００１１】
本発明は、製造面で手間が僅かに増える代わりに、得られる画像の測色品質を著しく改善させるとともに、その解像度、コントラストおよび低輝度に対する感光性も向上させたカラーイメージセンサの製造方法および構造を提案することを目的とする。
【００１２】
この方法は、主にカラーセンサに対してその効果を発揮するが、無色のイメージセンサに対してもある程度の効果が得られることに注意されたい。
【００１３】
従って、平面状の半導体基板上に製造された集積イメージセンサであって、基板の表面の第１領域に感光素子のマトリックスと第２領域に周辺回路を有し、交互に設けられた複数段の絶縁層およびエッチングされた導電層の積層構造によって形成され、積層構造において絶縁層がエッチングされた導電層の平坦化層として機能し、第１領域に位置する絶縁層の半導体基板に対する総合的高さが、第２領域に位置する絶縁層の総合的高さより低いことを特徴とするセンサを提案する。
【００１４】
上方から入射した光が感光マトリックスに到達するまで通過する必要のある透明絶縁層の厚さは、２つの領域の総合的高さが同一である場合より短くなる。そのため、シリコンチップの全面に対して、第２領域の回路を形成するために必要な平坦化層が全て残された場合に比べて、光の減衰率が低くなり、不都合な反射や拡散を受けることが少なくなる。
【００１５】
実際、製造プロセスが終了した時点で、第２領域よりも第１領域の方が、平坦化層として機能する積層絶縁層の数が少ない。第２領域に存在するが第１領域には存在しないさらなる平坦化層は、各層の堆積およびエッチング処理の終了後に第１領域から選択的に除去されるが、それらの処理中には、導電層および絶縁層は第１領域（感光マトリックス）と第２領域（周辺回路）の両方に均一に堆積される。
【００１６】
堆積される導電層の全体的な構造として、原則的に、感光マトリックス領域における導電段の数が、この領域外の導電段の数より少なく、導電層の最初の数段がマトリックス領域とこの領域外の両方に使用されるが、その他のさらなる導電段はマトリックス外にのみ存在する。
【００１７】
全体的に、感光マトリックスを含むチップの電子回路を全て製造するために使用される導電層および半導体層の積層構造は、感光マトリックス内に凹部を有し、積層構造の厚さはその外よりもマトリックス領域内の方が小さい。マトリックス領域の厚さは、好ましくは３０％以上、より好ましくは５０％小さくなっている。
【００１８】
カラーセンサの場合、カラーフィルタのモザイクは、感光マトリックスの上方に、すなわち絶縁層および導電層の積層構造の厚さがチップの他の部分よりも小さい場所に配置される。
【００１９】
このようなイメージセンサの性能を改善するために、本発明は、イメージセンサを製造するための方法であって、半導体基板上に複数の導電層と絶縁層を連続的に交互に堆積、エッチングすることで、一方では集積回路チップの第１領域に感光マトリックスを、他方ではチップの第２領域に周辺回路を形成し、絶縁層が特に導電層が堆積、エッチングされた後に平坦化層として機能し、絶縁層および導電層がチップの全面に対して堆積され、各層が個々のパターンにエッチングされ、ある厚さの絶縁体が、感光マトリックスの上方から均一に除去され、周辺回路の上方に残されることを特徴とする方法を提案する。
【発明を実施するための最良の形態】
【００２０】
図１は、シリコン基板上に作製され、検出すべき電子画像が投影される感光マトリックスに対応する第１領域ＭＰを有するイメージセンサの核を成す集積回路チップ１０を示す上面図である。
【００２１】
集積回路チップは、通常、焦点面がシリコン基板の表面に一致するように集束対物レンズの裏側に配置される。
【００２２】
領域ＭＰは、感光マトリックスを駆動するためあるいはマトリックスより得られた信号を処理するために設けられた電子回路を含む他の領域ＺＣ１、ＺＣ２、ＺＣ３によって囲まれている。
【００２３】
チップは、一般的に、その周囲にセンサを外部と接続するための接続パッドＰＣが設けてある。最後に、感光マトリックス、電子回路およびパッドの間に、相互接続導体のアレイ（図示せず）が延在する。
【００２４】
感光マトリックス、電子回路、相互接続導体およびパッドは、先ず、不純物の注入処理、拡散処理および酸化処理を（特に、マトリックスの各ピクセルの感光領域を形成し、トランジスタのソースとドレインを形成するために）シリコン基板上で行ってから、シリコン基板の表面上に交互に絶縁層と導電層の堆積処理およびエッチング処理を行うことで作製される。
【００２５】
感光マトリックスを製造するための技術は、ＣＣＤ（電荷結合素子）技術あるいはＣＭＯＳ（相補型金属酸化膜半導体）技術によるものであってもよい。周辺電子回路をＣＭＯＳ技術によって製造することが一般的になっている。
【００２６】
図２は、感光マトリックスのために留保される領域ＭＰを示す上面図である。実際には、電子信号に変換すべき映像を受けるために、マトリックスＭＰの中央部ＺＬが残される。マトリックスの電子的バランスを維持するために、マトリックスと同様に構築され、マトリックスと同一のアレイの一部を成す周辺部ＺＭが、参照ピクセルを形成するために残される。この領域は、アルミニウム層によって完全にマスキングされ、その下に位置する感光点は光を受けないので、黒レベル情報を出力する。感光マトリックスのために留保された領域ＭＰは、マスク領域ＺＭと非マスク領域ＺＬとの組み合わせからなっている。この領域外に、センサのその他の素子、特に領域ＺＥの一部を成す領域ＺＣ１、ＺＣ２、ＺＣ３の周辺回路が全て設けられた領域ＺＥがある。
【００２７】
マトリックス領域にカラーフィルタＦＣのモザイクが形成されているが、図２にはその一列しか示していない。各フィルタは、マトリックスの１つのピクセルの上に配置されている。
【００２８】
図３は、図２を大きく拡大した縦断面図である。マトリックスとその周辺回路の作製は複雑であり、各々が特有のパターンにエッチングされた複数の絶縁層および導電層を連続して交互に形成する必要がある。その結果得られる積層構造２０の高さはシリコン基板３０の表面Ｓより１０μ程あり、任意のカラーフィルタは平坦化されたこの積層構造の上に堆積される。
【００２９】
本発明によると、マトリックス用の領域ＭＰに位置する絶縁層が、カラーフィルタが堆積される前に、かなりの厚さに及んで、この領域から全面的に除去される。これは、マトリックス上に位置する絶縁層の上部が、導電層を互いに離別するために使用されず、除去しても支障はないためである。逆に、周辺回路においては、この上部は導電層を互いに離別するために使用されるので、これらの回路に相当する領域では除去することはできない。
【００３０】
図４および図５に示すように、絶縁層は、領域ＭＰ（受光領域ＺＬとマスク領域ＺＭを両方とも含む）においては均一に除去され、外縁領域ＺＥにおいては残される。また、領域ＭＰの周囲に、絶縁層および導電層の積層構造の高さが低レベルＨ１（領域ＭＰ）から高レベルＨ２（領域ＺＥ）まで変化する遷移領域ＺＴが見える。
【００３１】
従って、絶縁層および導電層の積層構造２０は、領域ＭＰの全体に亘って凹部を有し、カラーイメージセンサの場合、この凹部にカラーフィルタＦＣが堆積され、モノクロセンサの場合、その他の光学素子（マイクロレンズ等）が形成される。領域ＭＰにおいて、積層構造の高さは３０％以上、好ましくは５０％以上低くなっている。そのため、領域ＺＥにおいては１０μであるのに対して、領域ＭＰにおいては約５μであってもよい。
【００３２】
図６に、代表的な実施形態における、堆積された層の詳細を示す。図の左側に領域ＺＥにおける積層構造を示し、右側に領域ＭＰにおける積層構造を示す。
【００３３】
基板３０の表面Ｓ下にドープ領域４０を注入することによって、基板とともにｐ−ｎ接合を形成し、数μに及んで延びる光ダイオードを形成している。基板内で、領域ＭＰおよび領域ＺＥの両方において、その他の不純物注入処理（ソース、ドレイン等の形成）も行われる。
【００３４】
以下に、基板上に形成される絶縁層と導電層の積層構造の代表的なものを説明する。アルミニウム製の場合には一般的に不透明であり、多結晶性シリコンの場合には若干透明である導電層が、望ましい相互接続パターンにエッチングされるが、いずれにしろ、受光を妨げないように、光ダイオードの上方には設けられない。従って、導電層を、光ダイオード側に示した。
【００３５】
図面を簡略化するために、絶縁層間に局所的に形成され、２つの異なる導電層の間を導電材料の堆積によって連絡を可能にするコンタクトホールは、図示しない。
【００３６】
積層構造として、次のようなものが一般的である：
−接合を覆う厚さ約０．１ないし０．２μの第１の絶縁層ＩＳ１、
−その層の上に、第１の多結晶性シリコン層ＳＩＰ１が堆積されて成る厚さ約０．３μの電荷転送ゲートまたはトランジスタゲート、
−厚さ約０．１ないし０．２μの第２の絶縁層ＩＳ２、
−厚さ約０．３μの第２の多結晶性シリコン層ＳＩＰ２、
−厚さ約１μの第３の絶縁層ＩＳ３、
−厚さ０．６μの第１の導電性金属（アルミニウム）層Ｍ１、
−厚さ約１μの第４の絶縁層ＩＳ４、
−厚さ約０．６μの第２の導電層Ｍ２。
【００３７】
この実施形態において、上述の層は、いずれも領域ＭＰと領域ＺＥの両方に属する。領域ＭＰの最後の金属化された段は段Ｍ２である。絶縁性平坦化層ＩＳ１ないしＩＳ４は、製造後に領域ＭＰの上方に残るため、透明にする必要がある。
【００３８】
さらなる金属層Ｍ３およびＭ４やその離別用、平坦化用の絶縁層が、領域ＭＰおよび領域ＺＥの両方において堆積されるが、領域ＭＰからは完全に除去される。これらの段をエッチングする時、金属化された段は、マトリックスの電気操作に全く使用されないため、一緒に除去される。絶縁体の段は、原則として、次の導電層が堆積される前にエッチング過程で除去されることはない（ただし、特定の段に対しては理論的に可能である）が、領域ＭＰの上方の絶縁層をある厚さ分均一に除去する過程において、完全に除去される。
【００３９】
この時点から除去処理まで、絶縁平坦化層はいずれは除去されるため、透明である必要がない。ただし、実用上、前述の層と同一のもの（透明な酸化シリコン）が使用される。
【００４０】
金属層Ｍ２がエッチングされた後、第５の絶縁平坦化層ＩＳ５（厚さ約１μ）がチップ上に均一に堆積される。特に、下方の導電層Ｍ２との連絡を可能にする開口を形成するために領域ＺＥにエッチングされる。
【００４１】
厚さ約０．６μの第３の導電（アルミニウム）層Ｍ３が堆積、エッチングされる。領域ＺＥのみに残留することになる。
【００４２】
厚さ約１μの第６の絶縁平坦化層ＩＳ６がチップ上に均一に堆積され、下方の導電層との連絡用の開口を形成するために領域ＺＥにおいてエッチングされる。
【００４３】
厚さ約０．６μの第４の導電層Ｍ４が、チップ上に均一に堆積され、エッチングされ、領域ＭＰから除去される。
【００４４】
厚さ約２μの第７の絶縁層ＩＳ７は、原則としてこの段階でチップ上に均一に堆積されるが、領域ＭＰに凹部が形成された後に堆積された平坦化層によって代替することができるため、必須ではない。
【００４５】
次いで、領域ＭＰ上に位置する絶縁体をある厚さに及んで、一部除去する処理が実行されるが、この厚さ分は、この領域における電気的操作には必要ない。この処理は、領域ＺＥを保護するマスクを使用して行われる。絶縁層は、所望の値に調整された深さまで、あるいは、領域ＭＰ内の最後の金属化された段、すなわちこの例においては段Ｍ２が露出されたことが検出されるまで、掘下げられる。
【００４６】
この処理中、絶縁層ＩＳ５、ＩＳ６およびＩＳ７は完全にまたはほぼ完全に（層ＩＳ５が僅かに局所的に残留する可能性はある）領域ＭＰから消去される。
【００４７】
チップの全面上に絶縁平坦化層ＰＬ１が堆積される。
【００４８】
そして、厚さ約２μのカラーフィルタＦＣの層が堆積、エッチングされ、領域ＺＥから除去され、領域ＭＰの上方にのみ残される。その後、さらなる平坦化過程を経て、マトリックスＭＰ上にマイクロレンズを（１つのカラーピクセルにつき、１つのレンズを）形成することができる。
【００４９】
領域ＭＰから均一に絶縁体を除去する過程の後、領域ＭＰにおける絶縁層の総合的な高さＨ１は領域ＺＥの総合的高さＨ２より格段に低いため、領域ＭＰにおいて、図５に見える凹部が形成される。カラーフィルタはこの凹部に堆積されるので、シリコン表面に対する高さが従来技術より低い。
【図面の簡単な説明】
【００５０】
【図１】図１は、感光マトリックスと周辺回路を有する集積回路チップを全体的に示す平面図である。
【図２】図２は、マトリックスに対応する領域を示す図である。
【図３】図３は、集積回路チップを示す縦断面図である。
【図４】図４は、本発明によるイメージセンサチップを示す上面図である。
【図５】図５は、このチップを示す縦断面図である。
【図６】図６は、本発明による導電層および絶縁層の積層構造のマトリックス領域内（右側）とマトリックス領域外（左側）の様子を示す図である。
【０００１】
本発明は、電子イメージセンサに関し、特にカラーイメージセンサに関するものである。
【０００２】
このようなセンサは、ＣＭＯＳ（相補型金属酸化膜半導体）技術や複合ＣＭＯＳ／ＣＣＤ（ＣＣＤ＝電荷結合素子）技術等を含む様々な技術によってシリコンチップ上に作製される。これらの技術によって、１つのシリコンチップ上に、電子信号に変換したい画像が投影される、複数の感光点からなるマトリックスのみならず、画像を電子信号に変換するためにマトリックスを駆動する目的あるいは画像の変換後にマトリックスから供給される電子信号を処理する目的で、マトリックスの周囲に配置された周辺電子回路も同時に作製することができる。
【０００３】
カラーイメージセンサの場合、感光マトリックスの上面が、複数の感光点のマトリックスアレイに対応して配置されたカラーフィルタのモザイクによって覆われている。個々のフィルタは、それぞれ、１つの色の光を受光する感光シリコン領域の上方に配置される。隣接する感光領域の上に配置された隣接するフィルタ同士は、互いに色が異なり、別々の画素またはピクセルに相当する。
【０００４】
カラーフィルタは、感光点を構成する複数の絶縁層や導電層、特定の感光点における内部の相互接続およびチップの他の部分との相互接続（行導体、列導体等）の上方に配置される。
【０００５】
現在一般的に使用されている技術では、このような相互接続は、実際の感光領域、つまり各ピクセルにおいて光子を電荷に変換する部分を含むシリコン面の上に、堆積処理やエッチング処理によって導電層および絶縁層を複数段形成することによって作製するしかない。
【０００６】
通常、イメージセンサとそれに付随する回路を構成するチップを完全に作製するためには、例えば多結晶性シリコンを２段（本発明に関しては、多結晶性シリコンを導体と見なすことができる）とアルミニウムを４段等、６段分の相互接続が必要である。
【０００７】
導電体の段（アルミニウム段または多結晶性シリコン段）の厚さは、ある程度の導電性を維持するために、数１０分の１μ以上が必要である。２つの連続する段は、第１に、十分な絶縁性を得るために、第２に、導電層のエッチング後、次の層の堆積およびエッチングの前に処理面を十分に平坦化するために、約１μの絶縁層によって離別させる必要がある。
【０００８】
実に、平坦化は必須の工程であり、前の段をエッチングすることで形成された凹凸を埋めるために、前の段が形成された部分においては厚さが薄く、前の段の材料が除去された部分においては厚い層を、選択的エッチングによって形成することで、平坦化処理の結果、チップの上面がほぼ平坦になるようにする方法である。平坦性が有用である理由は２つある。第１に、写真平版処理は凹凸を有する層よりも平面状の層に対して行う方が効果的かつ正確に行うことができるため、次の層の写真平版処理を容易化し、第２に、全ての中間層が形成された後に、カラーフィルタのモザイクを（再び写真平版処理によって）堆積し、エッチングすることを容易化するためである。従って、フィルタのモザイクは、全ての相互接続層とこれらの層間の中間平坦化層が堆積された後の最後の平坦化層が形成された後に堆積される。
【０００９】
そのため、従来技術によると、カラーフィルタのモザイクは必然的に感光シリコン領域より約１０μ上方に位置することになる。しかし、ある程度の解像度を有するセンサにおいては、この領域の辺は数μ程度である。従って、感光領域は、言わば複数の透明な絶縁層からなる積層構造が含まれた井戸の底に位置し、この井戸を画定する絶縁層および導電層（導電層は、特にアルミニウムによって形成される場合など、通常は不透明かつ反射性である）からなる他の積層構造によって囲まれている。
【００１０】
従って、カラーフィルタを通過した光子は、そのフィルタに対応する感光領域に直ぐに到達する訳ではなく、カラーフィルタの後に通過する経路上で、減衰、拡散、屈折、反射等を受ける可能性がある。これによる感光度のロス以外にも、一部の光子が隣接する感光領域に入射する可能性があることが理解されるであろう。単色光の場合、これはある程度の空間解像度の低下として現れる。しかし、カラーカメラにおいては、違う色に対応するピクセルが、本来受けるべきでない光束の一部を必ず受けてしまうため、色が体系的に劣化し、空間周波数の低い画像領域（例えば全面赤一色の画像領域）も大きく影響されるので、この問題はより深刻である。従って、カラーフィルタとそれに対応する感光領域との間の間隔における光の分散によって、測色の品質が特に劣化してしまう。
【発明の開示】
【００１１】
本発明は、製造面で手間が僅かに増える代わりに、得られる画像の測色品質を著しく改善させるとともに、その解像度、コントラストおよび低輝度に対する感光性も向上させたカラーイメージセンサの製造方法および構造を提案することを目的とする。
【００１２】
この方法は、主にカラーセンサに対してその効果を発揮するが、無色のイメージセンサに対してもある程度の効果が得られることに注意されたい。
【００１３】
従って、平面状の半導体基板上に製造された集積イメージセンサであって、基板の表面の第１領域に感光素子のマトリックスと第２領域に周辺回路を有し、交互に設けられた複数段の絶縁層およびエッチングされた導電層の積層構造によって形成され、積層構造において絶縁層がエッチングされた導電層の平坦化層として機能し、第１領域に位置する絶縁層の半導体基板に対する総合的高さが、第２領域に位置する絶縁層の総合的高さより低いことを特徴とするセンサを提案する。
【００１４】
上方から入射した光が感光マトリックスに到達するまで通過する必要のある透明絶縁層の厚さは、２つの領域の総合的高さが同一である場合より短くなる。そのため、シリコンチップの全面に対して、第２領域の回路を形成するために必要な平坦化層が全て残された場合に比べて、光の減衰率が低くなり、不都合な反射や拡散を受けることが少なくなる。
【００１５】
実際、製造プロセスが終了した時点で、第２領域よりも第１領域の方が、平坦化層として機能する積層絶縁層の数が少ない。第２領域に存在するが第１領域には存在しないさらなる平坦化層は、各層の堆積およびエッチング処理の終了後に第１領域から選択的に除去されるが、それらの処理中には、導電層および絶縁層は第１領域（感光マトリックス）と第２領域（周辺回路）の両方に均一に堆積される。
【００１６】
堆積される導電層の全体的な構造として、原則的に、感光マトリックス領域における導電段の数が、この領域外の導電段の数より少なく、導電層の最初の数段がマトリックス領域とこの領域外の両方に使用されるが、その他のさらなる導電段はマトリックス外にのみ存在する。
【００１７】
全体的に、感光マトリックスを含むチップの電子回路を全て製造するために使用される導電層および半導体層の積層構造は、感光マトリックス内に凹部を有し、積層構造の厚さはその外よりもマトリックス領域内の方が小さい。マトリックス領域の厚さは、好ましくは３０％以上、より好ましくは５０％小さくなっている。
【００１８】
カラーセンサの場合、カラーフィルタのモザイクは、感光マトリックスの上方に、すなわち絶縁層および導電層の積層構造の厚さがチップの他の部分よりも小さい場所に配置される。
【００１９】
このようなイメージセンサの性能を改善するために、本発明は、イメージセンサを製造するための方法であって、半導体基板上に複数の導電層と絶縁層を連続的に交互に堆積、エッチングすることで、一方では集積回路チップの第１領域に感光マトリックスを、他方ではチップの第２領域に周辺回路を形成し、絶縁層が特に導電層が堆積、エッチングされた後に平坦化層として機能し、絶縁層および導電層がチップの全面に対して堆積され、各層が個々のパターンにエッチングされ、ある厚さの絶縁体が、感光マトリックスの上方から均一に除去され、周辺回路の上方に残されることを特徴とする方法を提案する。
【発明を実施するための最良の形態】
【００２０】
図１は、シリコン基板上に作製され、検出すべき電子画像が投影される感光マトリックスに対応する第１領域ＭＰを有するイメージセンサの核を成す集積回路チップ１０を示す上面図である。
【００２１】
集積回路チップは、通常、焦点面がシリコン基板の表面に一致するように集束対物レンズの裏側に配置される。
【００２２】
領域ＭＰは、感光マトリックスを駆動するためあるいはマトリックスより得られた信号を処理するために設けられた電子回路を含む他の領域ＺＣ１、ＺＣ２、ＺＣ３によって囲まれている。
【００２３】
チップは、一般的に、その周囲にセンサを外部と接続するための接続パッドＰＣが設けてある。最後に、感光マトリックス、電子回路およびパッドの間に、相互接続導体のアレイ（図示せず）が延在する。
【００２４】
感光マトリックス、電子回路、相互接続導体およびパッドは、先ず、不純物の注入処理、拡散処理および酸化処理を（特に、マトリックスの各ピクセルの感光領域を形成し、トランジスタのソースとドレインを形成するために）シリコン基板上で行ってから、シリコン基板の表面上に交互に絶縁層と導電層の堆積処理およびエッチング処理を行うことで作製される。
【００２５】
感光マトリックスを製造するための技術は、ＣＣＤ（電荷結合素子）技術あるいはＣＭＯＳ（相補型金属酸化膜半導体）技術によるものであってもよい。周辺電子回路をＣＭＯＳ技術によって製造することが一般的になっている。
【００２６】
図２は、感光マトリックスのために留保される領域ＭＰを示す上面図である。実際には、電子信号に変換すべき映像を受けるために、マトリックスＭＰの中央部ＺＬが残される。マトリックスの電子的バランスを維持するために、マトリックスと同様に構築され、マトリックスと同一のアレイの一部を成す周辺部ＺＭが、参照ピクセルを形成するために残される。この領域は、アルミニウム層によって完全にマスキングされ、その下に位置する感光点は光を受けないので、黒レベル情報を出力する。感光マトリックスのために留保された領域ＭＰは、マスク領域ＺＭと非マスク領域ＺＬとの組み合わせからなっている。この領域外に、センサのその他の素子、特に領域ＺＥの一部を成す領域ＺＣ１、ＺＣ２、ＺＣ３の周辺回路が全て設けられた領域ＺＥがある。
【００２７】
マトリックス領域にカラーフィルタＦＣのモザイクが形成されているが、図２にはその一列しか示していない。各フィルタは、マトリックスの１つのピクセルの上に配置されている。
【００２８】
図３は、図２を大きく拡大した縦断面図である。マトリックスとその周辺回路の作製は複雑であり、各々が特有のパターンにエッチングされた複数の絶縁層および導電層を連続して交互に形成する必要がある。その結果得られる積層構造２０の高さはシリコン基板３０の表面Ｓより１０μ程あり、任意のカラーフィルタは平坦化されたこの積層構造の上に堆積される。
【００２９】
本発明によると、マトリックス用の領域ＭＰに位置する絶縁層が、カラーフィルタが堆積される前に、かなりの厚さに及んで、この領域から全面的に除去される。これは、マトリックス上に位置する絶縁層の上部が、導電層を互いに離別するために使用されず、除去しても支障はないためである。逆に、周辺回路においては、この上部は導電層を互いに離別するために使用されるので、これらの回路に相当する領域では除去することはできない。
【００３０】
図４および図５に示すように、絶縁層は、領域ＭＰ（受光領域ＺＬとマスク領域ＺＭを両方とも含む）においては均一に除去され、外縁領域ＺＥにおいては残される。また、領域ＭＰの周囲に、絶縁層および導電層の積層構造の高さが低レベルＨ１（領域ＭＰ）から高レベルＨ２（領域ＺＥ）まで変化する遷移領域ＺＴが見える。
【００３１】
従って、絶縁層および導電層の積層構造２０は、領域ＭＰの全体に亘って凹部を有し、カラーイメージセンサの場合、この凹部にカラーフィルタＦＣが堆積され、モノクロセンサの場合、その他の光学素子（マイクロレンズ等）が形成される。領域ＭＰにおいて、積層構造の高さは３０％以上、好ましくは５０％以上低くなっている。そのため、領域ＺＥにおいては１０μであるのに対して、領域ＭＰにおいては約５μであってもよい。
【００３２】
図６に、代表的な実施形態における、堆積された層の詳細を示す。図の左側に領域ＺＥにおける積層構造を示し、右側に領域ＭＰにおける積層構造を示す。
【００３３】
基板３０の表面Ｓ下にドープ領域４０を注入することによって、基板とともにｐ−ｎ接合を形成し、数μに及んで延びる光ダイオードを形成している。基板内で、領域ＭＰおよび領域ＺＥの両方において、その他の不純物注入処理（ソース、ドレイン等の形成）も行われる。
【００３４】
以下に、基板上に形成される絶縁層と導電層の積層構造の代表的なものを説明する。アルミニウム製の場合には一般的に不透明であり、多結晶性シリコンの場合には若干透明である導電層が、望ましい相互接続パターンにエッチングされるが、いずれにしろ、受光を妨げないように、光ダイオードの上方には設けられない。従って、導電層を、光ダイオード側に示した。
【００３５】
図面を簡略化するために、絶縁層間に局所的に形成され、２つの異なる導電層の間を導電材料の堆積によって連絡を可能にするコンタクトホールは、図示しない。
【００３６】
積層構造として、次のようなものが一般的である：
−接合を覆う厚さ約０．１ないし０．２μの第１の絶縁層ＩＳ１、
−その層の上に、第１の多結晶性シリコン層ＳＩＰ１が堆積されて成る厚さ約０．３μの電荷転送ゲートまたはトランジスタゲート、
−厚さ約０．１ないし０．２μの第２の絶縁層ＩＳ２、
−厚さ約０．３μの第２の多結晶性シリコン層ＳＩＰ２、
−厚さ約１μの第３の絶縁層ＩＳ３、
−厚さ０．６μの第１の導電性金属（アルミニウム）層Ｍ１、
−厚さ約１μの第４の絶縁層ＩＳ４、
−厚さ約０．６μの第２の導電層Ｍ２。
【００３７】
この実施形態において、上述の層は、いずれも領域ＭＰと領域ＺＥの両方に属する。領域ＭＰの最後の金属化された段は段Ｍ２である。絶縁性平坦化層ＩＳ１ないしＩＳ４は、製造後に領域ＭＰの上方に残るため、透明にする必要がある。
【００３８】
さらなる金属層Ｍ３およびＭ４やその離別用、平坦化用の絶縁層が、領域ＭＰおよび領域ＺＥの両方において堆積されるが、領域ＭＰからは完全に除去される。これらの段をエッチングする時、金属化された段は、マトリックスの電気操作に全く使用されないため、一緒に除去される。絶縁体の段は、原則として、次の導電層が堆積される前にエッチング過程で除去されることはない（ただし、特定の段に対しては理論的に可能である）が、領域ＭＰの上方の絶縁層をある厚さ分均一に除去する過程において、完全に除去される。
【００３９】
この時点から除去処理まで、絶縁平坦化層はいずれは除去されるため、透明である必要がない。ただし、実用上、前述の層と同一のもの（透明な酸化シリコン）が使用される。
【００４０】
金属層Ｍ２がエッチングされた後、第５の絶縁平坦化層ＩＳ５（厚さ約１μ）がチップ上に均一に堆積される。特に、下方の導電層Ｍ２との連絡を可能にする開口を形成するために領域ＺＥにエッチングされる。
【００４１】
厚さ約０．６μの第３の導電（アルミニウム）層Ｍ３が堆積、エッチングされる。領域ＺＥのみに残留することになる。
【００４２】
厚さ約１μの第６の絶縁平坦化層ＩＳ６がチップ上に均一に堆積され、下方の導電層との連絡用の開口を形成するために領域ＺＥにおいてエッチングされる。
【００４３】
厚さ約０．６μの第４の導電層Ｍ４が、チップ上に均一に堆積され、エッチングされ、領域ＭＰから除去される。
【００４４】
厚さ約２μの第７の絶縁層ＩＳ７は、原則としてこの段階でチップ上に均一に堆積されるが、領域ＭＰに凹部が形成された後に堆積された平坦化層によって代替することができるため、必須ではない。
【００４５】
次いで、領域ＭＰ上に位置する絶縁体をある厚さに及んで、一部除去する処理が実行されるが、この厚さ分は、この領域における電気的操作には必要ない。この処理は、領域ＺＥを保護するマスクを使用して行われる。絶縁層は、所望の値に調整された深さまで、あるいは、領域ＭＰ内の最後の金属化された段、すなわちこの例においては段Ｍ２が露出されたことが検出されるまで、掘下げられる。
【００４６】
この処理中、絶縁層ＩＳ５、ＩＳ６およびＩＳ７は完全にまたはほぼ完全に（層ＩＳ５が僅かに局所的に残留する可能性はある）領域ＭＰから消去される。
【００４７】
チップの全面上に絶縁平坦化層ＰＬ１が堆積される。
【００４８】
そして、厚さ約２μのカラーフィルタＦＣの層が堆積、エッチングされ、領域ＺＥから除去され、領域ＭＰの上方にのみ残される。その後、さらなる平坦化過程を経て、マトリックスＭＰ上にマイクロレンズを（１つのカラーピクセルにつき、１つのレンズを）形成することができる。
【００４９】
領域ＭＰから均一に絶縁体を除去する過程の後、領域ＭＰにおける絶縁層の総合的な高さＨ１は領域ＺＥの総合的高さＨ２より格段に低いため、領域ＭＰにおいて、図５に見える凹部が形成される。カラーフィルタはこの凹部に堆積されるので、シリコン表面に対する高さが従来技術より低い。
【図面の簡単な説明】
【００５０】
【図１】図１は、感光マトリックスと周辺回路を有する集積回路チップを全体的に示す平面図である。
【図２】図２は、マトリックスに対応する領域を示す図である。
【図３】図３は、集積回路チップを示す縦断面図である。
【図４】図４は、本発明によるイメージセンサチップを示す上面図である。
【図５】図５は、このチップを示す縦断面図である。
【図６】図６は、本発明による導電層および絶縁層の積層構造のマトリックス領域内（右側）とマトリックス領域外（左側）の様子を示す図である。
Claims (10)
- 平面状の半導体基板（３０）上に製造された集積イメージセンサであって、基板の表面の第１領域（ＭＰ）に感光素子のマトリックスを、第２領域（ＺＥ）に周辺回路を有し、交互に設けられた複数段の絶縁層（ＩＳ１ないしＩＳ７）およびエッチングされた導電層（Ｍ１ないしＭ４）からなる積層構造によって形成され、積層構造において絶縁層がエッチングされた導電層の平坦化層として機能し、第１領域に位置する絶縁層の半導体基板に対する総合的高さが、第２領域に位置する絶縁層の総合的高さより低いことを特徴とするセンサ。
- 第１領域において平坦化層として機能する絶縁層の数が第２領域より小さいことを特徴とする請求項１に記載のイメージセンサ。
- 第１領域（ＭＰ）および第２領域（ＺＥ）の両方に位置する導電層を複数段（ＳＩＰ１、ＳＩＰ２、Ｍ１、Ｍ２）有し、第２領域（ＺＥ）のみにさらなる段（Ｍ３、Ｍ４）を有することを特徴とする請求項１または２に記載のイメージセンサ。
- 第１領域の絶縁層の上方にカラーフィルタのモザイクを有し、カラーフィルタの下の第１領域に位置する絶縁層および導電層の積層構造の厚さが、第２領域に位置する絶縁層および導電層の積層構造の厚さより小さいことを特徴とする上記各請求項のうちいずれか１項に記載のイメージセンサ。
- 第２領域において、第１領域より２つ以上多くの金属化層（Ｍ３、Ｍ４）を有することを特徴とする上記各請求項のうちいずれか１項に記載のイメージセンサ。
- イメージセンサを製造するための方法であって、半導体基板上に複数の導電層と透明な絶縁層を連続的に交互に堆積、エッチングすることで、一方では集積回路チップの第１領域（ＭＰ）に感光マトリックスを、他方ではチップの第２領域（ＺＥ）に周辺回路を形成し、絶縁層が特に導電層が堆積、エッチングされた後に平坦化層として機能し、絶縁層および導電層がチップの全面に対して堆積され、各層が個々のパターンにエッチングされ、ある厚さの絶縁体が、感光マトリックスの上方から均一に除去され、周辺回路の上方に残されることを特徴とする方法。
- 除去される絶縁体の厚さが、除去過程の時点でチップ上に位置する絶縁体の厚さの３０％以上、好ましくは５０％以上に相当することを特徴とする請求項１に記載の方法。
- 感光マトリックスが、この領域に対する最後の金属化段（Ｍ２）を含む複数の導電層からなり、この最後の段の後に、チップの全面に対して平坦化層が堆積され、次いでさらなる導電層および絶縁層が交互に堆積され、これらの導電層のエッチングによってこれらの層が第２領域にのみ残り、ある厚さの絶縁体を除去する過程が、感光マトリックスの該最後の金属化段が露出されるまで絶縁体を除去することからなる請求項６または７に記載の方法。
- 除去過程の後に、透明な平坦化層を堆積する過程を有することを特徴とする請求項９に記載の方法。
- 除去過程の後に、さらに透明な平坦化層を堆積する任意の過程の後に、カラーフィルタのモザイクが配置されることを特徴とする請求項６ないし９のうちいずれか１項に記載の方法。
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