JP2005333450A - 画像形成装置 - Google Patents

Abstract

【課題】 本発明の目的は、画像形成装置の中で異常の生じた機能要素の制御だけをリセットし、他の正常に動作している機能要素の制御に影響を与えない画像形成装置の提供にある。
【解決手段】
主制御手段と、主制御手段と通信しながら、特定の機能を果たす複数の機能要素を制御する副制御手段とを備え、副制御手段は、各機能要素に対応して、それを制御するためのソフトウェアを有し、各ソフトウェアを実行することによって構成され、主制御手段の検知手段は、副制御手段と通信する内容又は手順により異常かどうかをを検知し、異常を検知した場合は、異常とされた当該副制御手段を構成する当該ソフトウェアの実行をリセットするよう通信によって指示するソフトリセット制御手段とを有する構成とした。
【選択図】 図１

Description

本発明は、プリンタ、複写機又はファクシミリ等の画像形成装置に係る。特に、本発明は、例えば、全体を統括制御する主制御手段の管理の基に、複数の複数制御手段によって、画像形成する工程を司る各機能、例えば、画像形成、給紙、スキャナ、各部の通信等の各機能要素を分担して制御する画像形成装置において、各機能を制御するにあたって、一部の機能要素の制御にトラブルがあっても全体の動作を停止することなく、トラブルがあった制御要素を部分的に復帰させる技術に関する。

プリンタ、複写機又はファクシミリ等の画像形成装置は、、高精度、高機能化がすすんできて、内部の機能要素も数多くなり、例えば、上記のように、画像形成、定着、給紙、排紙、スキャナ、通信等（ここでは、これらを「機能要素」と言う。）があり、また、それらが複雑化してきている。

このような機能要素を制御するため、一般的には、主制御手段と、その主制御手段の指示の下に、各機能要素を制御する或いは駆動する複数の副制御手段を備えている。そして、今日の画像形成装置は、その主制御手段及び副制御手段をＣＰＵで構成しているものが多い（例えば、特許文献１、２を参照）。ＣＰＵで構成する場合は、一般的には、主制御手段で１つのＣＰＵとそれが実行するソフトウェア（記憶手段に記憶されている。）で構成される。各副制御手段も機能要素のそれぞれに対応するそれぞれ１組のＣＰＵ及びソフトウェアで構成されるか、或いは１つのＣＰＵで各機能要素に沿った複数のソフトウェアを実行する構成とされている。

このような画像形成装置においては、例えば、誤操作等の操作又は取扱要因、温度、電磁波等の環境要因、或いは外部要因（電源瞬断、サージ）等によって、異常な動作が起きることがある。そのため、一般的には、画像形成装置を、一旦、初期状態に戻して再び立ち上げて復帰させる、いわゆるリセット動作を行わせている。それで復帰しない場合は、故障と判断される。

特許文献１に記載の技術は、誘導加熱装置と、本体に１つの制御部と、誘導加熱側に誘導加熱装置を制御する１つの制御部を備え、誘導加熱側の制御部（ＣＰＵ）が暴走したときに、本体の制御部が、誘導加熱装置の制御をオフにし、発火を防ぐというものである。

特許文献２に記載の技術は、マスター制御部と複数スレーブ制御部があって、複数の制御部のいずれかがウオッチドックタイマーによって異常を検知したときは、マスター制御部の電源をオフにすることによって、安全を確保すると言うものである。

特許文献３に記載の技術は、送信データを出力するＣＰＵ及びその送信データをシリアルデータにして通信回線に送るシリアル通信回路で構成され、シリアル通信回路に異常があったとき、ＣＰＵがシリアル通信回路をリセットして自動的に復帰させるものである。

特開２００２−１７４９８２号公報（段落〔００８５〕、図５） 特開平８−１７２７２０号公報（〔請求項１〕、段落〔００２８〕−〔００３０〕、図３） 特開平５−３７５９７号公報（段落〔００１６〕−〔００３０〕、図２，図３，図４）

上記、各文献のものは、異常と判断したとき、主制御手段側から副制御手段の電源を遮断したり、ハード的に、例えばＣＰＵのリセット端子にリセット信号を送ってリセットしている。一般に、ＣＰＵ素子には、搭載された制御部（本来のＣＰＵを構成しうる部分）が出力するウオッチドックパルスを使って暴走を監視し、異常があったときにその制御部をソフトウェアとは関係なくハード的にリセットするリセット端子及び回路が備えられている。以下、本発明では、上記のように実行しようとするソフトウェアと関係なくリセットすることを「ハード的なリセット」と言う。
しかし、上記のような従来技術には、次のような問題があった。

例えば、典型的な例としては、各機能要素を制御する副制御手段を、各副制御手段に共通の１つのＣＰＵで、各機能要素に沿った複数のソフトウェアを実行することによって達成できる構成において、主制御手段が、ある一部の機能要素の制御に異常を検知した場合、従来技術では、各副制御手段に共通なＣＰＵに対してハード的なリセットを行うと、そのＣＰＵが実行しているソフトウェア、つまり各機能要素が全てリセットされることになる。各副制御手段が個々にＣＰＵを構成する場合であっても、主制御手段からのリセット信号が共通に各副制御手段のリセットを行った場合も、同様に全てリセットされる。

したがって、本来正常な機能要素もリセットされてしまうので、例えば、給紙モータが正常動作していたが急にリセットされて応答が乱れジャグってしまう、或いは、排紙トレイが目標位置にセットされていたが位置を見失って、トレイ位置の確認動作をしたうえで再設定する必要がでてくる、或いは、温度制御していたが正常な温度に制御するまで時間がかかる、等々の問題が発生することがある。

本発明の目的は、主制御手段と、その主制御手段にしたがって各機能要素を制御する複数の副制御手段とを含んで構成し、一部の機能要素の制御に異常があった場合は、その異常があった制御を担当する副制御手段をリセットし、他の正常に機能要素を制御している副制御手段に影響を与えないで復帰させることである。

上記課題を解決するための、請求項１に記載の発明は、主制御手段と、前記主制御手段と通信しながら、画像形成においてそれぞれ特定の機能を果たす複数の機能要素を制御する副制御手段とを備えた画像形成装置であって、
前記主制御手段は、前記副制御手段と通信する内容又は手順により前記副制御手段が制御する機能要素のいずれの制御が異常かを検知する検知手段と、前記検知手段が異常を検知した場合は、前記副制御手段に対して前記通信による指示によって、異常とされた当該機能要素の制御だけをリセットさせるソフトリセット制御手段とを有する構成とした。

上記課題を解決するための、請求項２に記載の発明は、主制御手段と、前記主制御手段と通信しながら、画像形成においてそれぞれ特定の機能を果たす複数の機能要素を制御する複数の副制御手段とを備えた画像形成装置であって、
前記各副制御手段は、前記機能要素を制御するためのソフトウェアを有し、各ソフトウェアを実行することによって構成され、
前記主制御手段は、前記副制御手段と通信する内容又は手順により前記各副制御手段の異常を検知する検知手段と、前記検知手段が異常を検知した場合は、異常とされた当該副制御手段を構成する当該ソフトウェアの実行をリセットするよう前記通信によって指示するソフトリセット制御手段とを有する。

上記課題を解決するための、請求項３に記載の発明は、請求項２に記載の発明において、前記各副制御手段は、リセット信号によってハード的なリセットが可能なリセット手段を有し、前記主制御手段は、前記ソフトリセット制御手段が前記異常とされた副制御手段にリセットを前記通信によって指示した後に、また前記検知手段によって前記異常が検知されたとき、前記副制御手段のリセット手段に対し前記リセット信号を送って、前記副制御手段をハード的にリセットさせるハードリセット制御手段を備えた。

上記課題を解決するための、請求項４に記載の発明は、請求項２に記載の発明において、前記各副制御手段は、前記各ソフトウェアを個々に読み出し可能に記憶手段に記憶し、共通する１つのＣＰＵによって各ソフトウェアを個々に読み出して実行することによって構成され、
前記ＣＰＵは、前記通信によって前記ソフトリセット制御手段から前記通信によってリセットの指示を受けたときは、前記指示に該当するソフトウェアの実行のみをリセットす構成とした。

上記課題を解決するための、請求項５に記載の発明は、請求項４に記載の発明において、前記ＣＰＵは、さらにリセット信号によって自己の動作をハード的にリセットするためのハードリセット手段を有し、前記主制御手段は、前記ソフトリセット制御手段が異常な副制御手段を構成するソフトウェアの実行のリセットを前記通信によって指示した後、前記異常が修正されていないと前記検知手段によって判断されたときは、前記ハードリセット制御手段が前記ＣＰＵのハードリセット手段に対して前記リセット信号を送る構成とした。

上記課題を解決するための、請求項６に記載の発明は、請求項２に記載の発明において、前記副制御手段は前記各機能要素に対応して複数あって、それぞれにＣＰＵを有して、各ＣＰＵが前記機能要素に対応する各ソフトウェアを実行することで構成され、
前記ソフトリセット制御手段から前記通信によってリセットの指示を受けた前記ＣＰＵは、対応するソフトウェアの実行のみをリセットする構成とした。

上記課題を解決するための、請求項７に記載の発明は、請求項６に記載の発明において、 前記各ＣＰＵは、さらにリセット信号を受けて自己の動作をリセットするためのハードリセット手段を有し、
前記通信によって指示を受けたＣＰＵが対応するソフトウェアの実行のみをリセットした後、また前記検知手段が前記異常が修正されていないと判断したときは、前記ハードリセット制御手段が前記異常が修正されていないＣＰＵのハードリセット制御手段に対して前記リセット信号を送る構成とした。

請求項１、２、４、６に記載の発明は、異常と判断された副制御手段におけるソフトウェアの実行だけを通信を介してソフト的にリセットする構成なので、副制御手段が、１つのＣＰＵで構成される場合であっても、個々にＣＰＵを有する場合であっても、他の副制御手段に影響を与えることなくリセットできる。
請求項３、５、７に記載の発明は、ハード的なリセットをも行える構成にしたので、ソフトウェアのリセットだけで解決できないときは、ハード的なリセットで復帰を図ることができる。

図１は、本発明の実施形態の構成を示すブロック図である。図２は、図１における副制御手段２０を機能ブロックで表現した図である。図３は、図１のＲＡＭ２２に記憶されている変数パラメータの内容を示す図である。図４は、初期化対象の機能要素に対する初期化コマンドの例を示す図である。図５は、図１の実施形態による動作のフローを示す図である。以下、これらの図を基に説明する。

図１では、、主制御手段１０については、機能ブロックで示してあるが、副制御手段２０は、ハード構成で表現している。副制御手段２０を機能的に表現したものが図２である。

図１において、主制御手段１０は、統括制御手段１１，通信手段１２，検知手段１３，ソフトリセット制御手段１４及びハードリセット制御手段１５の各機能を有する。統括制御手段１１は、画像形成装置の各機能要素を含む全体を統括して、通信手段１２を介して、シリアル通信で通信しながら副制御手段２０を制御する。

通信手段１２は、伝送対象のデータ（例えば、パラレルデータ）をシリアルデータに変換して、所定のプロトコルでかつ所定のフォーマットで通信を行うとともに、必要によっては、受信データを解釈して機能要素へ伝達する。簡単な所定のプロトコルの例としては、コマンド（指示）を特定の機能要素に送信した場合は、そのコマンドに対する機能要素の応答を送信元へ返す手順がある。また、所定のフォーマットの例としては、データのヘッダーに宛先、送信元を識別する情報を書き込む領域がある。

検知手段１３は、統括制御手段１１が通信手段１２を通して各機能要素を制御するときのデータ、及び各機能要素からの応答データを監視し、いずれの機能要素の制御に異常（不具合も含む）があるかをどうか判断して、最初に異常を検知したときは、ソフトリセット制御手段１４に対して、異常があった旨を機能要素を識別してその識別名称とともに、送る。同じ機能要素について連続して異常を３回（２回でも良いし、４回でも良い。）検知したときは、ハードリセット制御手段１５に異常があった機能要素を識別してその識別名称とともに、送る。

ここで、検知手段１３による、各機能要素の制御の異常、或いは不具合の検知の方法について説明する。検知手段１３が、通信手段１２における通信のプロトコル及び／又は内容をチェックして、ＣＰＵ２１が、所定の機能要素を制御しているときに、取り決められているプロトコルでデータを送信していない（プロトコルエラー）、或いは未定義のデータを送ってきている様な場合、或いは、応答してこない場合は、その機能要素の制御が、異常であると判断する。複数の機能要素について、或いは全体について異常と判断する場合がある。また、応答が所定期間内に来なかった場合について異常と判断しても良い。また、ＣＰＵ２１自身が主制御手段１０からのデータを解釈できない旨を主制御手段１０へ送ったときも異常と検知するようにしても良い。また、検知手段１３がＣＰＵ２１に対して定期的にポーリングして異常を検出するようにしても良い。

ソフトリセット制御手段１４は、異常があった旨を機能要素の識別名称とともに、受けたときは、その機能要素を制御する副制御手段２０に対して、通信手段１２を介してその機能要素に対応するソフトウェアの実行をリセットさせるリセットコマンドを送る。ハードリセット制御手段１５は、異常があった旨を機能要素を識別してその識別名称とともに受けたときは、リセット信号をその機能要素を実行する制御手段のリセット手段２１ａ（リセット端子を有する。）に送り、ハード的なリセットを行わせる。

図１で、副制御手段２０は、ＣＰＵ２１、ＲＡＭ２２、ＲＯＭ２３を含んで構成される。ＲＯＭ２３は、各機能要素、例えば、シリアル通信１、シリアル通信２，スキャナモータ４０、給紙モータ５０及びＡ／Ｄ変換器６０を制御するためのプログラムを記憶している。以下、説明上、機能要素別に独立させて各プログラムと言うことがあるが、実装上は、これらのプログラムは、各機能要素別に独立しているか、一連の１つの大きなプログラムに個別的にサブルーチンとして組み込まれていてもどちらでもよい。

ＣＰＵ２１は、シリアル通信１を介して統括制御手段１１からの制御にしたがって、ＲＯＭ２３に記憶されているプログラム及びＲＡＭ２２に記憶されているパラメータを実行することによって（ソフトウェアには、このプログラム及び変数パラメータを含む。）、各機能要素を制御する。したがって、副制御手段２０は、ＣＰＵ２１，ＲＯＭ２３及びＲＡＭ２２によって、機能的には、図２に示すように、シリアル通信１制御手段２２１、シリアル通信２制御手段２２２，スキャナモータ制御手段２２３、給紙モータ制御手段２２４及びＡ／Ｄ変換器制御手段２２５を構成することとなる。ただし、ＣＰＵ２１は、ハード的に自己をリセットするリセット手段２１ａを有している。これは市販されているＣＰＵ素子はほとんどもっているが、それと同じである。このリセット手段２１ａは、主制御手段１０と直接に接続されていて（シリアル通信１とは別個に、接続されている。）、ハードリセット制御手段１５からのリセット信号にしたがってＣＰＵ２１をリセットする。

ＲＡＭ２２は、各プログラムを実行するときにプログラムの変数パラメータとして用いられる情報が記憶してあり、それらの１つに、少なくとも、初期、例えば、電源を立ち上げた初期の段階で使用される初期パラメータを、各機能要素毎に対応して記憶している。ＲＡＭ２２の領域は、図３に示すように各機能要素毎に変数パラメータが記憶されるようになっている。つまり、シリアル通信１領域２２ａ、シリアル通信２領域２２ｂ、スキャナモータ領域２２ｃ、給紙モータ５領域２２ｄ及びＡ／Ｄ変換器領域２２ｅを備えている。変数パラメータとしては、シリアル通信領域２２ａについては、例えば、各種のフラグ２２ａ１（例：割り込みフラグ）、バッファライトポインタ２２ａ２、バッファリードポインタ２２ａ３、受信データバッファ２２ａ４（例：アドレス）、送信データバッファ２２ａ５等がある。

ＲＡＭ２２がソフトリセット制御手段１４からのリセットコマンドを受けたＣＰＵ２１によってリセットれるときは、ＲＡＭ２２の各領域にある変数パラメータは、ＣＰＵ２１によってクリアされ、初期パラメータが適用されてプログラムが実行される。そのときの初期化コマンドの例を図４に示す。図４によれば、全機能要素（ＲＡＭ２２の全領域）をソフト的にクリアして初期化するとき、つまりリセットするときのコマンドは「０１ｈ、１０ｈ」、給紙モータ制御機能（給紙モータ制御領域２２ｄ）をクリアして初期化するとき、つまりリセットするときのコマンドは「０１ｈ、１４ｈ」である。

また例を挙げればＣＰＵ２１によって、シリアル通信２の機能要素の制御をリセットするときは、ＣＰＵ２１は、初期化コマンド「０１ｈ、１２ｈ」によって、ＲＡＭ２２のシリアル通信領域２２ｂをアクセスしてそのときに使用されている変数パラメータをクリアして、初期値に戻す。そうすることによって、ＣＰＵ２１ａは、事実上、シリアル通信２のプログラムの実行を初期状態から復帰動作することになる。また、他の例で言えば、ＣＰＵ２１によってスキャナモータ２０を制御するプログラムが実行されているとき、そのＣＰＵ２１が、ソフトリセット制御手段１４から初期化コマンド「０１ｈ、１３ｈ」を受けたときは、ＲＡＭ２２のスキャナモータ制御領域２２ｃの変数パラメータをクリアすることによって、スキャナモータ２０を制御するプログラムを初期状態から立ち上げて実行する。

なお、図１において副制御手段２０は、１つのＣＰＵ２１を有している構成で説明したが、図２の機能ブロックで示される、シリアル通信１制御手段２２１、シリアル通信２制御手段２２２，スキャナモータ制御手段２２３、給紙モータ制御手段２２４及びＡ／Ｄ変換器制御手段２２５毎にＣＰＵ（いわば、副ＣＰＵ）を備え、各副ＣＰＵがＲＡＭ２２の対応する各変数パラメータ、ＲＯＭ２３の対応する各プログラムを実行するようにすれば１つのＣＰＵ２１の場合と同様に動作する。この場合は、各副ＣＰＵは、個々にＣＰＵ２１と同様に、ソフト的なリセットとハード的なリセットを行う構成とすれば、図１と同様に動作する。

図１の実施形態における一連の動作を図５を用いて説明する。
ステップＳ１：主制御手段１０の通信手段１２が副制御手段２０からシリアルデータを受信する。
ステップＳ２：検知手段１３が、副制御手段２０からのシリアルデータが正常なデータかどうかをチェックし、異常なデータであれば、異常箇所はどの「機能要素の制御」か？を判断する。
ステップＳ３：ステップ２で正常と判断された場合は、何もしない。つまり、そのまま制御を継続する。

ステップＳ４：検知手段１３がシリアルデータをチェックした結果、シリアル通信２の機能要素に異常を検知した場合は、その旨をがソフトリセット制御手段１４へ通知する。
ステップＳ５：ソフトリセット制御手段１４は、シリアル通信２の機能要素に異常がある旨の通知に沿って、リセットコマンド「０１ｈ、０１２ｈ」を、シリアルデータとしてシリアル通信１を介して、ＣＰＵ２１へ送付する。
ステップＳ６：ＣＰＵ２１がリセットコマンド「０１ｈ、０１２ｈ」に従って、ＲＡＭ２２のシリアル通信２領域２２ｂへアクセスし、クリアしてシリアル通信２の機能要素の実行をリセットする。
なお、シリアル通信２の機能要素以外の他の機能要素は、通常に制御されている。

ステップＳ７：検知手段１３が、上記リセットコマンドに対する、ＣＰＵ２１からの応答をチェックする。
ステップＳ８：検知手段１３が、ＣＰＵ２１からの応答が正常であると判断したときは、既に復帰しており、シリアル通信を介した通常の制御が行われている。そして、通常の制御のなかでステップ１，２の動作が行われている。

ステップＳ９：上記ステップＳ７で異常と判断された場合は、まだ同じ異常が続いているので、２回目のソフトリセットまで（応答の異常は１回目まで）は、ステップＳ４からＳ６までの動作を行う（ステップＳ９−ＮＯ）。

ステップＳ１０（ステップＳ９−ＹＥＳ）：検知手段１３が、ステップＳ９で２回目のソフトリセットで、正常にならないと判断したときは、ハードリセット制御手段１５に通知する。ハードリセット制御手段１５が、リセット信号を副制御手段２０のリセット手段２１ａに送って、ハード的なリセットを行わせて、復帰を図る。なお、ハード的なリセット後に、また検知手段１３が同じ異常を検知したときは、操作者にその旨のアラームを出す構成にしても良い。

以上の説明の通り、本発明によれば、最初、異常を生じた機能要素の制御のみをソフト的にリセットしていることから、他の機能要素へ悪影響を与えることなくリセットできる。

本発明の本発明の実施形態のブロックを示す図である。 図１の副制御装置２０の機能ブロックを説明する図である。 図１のＲＡＭ２２に記憶されている変数パラメータの内容を示す図である。 初期化対象の機能要素に対する初期かコマンドの例を示す図である。 図１の実施形態による動作のフローを示す図である。

符号の説明

１０ 主制御手段
１１ 統括制御手段
１２ 通信手段
１３ 検知手段
１４ ソフトリセット制御手段
１５ ハードリセット制御手段
２０ 副制御手段
２１ ＣＰＵ
２２ ＲＡＭ
２３ ＲＯＭ

Claims (7)

1. 主制御手段と、前記主制御手段と通信しながら、画像形成においてそれぞれ特定の機能を果たす複数の機能要素を制御する副制御手段とを備えた画像形成装置であって、
   前記主制御手段は、前記副制御手段と通信する内容又は手順により前記副制御手段が制御する機能要素のいずれの制御が異常かを検知する検知手段と、前記検知手段が異常を検知した場合は、前記副制御手段に対して前記通信による指示によって、異常とされた当該機能要素の制御だけをリセットさせるソフトリセット制御手段とを有することを特徴とする画像形成装置。
2. 主制御手段と、前記主制御手段と通信しながら、画像形成においてそれぞれ特定の機能を果たす複数の機能要素を制御する副制御手段とを備えた画像形成装置であって、
   前記副制御手段は、前記各機能要素に対応して、それを制御するためのソフトウェアを有し、各ソフトウェアを実行することによって構成され、
   前記主制御手段は、前記副制御手段と通信する内容又は手順により前記副制御手段の異常を検知する検知手段と、前記検知手段が異常を検知した場合は、異常とされた当該副制御手段を構成する当該ソフトウェアの実行をリセットするよう前記通信によって指示するソフトリセット制御手段とを有することを特徴とする画像形成装置。
3. 前記副制御手段は、リセット信号によってハード的なリセットが可能なリセット手段を有し、前記主制御手段は、前記ソフトリセット制御手段が前記異常とされた副制御手段にリセットを前記通信によって指示した後に、また前記検知手段によって前記異常が検知されたとき、前記副制御手段のリセット手段に対し前記リセット信号を送って、前記副制御手段をハード的にリセットさせるハードリセット制御手段を備えたことを特徴とする請求項２に記載の画像形成装置。
4. 前記副制御手段は、前記各ソフトウェアを個々に読み出し可能に記憶手段に記憶し、共通する１つのＣＰＵによって各ソフトウェアを個々に読み出して実行することによって構成され、
   前記ＣＰＵは、前記通信によって前記ソフトリセット制御手段からリセットの指示を受けたときは、前記指示に該当するソフトウェアの実行のみをリセットすることを特徴とする請求項２記載の画像形成装置。
5. 前記ＣＰＵは、さらにリセット信号によって自己の動作をハード的にリセットするためのハードリセット手段を有し、前記主制御手段は、前記ソフトリセット制御手段が異常な副制御手段を構成するソフトウェアの実行のリセットを前記通信によって指示した後、また前記異常が修正されていないと前記検知手段によって判断されたときは、前記ハードリセット制御手段が前記ＣＰＵのハードリセット手段に対して前記リセット信号を送ることを特徴とする請求項４に記載の画像形成装置。
6. 前記副制御手段は前記機能要素に対応して複数あって、それぞれにＣＰＵを有して、各ＣＰＵが前記機能要素に対応する各ソフトウェアを実行することで構成され、
   前記ソフトリセット制御手段から前記通信によってリセットの指示を受けた前記ＣＰＵは、対応するソフトウェアの実行のみをリセットすることを特徴とする請求項２に記載の画像形成装置。
7. 前記各ＣＰＵは、さらにリセット信号を受けて自己の動作をリセットするためのハードリセット手段を有し、
   前記通信によって指示を受けたＣＰＵが対応するソフトウェアの実行のみをリセットした後、また前記検知手段が前記異常が修正されていないと判断したときは、前記ハードリセット制御手段が前記異常が修正されていないＣＰＵのハードリセット手段に対して前記リセット信号を送ることを特徴とする請求項６に記載の画像形成装置。
   

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