JP2005332258A - 強制電源オフ方式および携帯電話装置 - Google Patents

Abstract

【課題】 ソフトウェアによって電源オフにできない状況が頻繁に発生するような場合にその原因を解析することを容易にする。
【解決手段】 電源オフのために電源キーが押下されると、ＣＰＵは、ＩＮＴａ信号の入力にもとづく割込処理で、ソフトウェアタイマを起動する。そして、ソフトウェアタイマがｎ秒を計時すると、電源キーの押下が継続していれば電源オフのための処理を実行する。強制電源オフ回路は、電源キーが押下されるとカウントを開始し、カウント値が（ｎ＋ｍ）秒に相当するＮになったら、ＣＰＵにＩＮＴｂ信号（マスク不能割込信号）を出力する。ＣＰＵは、マスク不能割込処理において、ログ情報を生成した後、電源オフのための処理を実行する。
【選択図】 図５

Description

本発明は、ハードウェアによる強制電源オフ機能を有し、ハードウェアによって強制的に電源オフした場合でも、強制的に電源オフする要因となった不具合を解析することが可能になる強制電源オフ方式および携帯電話装置に関する。

携帯電話装置において、電源キーによって電源をオフする制御はソフトウェアによって行われている。従って、ＣＰＵ（Central Processing Unit ）が何らかの原因によって暴走したときには、正常に電源オフすることができなくなる。何らかの要因として、例えば、熱暴走や想定外の割込の発生による暴走等が考えられる。携帯電話装置にはバッテリが搭載されているが、ＣＰＵが暴走して電源オフできなくなったときには、バッテリを外してＣＰＵへの電源供給を強制的に遮断しない限り携帯電話装置の電源オフができなくなる。バッテリを外したりするような行為はユーザにとって煩わしい。また、頻繁に電源オフできなくなるような携帯電話装置が返品されてきた場合に、携帯電話装置の開発者は原因解析を行う必要があるが、開発者は、正常に電源オフされた状態で返ってきたのかバッテリが外されて電源オフされたのかを知る術がなく、不具合の解析に時間がかかる。

そこで、ソフトウェアによって電源オフができなくなった場合にハードウェアによって強制的に電源オフする強制電源オフ機構が提案されている（例えば、特許文献１参照。）。図９は、特許文献１に記載された強制電源オフ機構の構成を示すブロック図である。図９に示す構成において、オフキー回路２０３は、押されている間だけ導通するノンロックキー３０１、抵抗３０２および反転回路３０３を含み、ノンロックキー３０１が押されているときには、ハイレベルの信号をマイクロコンピュータ２０４に出力する。従って、マイクロコンピュータ２０４は、オフキー回路２０３からハイレベルの信号が入力されると、電源回路２０６に、電源オフを指令するオフ信号を出力する。電源回路２０６は、オフ信号に応じて電源をオフ状態にする。

マイクロコンピュータ２０４が暴走すると、オフキー回路２０３からの信号に応じた制御を行うことができない。しかし、ノンロックキー３０１が押され続けると、強制オフ回路２０５において、トランジスタ５０３がオンし、コンデンサ５０６に蓄えられた電荷が抵抗５０４を介して放電する。そのため、抵抗５０４，５０５およびコンデンサ５０６の容量とで決まる時定数で、反転回路５０７の入力電圧が低下する。その結果、電源回路２０６に出力される信号がハイレベルになる。電源回路２０６は、強制オフ回路２０５からの信号がハイレベルになると、電源をオフ状態にする。以上のようにして、ソフトウェアによって電源オフができなくなった場合でも、ノンロックキー３０１が押され始めてから所定時間後に、強制オフ回路２０５によって電源がオフ状態になる。

また、同様の技術が特許文献２に記載されている。特許文献２に記載されているパーソナルコンピュータは、電源スイッチとＣＰＵとの間に電源制御部が設けられ、電源制御部が電源スイッチの状態を検出する。電源制御部は、電源スイッチにおいて電源オフのための操作がなされたことを検出すると、ＣＰＵに対してシャットダウン処理を指令する信号を出力する。ＣＰＵは、その信号の入力に応じて、シャットダウン処理を実行した後に電源をオフする処理を行う。また、電源制御部は、電源スイッチにおいて電源オフのための操作がなされたことを検出すると、計時を開始する。そして、ＣＰＵによるシャットダウン処理に要する時間以上の時間が経過すると、電源をオフする処理を行う。従って、ＣＰＵが暴走してシャットダウン処理を実行できないような場合でも、電源制御部によって電源がオフ状態にされる。

特開平１−１８８９２０号公報（第２頁、図面） 特開２００２−７３２２０号公報（段落００２４−００２５、図１）

特許文献１，２に記載されている方式によれば、ＣＰＵが暴走してソフトウェアによって電源オフにできない場合でも、ハードウェア回路によって電源オフにすることができる。しかし、特許文献１，２に記載されている方式では、ハードウェア回路によって電源オフにする場合には、ハードウェア回路によって電源オフした痕跡が残らない。よって、ソフトウェアによって電源オフにできない状況が頻繁に発生するような場合に、その原因を解析することは困難である。また、パーソナルコンピュータのように比較的高度なオペレーティングシステム（ＯＳ）を搭載している場合には、ハードウェア回路によって電源オフした痕跡を残すことも可能である。しかし、携帯電話装置のようなプログラム容量をさほど多くすることができず、かつ、比較的小規模のＯＳを搭載した機器では、ハードウェア回路によって電源オフした痕跡を残すことは困難である。

そこで、本発明は、ＣＰＵが暴走してソフトウェアによって電源オフにできない場合でもハードウェア回路によって電源オフにすることができる構成において、ソフトウェアによって電源オフにできない状況が頻繁に発生するような場合にその原因を解析することが容易になる強制電源オフ方式および携帯電話装置を提供することを目的とする。

本発明による強制電源オフ方式は、操作手段から電源オフを指令する信号が出力されたことに応じて所定時間後に電源オフのためのソフトウェア処理を実行するマイクロコンピュータと、操作手段から電源オフを指令する信号が出力されたことに応じて所定時間よりも長いあらかじめ決められている第２の所定時間が経過すると電源オフのためのハードウェア処理を実行する強制電源オフ回路とを備えた強制電源オフ方式であって、強制電源オフ回路が、ハードウェア処理でマイクロコンピュータに割込信号を出力し、マイクロコンピュータが、割込信号の入力にもとづく割込処理で、ログ情報を収集して記憶する処理を実行するとともに電源オフのためのソフトウェア処理を実行することを特徴とする。

マイクロコンピュータは、少なくとも、割込処理を開始した日時、割込処理が開始される直前のプログラムカウンタの値、および割込処理の発生回数の累積値を含むログ情報を収集することが好ましい。

操作手段から電源オフを指令する信号が出力されるとマイクロコンピュータに対して割込信号を出力する割込信号発生回路を含み、マイクロコンピュータが、割込信号の入力にもとづく割込処理で所定時間を計測するためのソフトウェアタイマを起動し、所定時間が経過すると操作手段から電源オフを指令する信号が出力されていることを条件に電源オフのためのソフトウェア処理を実行するように構成されていてもよい。

強制電源オフ回路が、操作手段から電源オフを指令する信号が出力されたらカウントを開始し、カウント値があらかじめ設定されている比較値に達したら割込信号を出力する計数回路を含み、比較値を変更可能に構成されていることが好ましい。

計数回路が、操作手段から電源オフを指令する信号が出力されたらカウントを開始するカウンタと、マイクロコンピュータのバスに接続され比較値を記憶するレジスタとを有するように構成されていてもよい。

本発明による携帯電話装置は、上記の強制電源オフ方式を備えていることを特徴とする。

本発明によれば、マイクロコンピュータが、割込信号の入力にもとづく割込処理で、ログ情報を収集して記憶する処理を実行するので、ＣＰＵが暴走してソフトウェアによって電源オフにできない場合でもハードウェア回路によって電源オフにすることができる上に、ソフトウェアによって電源オフにできない状況が頻繁に発生するような場合にその原因を解析することが容易になる。また、割込信号の入力にもとづく割込処理で、マイクロコンピュータが、電源オフのためのソフトウェア処理を実行するので、ログの収集処理が完了するまで電源オフがなされないことが保証され、ログの収集処理が確実に実行される。

実施の形態１．
以下、本発明の実施の形態を図面を参照して説明する。まず、本発明が適用可能な携帯電話装置の一例について説明する。図１は、携帯電話装置の一例の外観を示す正面図（図１（Ａ））および背面図（図１（Ｂ））である。

図１には、上部筐体１００Ａと下部筐体１００Ｂとがヒンジ部１００Ｃを介して開閉可能に結合された折り畳み型の携帯電話装置１００が示されている。また、図１（Ａ）に示すように、携帯電話装置１００の上部筐体１００Ａの内面側には、第２のカメラ部１０２、通話時に通話相手の音声を出力する受話スピーカ１０７、および画像やテキストメッセージ等を表示する主表示部１１０が設けられている。下部筐体１００Ｂの内面側には、各種設定を行うときや記憶情報を主表示部１１０に表示させるときなどに用いられるスクロールキーや決定キーを含む決定ボタン部１０４Ａ、テンキーを含むテンキーボタン部１０４Ｂ、および通話時にユーザの音声を入力する送話マイクロフォン１０８が設けられている。

携帯電話装置１００の下部筐体１００Ｂの側部には、携帯電話装置１００が折り畳まれた状態でも操作可能な副操作部（サイドボタン部）１０５が設けられている。

図１（Ｂ）に示すように、上部筐体１００Ａの外面側には、アンテナ部１１６、画像を撮像するためのカメラ部１０３、カメラ部１０３の使用の際に点灯するライト部１１５、画像や発呼元電話番号などの情報を表示する副表示部１１１、および着信時の着信メロディなどの楽音を出力するスピーカ１０９が設けられている。

図２は、携帯電話装置１００の内部構成例を示すブロック図である。図２に示す構成では、音声信号およびデータ信号などに関する変復調や周波数変換処理等を行う無線部１０１がアンテナ部１１６を介して無線信号を受信するとともに、アンテナ部１１６を介して無線信号を送信する。なお、無線信号は、アンテナ部１１６を介して、基地局（図示せず）との間で送受信される。

制御部１１４は、例えば、記憶部１１３に記憶されているプログラムに従って動作するマイクロコンピュータ（ＣＰＵを含む。）およびＤＳＰ（Digital Signal Processor）等で実現される。記憶部１１３は、フラッシュメモリ等の内部メモリの他に、メモリカードなどの外部メモリを含んでいてもよい。制御部１１４は、ユーザが、決定ボタン部１０４Ａおよびテンキーボタン部１０４Ｂを含む主操作部１０４、または副操作部１０５に対して行った操作に応じて、第２のカメラ部１０２またはカメラ部１０３を駆動し、第２のカメラ部１０２またはカメラ部１０３が撮像して生成した画像を入力する。なお、制御部１１４は、カメラ部１０３を駆動するときに、ライト部（ストロボ）１１５を点灯させる。さらに、制御部１１４は、上部筐体１００Ａと下部筐体１００Ｂとが開放状態にあるのか折り畳まれた状態にあるのかを検出する開閉検出器（センサ）からの検出信号を入力する。

制御部１１４は、ユーザが主操作部１０４に対して行った入力操作や着信に応じて、入力操作に応じた情報や記憶部１１３に記憶されている情報を主表示部１１０に表示させる。また、ユーザが副操作部１０５に対して行った入力操作や着信に応じて、入力操作に応じた情報や記憶部１１３に記憶されている情報を副表示部１１１に表示させる。また、着信時や、主操作部１０４または副操作部１０５に対して楽音出力を生じさせるためのユーザの操作がなされたときには、あらかじめ記憶部１１３に記憶されている楽音データをスピーカ１０９に出力して、スピーカ１０９に楽音を出力させる。

送受話部１０６は、通話時における無線部１０１から出力された音声データ、または記憶部１１３に記憶されている音声データを、アナログ信号に変換して受話スピーカ１０７に主力する。受話スピーカ１０７は、送受話部１０６からの音声信号にもとづいて音声出力を行う。また、送受話部１０６は、送話マイクロフォン１０８に入力された音声信号をディジタル信号（音声データ）に変換して、無線部１０１または記憶部１１３に出力する。記憶部１１３は、入力された音声データを記憶する。

図２に示すように、携帯電話装置１００には、強制電源オフ回路１１およびチャタリング吸収／割込信号生成回路１２が設けられている。図３に示すように、制御部１１４（図２参照）におけるＣＰＵ１３には、クロック供給端子１４からクロック信号が供給される。また、リセット信号入力端子１５から、電源投入時に例えばローレベルからハイレベルに変化するシステムリセット信号が供給される。システムリセット信号は、強制電源オフ回路１１およびチャタリング吸収／割込信号生成回路１２にも供給される。

強制電源オフ回路１１およびチャタリング吸収／割込信号生成回路１２には、システムクロック入力端子１６からシステムクロックが供給される。また、例えば決定ボタン部１０４Ａに設けられている操作手段としての電源キーの押下状態を示す信号（ＰＯＷ信号）が、ＰＯＷ端子１７からチャタリング吸収／割込信号生成回路１２に入力される。この実施の形態では、電源キーが押下されているときにＰＯＷ信号はローレベルであるとする。また、チャタリング吸収／割込信号生成回路１２から強制電源オフ回路１１に、ＰＯＷ信号にもとづいて作成されたＰＯＷ＿ＣＨＡＴＡ信号が出力される。

図４は、強制電源オフ回路１１の構成例をチャタリング吸収／割込信号生成回路１２とともに示すブロック図である。電源キーをスイッチ等で構成した場合に一般にチャタリングが発生することが予想されるため。チャタリング吸収／割込信号生成回路１２が、ＰＯＷ信号のチャタリングを除去してＰＯＷ＿ＣＨＡＴＡ信号とし、ＰＯＷ＿ＣＨＡＴＡ信号を強制電源オフ回路１１におけるカウンタ３２に出力する。チャタリング吸収／割込信号生成回路１２は、例えば、システムクロックの数クロック分に相当する期間において連続してＰＯＷ信号がローレベルを示していたら、ＰＯＷ＿ＣＨＡＴＡ信号をローレベルにする。ＰＯＷ＿ＣＨＡＴＡ信号は、バスを介してＣＰＵ１３にも伝達される。図４に示す例では、８ビットのレジスタ３４の最下位ビットにＰＯＷ＿ＣＨＡＴＡ信号が割り当てられ、ＣＰＵ１３は、レジスタ３４を介してＰＯＷ＿ＣＨＡＴＡ信号の状態を読み取る。さらに、チャタリング吸収／割込信号生成回路１２は、ＰＯＷ＿ＣＨＡＴＡ信号をアクティブレベルであるローレベルにするときに、ＣＰＵ１３に対して割込信号（ＩＮＴａ信号）を出力する。

カウンタ３２は、ＰＯＷ＿ＣＨＡＴＡ信号をイネーブル信号として、ＰＯＷ＿ＣＨＡＴＡ信号がローレベルの間、システムクロックをカウントする。カウント値は比較器３３に出力される。比較器３３は、カウンタ３２とともに計数回路を構成する。なお、ＰＯＷ＿ＣＨＡＴＡ信号は、カウンタ３２に対するクリア信号も兼ねている。比較器３３は、カウント値が所定値になったことを検出すると、ＣＰＵ１３に対して割込信号（ＩＮＴｂ信号）を出力する。ＩＮＴｂ信号は、ＣＰＵ１３のマスク不能割込端子に入力される。

次に、図５のタイミング図を参照してチャタリング吸収／割込信号生成回路１２および強制電源オフ回路１１の動作を説明する。携帯電話装置１００の電源がオンしている状態で電源キーが押下されると、ＰＯＷ端子１７にローレベルが入力される。チャタリング吸収回路３１は、ＰＯＷ信号のチャタリングを除去してＰＯＷ＿ＣＨＡＴＡ信号とし、ＰＯＷ＿ＣＨＡＴＡ信号を用いてＩＮＴａ信号を生成する。ＣＰＵ１３は、ＩＮＴａ信号の入力にもとづく割込処理で、ソフトウェアタイマを起動する。そして、ソフトウェアタイマがｎ秒（例えば１〜２秒）を計時すると、バスを介してＰＯＷ＿ＣＨＡＴＡ信号の状態を確認する。ＰＯＷ＿ＣＨＡＴＡ信号がローレベルであれば、電源キーの押下が継続していると判断し、電源オフのための処理、例えば電源回路（図示せず）に電源オフを指令する処理を実行する。

カウンタ３２は、ＰＯＷ＿ＣＨＡＴＡ信号がローレベルになったときからカウントを開始し、比較器３３は、カウント値が（ｎ＋ｍ）秒に相当するＮになったら、ＣＰＵ１３にＩＮＴｂ信号を出力する。すなわち、ソフトウェアタイマによる計時時間よりもｍ秒（例えば３秒）だけ長い時間が経過したら、強制電源オフ回路１１はＩＮＴｂ信号を出力する。従って、ＣＰＵ１３が暴走してソフトウェアタイマによる計時にもとづく電源オフの処理ができなかった場合には、強制電源オフ回路１１からＩＮＴｂ信号が出力される。ＣＰＵ１３によって正常に電源オフの処理が実行された場合には、この時点で電源はオフされているので、ＩＮＴｂ信号は出力されない。

次に、図６のタイミング図を参照して、より長い期間における強制電源オフ回路１１の動作を説明する。図６に示す区間（１）は、電源キーが押下されず、ＰＯＷ信号はハイレベルを維持し、カウンタ３２は前値を保持している状態にある区間である。区間（２）では、電源キーが押下されてＰＯＷ信号がローレベルになり、チャタリングが除去されて生成されたＰＯＷ＿ＣＨＡＴＡ信号がローレベルになってカウンタ３２が０からカウントを開始する。また、区間（２）において、電源キーの押下が中断されたとする。よって、区間（３）に示すように、カウンタ３２は、カウントを中断する。

区間（４）では、区間（２）と同様に、電源キーが押下されてＰＯＷ信号がローレベルになり、チャタリングが除去されて生成されたＰＯＷ＿ＣＨＡＴＡ信号がローレベルになってカウンタ３２が０からカウントを開始する。区間（４）では、カウンタ３２のカウント値がＮに達したとする。上記のように、このような状況は、ＣＰＵ１３によって正常に電源オフの処理が実行されなかったときに発生する。カウンタ３２のカウント値がＮに達したので、ＩＮＴｂ信号が出力される。なお、カウンタ３２は、ＩＮＴｂ信号が出力されると、カウントを停止するとする。区間（５）は電源がオフしている区間である。

次に、図７のフローチャートを参照して、ハードウェア（チャタリング吸収／割込信号生成回路１２および強制電源オフ回路１１）の処理とソフトウェアの処理とを含めた全体の処理について説明する。携帯電話装置１００の電源がオンしている状態で、電源キーが押下されると（ステップＳ１）、上記のように、強制電源オフ回路１１に対してローレベルのＰＯＷ＿ＣＨＡＴＡ信号が入力されるとともに、ＣＰＵ１３に対してＩＮＴａ信号が入力される。

ＣＰＵ１３は、ＩＮＴａ信号にもとづいてソフトウェアタイマを起動する（ステップＳ２）。そして、ソフトウェアタイマがｎ秒を計時すると、バスを介してＰＯＷ＿ＣＨＡＴＡ信号の状態を確認することによって電源キーの押下が継続しているか否か確認する（ステップＳ３）。ＰＯＷ＿ＣＨＡＴＡ信号の状態が、電源キーの非押下に対応するハイレベルであれば、ステップＳ１に戻る。ＰＯＷ＿ＣＨＡＴＡ信号の状態がローレベルであれば、電源オフのための処理を実行する（ステップＳ４）。ステップＳ１〜Ｓ４の処理は、正常に電源オフするための処理に相当する。

また、強制電源オフ回路１１において、カウンタ３２は、ＰＯＷ＿ＣＨＡＴＡ信号の入力にもとづいてカウントを開始する（ステップＳ５）。比較器３３における比較値が、（ｎ＋ｍ）秒に相当するＮであるから、カウンタ３２は、（ｎ＋ｍ）秒を計時するハードウェアタイマとしての役割を果たす。ＰＯＷ＿ＣＨＡＴＡ信号がハイレベルになると、カウンタ３２はカウントを停止するので、ハードウェアによる制御はステップＳ１に戻ることになる。ＰＯＷ＿ＣＨＡＴＡ信号がローレベルを維持し、カウンタ３２のカウント値がＮになると、強制電源オフ回路１１からＣＰＵ１３に対してＩＮＴｂ信号が出力される（ステップＳ７）。

なお、比較器３３には、ＣＰＵ１３からバスを介して比較値としてのＮが設定される。比較器３３は例えばバスに接続されるレジスタを有し、ＣＰＵ１３は、レジスタに比較値Ｎを設定する。すなわち、比較値Ｎは、ＣＰＵ１３から可変できる値である。また、比較器３３がレジスタを有する場合には、レジスタに記憶されている値とカウンタ３２のカウント値とが比較される。比較値Ｎを可変できる値にすることによって、容易に、ハードウェアタイマがタイムアップするまでの時間を設定することができる。また、ハードウェアタイマがタイムアップするまでの時間を適切な値に調整することができる。また、比較値Ｎは、ＣＰＵ１３によって設定されるのではなく、試験装置や調整装置によって設定されるようにしてもよい。

ＣＰＵ１３において、ＩＮＴｂ信号はマスク不能割込端子に入力される。よって、ＣＰＵ１３にはマスク不能割込がかかり、ＣＰＵ１３は、マスク不能割込処理において、ログ情報を生成し、生成したログ情報を、フラッシュメモリ等の内部メモリまたはメモリカードなどの外部メモリに書き込む（ステップＳ８）。そして、ＣＰＵ１３は、電源オフのための処理を実行する（ステップＳ４）。

ＣＰＵ１３は、暴走状態であっても、ＩＮＴｂ信号にもとづくマスク不能割込処理を実行できる可能性が高い。そして、マスク不能割込処理において、例えば、携帯電話装置１００に内蔵されている時計ＩＣなどからそのときの日時を入力し、日時の情報をログ情報とする。また、マスク不能割込処理が開始される直前のプログラムカウンタの値（例えばスタックに格納されている。）をログ情報とする。さらに、マスク不能割込処理の発生回数の累積値すなわち正常に電源オフできなかった回数をログ情報とする。それらのログ情報にもとづいて、携帯電話装置１００の開発者が、不具合の解析に要する時間を短縮できることが期待できる。なお、ログ情報の内容として、上記の各情報（日時、プログラムカウンタの値、発生回数）以外の情報を含めてもよい。

実施の形態２．
図８は、第２の実施の形態を示すブロック図である。図８に示す例では、第１の実施の形態における比較器３３からのＩＮＴｂ信号に相当する信号を、ＣＰＵ１３のＩＮＴｂ端子にではなく、リセット端子に入力するための論理回路１８が設けられている。また、強制電源オフ回路１１およびチャタリング吸収／割込信号生成回路１２は、第１の実施の形態の場合と同様に動作する。

よって、この実施の形態では、ソフトウェアによって正常に電源オフできなかった場合には、電源キーの押下が開始されてから（ｎ＋ｍ）秒後にＣＰＵ１３にリセットがかかる。従って、ＣＰＵ１３が暴走している場合でも、正常に動作する状態に戻る。なお、ＣＰＵ１３は、ユーザが再度電源キーを押下したことを検出したら、すなわち、ＩＮＴａ信号が出力され、また、ＰＯＷ＿ＣＨＡＴＡ信号がローレベルになっていることに応じて、電源オフのための処理を実行することができる。

この実施の形態では、ＣＰＵ１３がログを収集することはできないが、電源キーの押下にもとづくリセットによって携帯電話装置１００の制御状態を正常状態に復帰させることができる。また、この実施の形態では、第１の実施の形態のようなマスク不能割込にもとづく処理を実行しないので、ソフトウェア構成が簡略化されている。

本発明は、携帯電話装置などのプログラム容量が比較的少なく、かつ、比較的小規模のＯＳを搭載した機器に適用する場合に有用である。

携帯電話装置の一例の外観を示す正面図および背面図である。 携帯電話装置の内部構成例を示すブロック図である。 第１の実施の形態を示すブロック図である。 強制電源オフ回路の構成例を示すブロック図である。 チャタリング吸収／割込信号生成回路および強制電源オフ回路の動作を説明するためのタイミング図である。 長い期間における強制電源オフ回路の動作を説明するためのタイミング図である。 ハードウェアの処理とソフトウェアの処理とを含めた全体の処理を示すフローチャートである。 第２の実施の形態を示すブロック図である。 従来の強制電源オフ機構の構成を示すブロック図である。

符号の説明

１１ 強制電源オフ回路
１２ チャタリング吸収／割込信号生成回路
１３ ＣＰＵ
３２ カウンタ
３３ 比較器
１００ 携帯電話装置

Claims (6)

1. 操作手段から電源オフを指令する信号が出力されたことに応じて所定時間後に電源オフのためのソフトウェア処理を実行するマイクロコンピュータと、前記操作手段から電源オフを指令する信号が出力されたことに応じて前記所定時間よりも長いあらかじめ決められている第２の所定時間が経過すると電源オフのためのハードウェア処理を実行する強制電源オフ回路とを備えた強制電源オフ方式において、
   前記強制電源オフ回路は、前記ハードウェア処理で、前記マイクロコンピュータに割込信号を出力し、
   前記マイクロコンピュータは、前記割込信号の入力にもとづく割込処理で、ログ情報を収集して記憶する処理を実行するとともに、電源オフのためのソフトウェア処理を実行する
   ことを特徴とする強制電源オフ方式。
2. マイクロコンピュータは、少なくとも、割込処理を開始した日時、割込処理が開始される直前のプログラムカウンタの値、および割込処理の発生回数の累積値を含むログ情報を収集する
   請求項１記載の強制電源オフ方式。
3. 操作手段から電源オフを指令する信号が出力されるとマイクロコンピュータに対して割込信号を出力する割込信号発生回路を含み、
   前記マイクロコンピュータは、前記割込信号の入力にもとづく割込処理で所定時間を計測するためのソフトウェアタイマを起動し、前記所定時間が経過すると操作手段から電源オフを指令する信号が出力されていることを条件に電源オフのためのソフトウェア処理を実行する
   請求項１または請求項２記載の強制電源オフ方式。
4. 強制電源オフ回路は、操作手段から電源オフを指令する信号が出力されたらカウントを開始し、カウント値があらかじめ設定されている比較値に達したら割込信号を出力する計数回路を含み、
   前記比較値を変更可能に構成されている
   請求項１から請求項３のうちのいずれか１項に記載の強制電源オフ方式。
5. 計数回路は、操作手段から電源オフを指令する信号が出力されたらカウントを開始するカウンタと、マイクロコンピュータのバスに接続され比較値を記憶するレジスタとを有する
   請求項４記載の強制電源オフ方式
6. 請求項１から請求項５のうちのいずれか１項に記載された強制電源オフ方式を備えた携帯電話装置。

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