JP2005321938A - Semiconductor device and control method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a single chip microcomputer capable of reducing power consumption. <P>SOLUTION: This semiconductor device comprises an SRAM 124a, an SRAM 124b having a threshold higher than that of the SRAM 124a, a standby control circuit 130 controlling a standby state, a power supply control circuit 140 controlling a power to be supplied to the SRAM 124a and SRAM 124b, and an MEMC 150 controlling data transfer between the SRAM 124a and the SRAM 124b. After starting power supply to the SRAM 124b based on a standby start request signal 144, data are transferred from the SRAM 124a to the SRAM 124b, data are transferred from the SRAM 124b to the SRAM 124a based on a standby release request signal 145, and the power supply to the SRAM 124b is then stopped. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体装置及びその制御方法に関し、特にメモリを備えた半導体装置及びその制御方法に関する。   The present invention relates to a semiconductor device and a control method thereof, and more particularly to a semiconductor device including a memory and a control method thereof.

シングルチップ・マイクロコンピュータでは従来、消費電力を低減するため、スタンバイモードとして、メモリへの電源供給を停止している（特許文献１）。すなわち、マイクロコンピュータの動作が必要ないとき、ＣＰＵやクロック発生器などの動作を停止させて、マイクロコンピュータの消費電流を動作時から減少させている。   Conventionally, in a single-chip microcomputer, in order to reduce power consumption, power supply to a memory is stopped as a standby mode (Patent Document 1). That is, when the operation of the microcomputer is not necessary, the operation of the CPU, the clock generator, etc. is stopped to reduce the current consumption of the microcomputer from the time of operation.

この従来のシングルチップ・マイクロコンピュータについて図１を用いて説明する。図1に従来のシングルチップ・マイクロコンピュータのブロック図を示す。マイクロコンピュータ２０内のＣＰＵ２１はバスライン２２を介して、ＲＯＭ２３、不揮発性メモリ２４、Ｉ／Ｏポート２５とそれぞれ接続されている。   This conventional single-chip microcomputer will be described with reference to FIG. FIG. 1 shows a block diagram of a conventional single-chip microcomputer. A CPU 21 in the microcomputer 20 is connected to a ROM 23, a nonvolatile memory 24, and an I / O port 25 via a bus line 22.

ＣＰＵ２１はクロック発生器(以下「ＣＧ」という))２６よりクロック信号を供給されて動作を行い、ＲＯＭ２３に格納されているプログラムを順次読み出して実行する。ＣＰＵ２１は、プログラムの実行の際に不揮発性メモリ２４にデータの書き込み及び読み出しを行う。また、ＣＰＵ２１はＩ／Ｏポート２５を介して入出力端子２７よりデータの入出力を行う。   The CPU 21 operates by being supplied with a clock signal from a clock generator (hereinafter referred to as “CG”) 26, and sequentially reads out and executes programs stored in the ROM 23. The CPU 21 writes and reads data to and from the nonvolatile memory 24 when executing the program. The CPU 21 inputs and outputs data from the input / output terminal 27 via the I / O port 25.

上記の不揮発性メモリ２４はＳＲＡＭ２４ａとＥ２ＰＲＯＭ２４ｂから構成されている。ＳＲＡＭ２４ａとＥ２ＰＲＯＭ２４ｂとはそれぞれの記憶領域が1対1に対応している。両者間のデータ転送は一括して行われる. The non-volatile memory 24 includes an SRAM 24a and an E 2 PROM 24b. The storage areas of the SRAM 24a and the E 2 PROM 24b correspond one-to-one. Data transfer between the two is performed at once.

スタンバイ制御回路３０はＣＰＵ２１よりスタンバイ起動要求があったとき、または電源電圧検出回路３１からスタンバイに切り替える検出信号が供給されたときに起動する。電源電圧検出回路３１はマイクロコンピュータ２０に供給される電源の電圧低下を検出した時にスタンバイに切り替える検出信号をスタンバイ制御回路１３０に出力する。スタンバイ制御回路３０はクロック信号よりスタンバイ起動を行う制御信号を生成して、不揮発性メモリ２４及びＣＰＵ２１、ＣＧ２６、などのマイクロコンピュータ全回路それぞれに供給する。   The standby control circuit 30 is activated when a standby activation request is received from the CPU 21 or when a detection signal for switching to standby is supplied from the power supply voltage detection circuit 31. The power supply voltage detection circuit 31 outputs a detection signal for switching to standby when detecting a voltage drop in the power supplied to the microcomputer 20 to the standby control circuit 130. The standby control circuit 30 generates a control signal for performing standby activation based on the clock signal, and supplies the control signal to the nonvolatile memory 24 and all microcomputer circuits such as the CPU 21 and the CG 26.

これによって、ＳＲＡＭ２４ａのデータが一括してＥ２ＰＲＯＭ２４ｂに転送されて保持され、ＣＰＵ２１、ＣＧ２６等の全回路はその動作を一時停止する。また、ＣＧ２６はスタンバイモードによって、動作を継続する場合もある。 As a result, the data in the SRAM 24a is collectively transferred to and held in the E 2 PROM 24b, and all the circuits such as the CPU 21 and the CG 26 suspend their operations. Further, the CG 26 may continue to operate in the standby mode.

また、スタンバイ制御回路３０は、スタンバイ動作中に、端子３２よりスタンバイ解除要求があったときにスタンバイ解除を行う制御信号を生成して不揮発性メモリ２４及びＣＰＵ２１、ＣＧ２６等の全回路にそれぞれ供給する.   In addition, the standby control circuit 30 generates a control signal for canceling standby when a standby cancellation request is received from the terminal 32 during standby operation, and supplies the control signal to all circuits such as the nonvolatile memory 24 and the CPU 21 and CG 26, respectively. .

これによってＣＰＵ２１、ＣＧ２６等の全回路はその動作を再開し、Ｅ２ＰＲＯＭ２４ｂのデータが一括してＳＲＡＭ２４ａに転送されてＣＰＵ２１によるアクセスが可能になる。この構成により、動作の必要がないときは、ＣＰＵ、ＣＧ２６などの各回路を停止することができるため、マイクロコンピュータの消費電力を低減することができる。 As a result, all the circuits such as the CPU 21 and the CG 26 resume their operations, and the data in the E 2 PROM 24b are transferred to the SRAM 24a in a lump so that the CPU 21 can access them. With this configuration, when there is no need for operation, the circuits such as the CPU and CG 26 can be stopped, so that the power consumption of the microcomputer can be reduced.

ところで、ＬＳＩの微細化が進むにつれて、ＬＳＩを構成するトランジスタからのリーク電流が増大し、消費電力が大きくなることが問題になっている。リーク電流はスタンバイ時にも流れるため、スタンバイモードによる消費電力低減効果が低くなる。従って、消費電力低減効果を向上するためには、細かな電源管理を行い、頻繁にスタンバイモードの使用する必要がある。   By the way, as LSI miniaturization progresses, there is a problem that leakage current from transistors constituting the LSI increases and power consumption increases. Since the leakage current flows even during standby, the power consumption reduction effect by the standby mode is reduced. Therefore, in order to improve the power consumption reduction effect, it is necessary to perform fine power management and frequently use the standby mode.

しかしながら、上述のシングルチップ・マイクロコンピュータでは、以下のような問題点があった。従来技術では、図１に示したようにスタンバイ時の揮発性メモリであるＳＲＡＭデータの保全にＥ２ＰＲＯＭのような不揮発性メモリを使用している。Ｅ２ＰＲＯＭのように不揮発性メモリには書き込み/消去回数に制限がある。不揮発性メモリの書き込み消去回数はＥ２ＰＲＯＭの場合１０５〜１０６回までと限られており、スタンバイモードの利用回数に上限が生じる。従って、スタンバイ時におけるＳＲＡＭ２４ａからＥ２ＰＲＯＭへのデータ転送回数が制限される。このため、スタンバイモードの使用回数に制限が発生し、スタンバイモードを頻繁に使用して、細かな電源管理を行うことが困難になる。 However, the above-described single-chip microcomputer has the following problems. In the prior art, as shown in FIG. 1, a non-volatile memory such as E 2 PROM is used to maintain SRAM data, which is a volatile memory during standby. Non-volatile memories such as E 2 PROM have a limited number of write / erase cycles. In the case of E 2 PROM, the number of times of writing and erasing data in the nonvolatile memory is limited to 10 5 to 10 6 times, and an upper limit occurs in the number of times of use in the standby mode. Accordingly, the number of times of data transfer from the SRAM 24a to the E 2 PROM during standby is limited. For this reason, the number of times of use of the standby mode is limited, and it becomes difficult to perform fine power management by frequently using the standby mode.

また、スタンバイモード時にＳＲＡＭを別のメモリにデータ退避せず、ＳＲＡＭのみをスタンバイモードに入れない場合、リーク電流が発生する。高速なＳＲＡＭでは閾値電圧が低くスタンバイ時のリーク電流が大きい。リーク電流を低減するためにはＳＲＡＭの閾値電圧を高くすれば良いが、アクセススピードが低下してしまう。
特開昭６３−１５７２５４号公報 In addition, when the SRAM does not save data in another memory in the standby mode and only the SRAM cannot enter the standby mode, a leakage current is generated. A high-speed SRAM has a low threshold voltage and a large leakage current during standby. In order to reduce the leakage current, the threshold voltage of the SRAM may be increased, but the access speed is reduced.
JP-A 63-157254

このように従来のシングルチップ・マイクロコンピュータでは消費電力を低減することが困難であるという問題点があった。
本発明はこのような問題点に鑑みてなされたものであり消費電力を低減することができるシングルチップ・マイクロコンピュータを提供することを目的とする。 As described above, the conventional single-chip microcomputer has a problem that it is difficult to reduce power consumption.
The present invention has been made in view of such problems, and an object thereof is to provide a single-chip microcomputer capable of reducing power consumption.

本発明の第１の態様にかかる半導体装置は、第１のＳＲＡＭ（例えば、本発明の実施の形態におけるＳＲＡＭ１２４ａ）と、前記第１のＳＲＡＭよりもしきい値の高い第２のＳＲＡＭ（例えば、本発明の実施の形態における第２のＳＲＡＭ１２４ａ）と、少なくとも一部の回路の動作を停止させるスタンバイ状態にするか否かを制御するスタンバイ制御回路（例えば、本発明の実施の形態におけるスタンバイ制御回路１３０）と、前記スタンバイ制御回路からの信号に基づいて前記第１のＳＲＡＭ及び前記第２のＳＲＡＭに供給する電源を制御する電源制御回路（例えば、本発明の実施の形態における電源制御回路１４０）と、前記スタンバイ制御回路からの信号に基づいて前記第１のＳＲＡＭと前記第２のＳＲＡＭとの間のデータ転送を制御するメモリコントローラ（例えば、本発明の実施の形態におけるＭＥＭＣ１５０）とを備え、前記スタンバイ制御回路からのスタンバイ起動要求信号（例えば、本発明の実施の形態におけるスタンバイ起動要求信号１４４）に基づいて、前記電源制御回路が前記第２のＳＲＡＭに電源供給を開始した後、前記メモリコントローラが前記第１のＳＲＡＭから前記第２のＳＲＡＭにデータを転送させ、前記スタンバイ制御回路からのスタンバイ解除要求信号（例えば、本発明の実施の形態におけるスタンバイ解除要求信号１４５）に基づいて、前記メモリコントローラが前記第２のＳＲＡＭから前記第１のＳＲＡＭにデータを転送した後、前記電源制御回路が前記第２のＳＲＡＭに対して電源供給を停止するものである。これにより、頻繁にスタンバイモードに切り替えることができ、細かな電源管理が可能になるため、消費電力を低減することができる。   The semiconductor device according to the first aspect of the present invention includes a first SRAM (for example, the SRAM 124a in the embodiment of the present invention) and a second SRAM (for example, the present SRAM) having a threshold value higher than that of the first SRAM. The second SRAM 124a in the embodiment of the invention and a standby control circuit for controlling whether or not to enter a standby state in which the operation of at least some of the circuits is stopped (for example, the standby control circuit 130 in the embodiment of the invention) ), And a power supply control circuit (for example, the power supply control circuit 140 in the embodiment of the present invention) for controlling the power supplied to the first SRAM and the second SRAM based on a signal from the standby control circuit; The data transfer between the first SRAM and the second SRAM is controlled based on a signal from the standby control circuit. Based on a standby activation request signal (for example, standby activation request signal 144 in the embodiment of the present invention) from the standby control circuit. After the power supply control circuit starts supplying power to the second SRAM, the memory controller transfers data from the first SRAM to the second SRAM, and a standby release request signal (for example, from the standby control circuit) Based on the standby release request signal 145) in the embodiment of the present invention, after the memory controller transfers data from the second SRAM to the first SRAM, the power supply control circuit uses the second SRAM. The power supply is stopped. As a result, it is possible to frequently switch to the standby mode, and fine power management becomes possible, so that power consumption can be reduced.

本発明の第二の態様にかかる半導体装置は、上述の半導体装置において、前記メモリコントローラが前記第１のＳＲＡＭから前記第２のＳＲＡＭにデータを転送させた後、前記電源制御回路が前記第１のＳＲＡＭへの電源を遮断し、前記スタンバイ制御回路からのスタンバイ解除要求信号に基づいて、前記第１のＳＲＡＭに対して前記電源制御回路が電源供給を再開した後、前記メモリコントローラが前記第２のＳＲＡＭから前記第１のＳＲＡＭにデータを転送されるものである。これにより、スタンバイ時におけるリーク電流を低減することができ、スタンバイモードによる消費電力低減効果を向上することができる。   A semiconductor device according to a second aspect of the present invention is the above-described semiconductor device, wherein the power controller is configured to transfer the data from the first SRAM to the second SRAM after the memory controller transfers the first SRAM. The power supply to the SRAM is shut off, and after the power supply control circuit resumes power supply to the first SRAM based on the standby release request signal from the standby control circuit, the memory controller The data is transferred from the SRAM to the first SRAM. Thereby, the leakage current at the time of standby can be reduced, and the power consumption reduction effect by the standby mode can be improved.

本発明の第三の態様にかかる半導体装置は、上述の半導体装置において、前記第１のＳＲＡＭと前記第２のＳＲＡＭとの間でデータが一括して転送されることを特徴とするものである。これにより、早くスタンバイモードへの切り替えを行うことができる。   A semiconductor device according to a third aspect of the present invention is characterized in that, in the above-described semiconductor device, data is collectively transferred between the first SRAM and the second SRAM. . Thereby, it is possible to quickly switch to the standby mode.

本発明の第四の態様にかかる半導体装置は、上述の半導体装置において、前記第１のＳＲＡＭと前記第２のＳＲＡＭがシングルチップ・マイクロコンピュータに設けられていることを特徴とするものである。   A semiconductor device according to a fourth aspect of the present invention is the semiconductor device described above, wherein the first SRAM and the second SRAM are provided in a single-chip microcomputer.

本発明の第五の態様にかかる半導体装置の制御方法は、第１のＳＲＡＭと、前記第１のＳＲＡＭよりもしきい値の高い第２のＳＲＡＭとを備える半導体装置に対して少なくとも一部の回路の動作を停止させるスタンバイモードの制御を行う半導体装置の制御方法であって、前記スタンバイモードを起動させるスタンバイ起動要求信号に基づいて前記第２のＲＡＭに電源供給を開始するステップと、前記電源が供給された第２のＳＲＡＭに前記第１のＳＲＡＭからデータを転送するステップと、前記スタンバイモード起動要求信号に基づいて起動されたスタンバイモードを解除するスタンバイモード解除要求信号に基づいて、前記第２のＲＡＭから前記第１のＲＡＭにデータを転送するステップと、前記第１のＲＡＭにデータ転送が完了した前記第２のＲＡＭに対する電源供給を停止するステップとを備えるものである。   According to a fifth aspect of the present invention, there is provided a method for controlling a semiconductor device, wherein at least a part of a circuit is provided for a semiconductor device including a first SRAM and a second SRAM having a threshold value higher than that of the first SRAM. A method of controlling a semiconductor device for controlling a standby mode for stopping the operation of the semiconductor device, starting a power supply to the second RAM based on a standby activation request signal for activating the standby mode; The step of transferring data from the first SRAM to the supplied second SRAM, and the second mode based on the standby mode cancellation request signal for canceling the standby mode activated based on the standby mode activation request signal. Transferring data from the first RAM to the first RAM, and before the data transfer to the first RAM is completed. In which and a step of stopping the power supply to the second RAM.

本発明の第六の態様にかかる半導体装置は、上述の制御方法において、前記第２のＳＲＡＭに前記第１のＳＲＡＭからデータが転送された後、前記第１のＳＲＡＭの電源供給を停止するステップをさらに備え、前記スタンバイモード解除要求信号に基づいて、前記第１のＲＡＭに電源供給を再開した後、前記第２のＲＡＭから前記第１のＲＡＭにデータを転送することを特徴とするものである。   The semiconductor device according to the sixth aspect of the present invention is the step of stopping the power supply of the first SRAM after data is transferred from the first SRAM to the second SRAM in the control method described above. Further comprising: transferring data from the second RAM to the first RAM after resuming power supply to the first RAM based on the standby mode release request signal. is there.

本発明によれば、消費電力が低減された半導体装置を提供することができる。   According to the present invention, a semiconductor device with reduced power consumption can be provided.

以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明は以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能であろう。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略される。   Hereinafter, embodiments to which the present invention can be applied will be described. The following description explains the embodiment of the present invention, and the present invention is not limited to the following embodiment. For clarity of explanation, the following description is omitted and simplified as appropriate. Further, those skilled in the art will be able to easily change, add, and convert each element of the following embodiments within the scope of the present invention. In addition, what attached | subjected the same code | symbol in each figure has shown the same element, and abbreviate | omits description suitably.

本発明にかかるシングルチップ・マイクロコンピュータについて図２を用いて説明する。図２はシングルチップ・マイクロコンピュータの構成を示すブロック図である。シングルチップ・マイクロコンピュータは例えば、ＣＭＯＳ構成のものである。本実施の形態では揮発性メモリ１２４には、第１のＳＲＡＭ（スタティックＲＡＭ）１２４ａと第２のＳＲＡＭ１２４ｂとが設けられている。すなわち、図１に示した、従来のマイクロコンピュータにおけるＥ２ＰＲＯＭ２４ｂに代えてＳＲＡＭ１２４ｂを使用している。ＳＲＡＭ１２４ｂにはＳＲＡＭ１２４ａよりもしきい値電圧が高いものを用いている。ＳＲＡＭ１２４ａとＳＲＡＭ１２４ｂとはそれぞれの記憶領域が1対1に対応している。両者間のデータ転送はバスラインを介して一括して行われる A single chip microcomputer according to the present invention will be described with reference to FIG. FIG. 2 is a block diagram showing the configuration of a single-chip microcomputer. The single chip microcomputer has, for example, a CMOS configuration. In the present embodiment, the volatile memory 124 is provided with a first SRAM (static RAM) 124a and a second SRAM 124b. That is, the SRAM 124b is used in place of the E 2 PROM 24b in the conventional microcomputer shown in FIG. An SRAM 124b having a higher threshold voltage than the SRAM 124a is used. The storage areas of the SRAM 124a and the SRAM 124b correspond one-to-one. Data transfer between the two is performed at once via the bus line.

マイクロコンピュータ１２０内のＣＰＵ１２１はバスライン１２２を介して、ＲＯＭ１２３、揮発性メモリ１２４、Ｉ／Ｏポート１２５とそれぞれ接続されている。   A CPU 121 in the microcomputer 120 is connected to a ROM 123, a volatile memory 124, and an I / O port 125 via a bus line 122.

ＣＰＵ１２１はクロック発生器(以下「ＣＧ」という)１２６よりクロック信号を供給されて動作を行い、ＲＯＭ１２３に格納されているプログラムを順次読み出して実行する。ＣＰＵ１２１は、プログラムの実行の際に揮発性メモリ１２４にデータの書き込み及び読み出しを行う。また、ＣＰＵ１２１はＩ／Ｏポート１２５を介して入出力端子１２７よりデータの入出力を行う。   The CPU 121 operates by being supplied with a clock signal from a clock generator (hereinafter referred to as “CG”) 126, and sequentially reads and executes programs stored in the ROM 123. The CPU 121 writes and reads data to and from the volatile memory 124 when executing the program. The CPU 121 inputs / outputs data from the input / output terminal 127 via the I / O port 125.

通常動作時ＳＲＡＭ１２４ｂは使用しないため、消費電流を低減するために、ＳＲＡＭ１２４ｂに対する電源供給を遮断する。スタンバイ制御回路１３０はＣＰＵ１２１よりスタンバイ起動要求があったとき、または電源電圧検出回路１３１からスタンバイに切り替える検出信号が供給されたときに起動する。電源電圧検出回路１３１はマイクロコンピュータ１２０に供給される電源の電圧低下を検出した時にスタンバイに切り替える検出信号をスタンバイ制御回路１３０に出力する。スタンバイ制御回路１３０はクロック信号よりスタンバイ起動を行う制御信号を生成する。スタンバイ制御回路１３０よりスタンバイ起動制御信号が生成されると、ＳＲＡＭ１２４ｂへの電源供給を開始する。   Since the SRAM 124b is not used during normal operation, power supply to the SRAM 124b is cut off in order to reduce current consumption. The standby control circuit 130 is activated when a standby activation request is received from the CPU 121 or when a detection signal for switching to standby is supplied from the power supply voltage detection circuit 131. The power supply voltage detection circuit 131 outputs a detection signal for switching to standby when detecting a voltage drop in the power supplied to the microcomputer 120 to the standby control circuit 130. The standby control circuit 130 generates a control signal for performing standby activation from the clock signal. When a standby activation control signal is generated from the standby control circuit 130, power supply to the SRAM 124b is started.

ＳＲＡＭ１２４ｂへの電源供給開始後、ＳＲＡＭ１２４ａからＳＲＡＭ１２４ｂへデータを一括して転送する。転送完了後、ＳＲＡＭ１２４ａ及びＣＰＵ１２１、ＣＧ１２６、などのマイクロコンピュータの各回路に対して電源供給を遮断して、動作を停止させる。ただし、ＳＲＡＭ１２４ｂのみ、スタンバイ動作時に常に電源を供給しデータを保持し続ける。   After the power supply to the SRAM 124b is started, data is transferred from the SRAM 124a to the SRAM 124b at a time. After the transfer is completed, the power supply is shut off to each circuit of the microcomputer such as the SRAM 124a, the CPU 121, and the CG 126, and the operation is stopped. However, only the SRAM 124b always supplies power and keeps data during standby operation.

また、スタンバイ制御回路１３０は、スタンバイ動作中に、端子１３２よりスタンバイ解除要求があったときにスタンバイ解除を行う制御信号を生成して揮発性メモリ１２４及びＣＰＵ１２１、ＣＧ１２６等の全回路にそれぞれ電源供給する。そして、ＳＲＡＭ１２４ｂからＳＲＡＭ１２４ａにデータが一括転送される。データ転送が完了した後、第２のＳＲＡＭ１２４ｂへの電源供給を停止する。   The standby control circuit 130 generates a control signal for canceling standby when a standby cancellation request is received from the terminal 132 during standby operation, and supplies power to all the circuits such as the volatile memory 124 and the CPU 121, CG 126, etc. To do. Then, data is collectively transferred from the SRAM 124b to the SRAM 124a. After the data transfer is completed, power supply to the second SRAM 124b is stopped.

これによってＣＰＵ１２１、ＣＧ１２６等の全回路はその動作を再開し、ＳＲＡＭ１２４ｂのデータが一括してＳＲＡＭ１２４ａに転送されてＣＰＵ１２１によるアクセスが可能になる。データ転送完了後ＳＲＡＭ１２４ｂへの電源供給を遮断する。この構成により、動作の必要がないときは、ＣＰＵ１２１、ＣＧ１２６などの各回路を停止することができるため、マイクロコンピュータの消費電力を低減することができる。   As a result, all the circuits such as the CPU 121 and the CG 126 resume their operations, and the data in the SRAM 124b is transferred to the SRAM 124a at once and can be accessed by the CPU 121. After the data transfer is completed, the power supply to the SRAM 124b is cut off. With this configuration, when no operation is required, the circuits such as the CPU 121 and the CG 126 can be stopped, so that the power consumption of the microcomputer can be reduced.

本発明では、スタンバイモード時におけるＳＲＡＭのデータ退避先を不揮発性メモリからしきい値電圧の高いＳＲＡＭに変更している。これにより、データ転送回数の制限が解消され、スタンバイモードを使って細かな電源管理を行い低消費電力化が可能である。また、通常はしきい値電圧が低く高速なＳＲＡＭ１２４ａを使用し、スタンバイモード時のデータ保護時のみしきい値電圧の高いＳＲＡＭ１２４ｂを使用している。これにより、通常動作時では、ＳＲＡＭへのアクセススピードを損なわず書き込みできるとともに、スタンバイ時ではリーク電流を低減して消費電力低減効果を得ることができる。   In the present invention, the data saving destination of the SRAM in the standby mode is changed from the nonvolatile memory to the SRAM having a high threshold voltage. As a result, the limitation on the number of data transfers is eliminated, and the power consumption can be reduced by performing fine power management using the standby mode. Further, normally, a high-speed SRAM 124a having a low threshold voltage is used, and an SRAM 124b having a high threshold voltage is used only during data protection in the standby mode. Thereby, in normal operation, writing can be performed without impairing access speed to the SRAM, and in standby mode, leakage current can be reduced and power consumption can be reduced.

次に、通常動作とスタンバイとの切り替えについて図３及び図４を用いて説明する。図３は本発明にかかるシングルチップ・マイクロコンピュータの揮発性メモリ１２４の構成を示すブロック図である。図４は通常動作とスタンバイとの切り替えにおけるデータ転送のタイミングチャートである。図３において、１４０は電源制御回路、１４２はメイン電源、１４３はバックアップ電源、１４４はスタンバイ起動要求信号、１４５はスタンバイ解除要求信号、１５０はメモリコントローラ（以下、ＭＥＭＣとする。）、１５１ａはＲｅａｄ／Ｗｒｉｔｅ制御信号（以下、Ｒ／Ｗとする。）、１５２はデータ転送完了信号である。   Next, switching between normal operation and standby will be described with reference to FIGS. FIG. 3 is a block diagram showing the configuration of the volatile memory 124 of the single chip microcomputer according to the present invention. FIG. 4 is a timing chart of data transfer in switching between normal operation and standby. In FIG. 3, 140 is a power control circuit, 142 is a main power supply, 143 is a backup power supply, 144 is a standby activation request signal, 145 is a standby release request signal, 150 is a memory controller (hereinafter referred to as MEMC), and 151a is Read. / Write control signal (hereinafter referred to as R / W), 152 is a data transfer completion signal.

ＭＥＭＣ１５０は通常動作とスタンバイモード切り替えるため、ＳＲＡＭ１２４ａとＳＲＡＭ１２４ｂとの間でデータ転送を制御する。ＭＥＭＣ１５０によるデータ転送はスタンバイ起動要求信号及びスタンバイ解除要求信号に基づいて行われる。すなわち、スタンバイ起動要求信号１４４が入力された場合、通常動作からスタンバイに切り替えるため、ＳＲＡＭ１２４ａからＳＲＡＭ１２４ｂにデータを転送する。一方、スタンバイ解除要求信号１４５が入力された場合、スタンバイから通常動作に切り替えるため、ＳＲＡＭ１２４ｂからＳＲＡＭ１２４ａにデータを転送する。ＳＲＡＭ１２４ａとＳＲＡＭ１２４ｂとはバスラインにより接続されており、データが一括転送される。ＭＥＭＣ１５０はデータの転送が完了すると、データ転送完了信号１５２を電源制御回路１４０に出力する。   The MEMC 150 controls data transfer between the SRAM 124a and the SRAM 124b in order to switch between normal operation and standby mode. Data transfer by the MEMC 150 is performed based on a standby activation request signal and a standby release request signal. That is, when the standby activation request signal 144 is input, data is transferred from the SRAM 124a to the SRAM 124b in order to switch from normal operation to standby. On the other hand, when the standby release request signal 145 is input, data is transferred from the SRAM 124b to the SRAM 124a in order to switch from standby to normal operation. The SRAM 124a and the SRAM 124b are connected by a bus line, and data is collectively transferred. When the data transfer is completed, the MEMC 150 outputs a data transfer completion signal 152 to the power supply control circuit 140.

電源制御回路１４０はＳＲＡＭ１２４ａ及びＳＲＡＭ１２４ｂに供給する電源を制御する。すなわち、通常動作時にはしきい値の低いＳＲＡＭ１２４ａにメイン電源１４２を供給し、しきい値の高いＳＲＡＭ１２４ｂに対する電源供給を停止する。一方、スタンバイ時には、しきい値の高いＳＲＡＭ１２４ｂにバックアップ電源１４３を供給し、しきい値の低いＳＲＡＭ１２４ａに対する電源供給を停止する。電源制御回路１４０による電源の切り替えはスタンバイ起動要求信号１４４又はスタンバイ解除要求信号１４５並びにＭＥＭＣ１５０に基づいて行われる。   The power control circuit 140 controls the power supplied to the SRAM 124a and the SRAM 124b. That is, during normal operation, the main power supply 142 is supplied to the SRAM 124a having a low threshold value, and the power supply to the SRAM 124b having a high threshold value is stopped. On the other hand, during standby, the backup power supply 143 is supplied to the SRAM 124b having a high threshold value, and the power supply to the SRAM 124a having a low threshold value is stopped. Switching of the power supply by the power supply control circuit 140 is performed based on the standby activation request signal 144 or the standby release request signal 145 and the MEMC 150.

まず、通常動作からスタンバイモードに切り替える場合について説明する。スタンバイ制御回路１３０から、図４（ａ）に示すスタンバイ起動要求信号１４４が揮発性メモリ１２４に設けられた電源制御回路１４０及びＭＥＭＣ１５０に入力される。電源制御回路１４０は入力されたスタンバイ起動要求信号１４４に基づいて、図４（ｈ）に示すようバックアップ電源１４３の供給を開始する。これにより、バックアップ電源１４３がＭＥＭＣ１５０及びＳＲＡＭ１２４ｂに供給される。この時、図４（ｉ）に示すようメイン電源１４２は通常動作時からＳＲＡＭ１２４ａに供給され続けている。   First, a case where the normal operation is switched to the standby mode will be described. A standby activation request signal 144 shown in FIG. 4A is input from the standby control circuit 130 to the power supply control circuit 140 and MEMC 150 provided in the volatile memory 124. The power supply control circuit 140 starts supplying the backup power supply 143 based on the input standby activation request signal 144 as shown in FIG. Thereby, the backup power supply 143 is supplied to the MEMC 150 and the SRAM 124b. At this time, as shown in FIG. 4I, the main power supply 142 continues to be supplied to the SRAM 124a from the normal operation time.

ＭＥＭＣ１５０はスタンバイ起動要求信号１４４に基づいて図４（ｃ）に示すＲ／Ｗ１５１ａをＳＲＡＭ１２４ａに出力し、図４（ｄ）に示すＲ／Ｗ１５１ｂをＳＲＡＭ１２４ｂに出力する。ＳＲＡＭ１２４ａはＲ／Ｗ１５１ａによって、図４（ｆ）に示すデータ出力状態となる。一方、ＳＲＡＭ１２４ｂはＲ／Ｗ１５１ｂによって、図４（ｇ）に示すデータ入力状態となる。これにより、ＳＲＡＭ１２４ａに記憶されていたデータがＳＲＡＭ１２４ａからＳＲＡＭ１２４ｂに一括転送される。転送完了後、ＭＥＭＣ１５０から電源制御回路１４０に図４（ｅ）に示すデータ転送完了信号１５２を出力する。データ転送完了信号１５２に基づいて電源制御回路１４０は、図４（ｉ）に示すようＳＲＡＭ１２４ａに対してメイン電源１４２の供給を停止する。   The MEMC 150 outputs the R / W 151a shown in FIG. 4C to the SRAM 124a based on the standby activation request signal 144, and outputs the R / W 151b shown in FIG. 4D to the SRAM 124b. The SRAM 124a enters the data output state shown in FIG. 4F by the R / W 151a. On the other hand, the SRAM 124b enters the data input state shown in FIG. 4G by the R / W 151b. As a result, the data stored in the SRAM 124a is collectively transferred from the SRAM 124a to the SRAM 124b. After the transfer is completed, the MEMC 150 outputs a data transfer completion signal 152 shown in FIG. Based on the data transfer completion signal 152, the power supply control circuit 140 stops supplying the main power supply 142 to the SRAM 124a as shown in FIG.

これにより、シングルチップ・マイクロコンピュータがスタンバイモードとなり、しきい値の低いＳＲＡＭ１２４ａのメイン電源の供給が停止される。さらに、ＣＰＵ、ＣＧ１２６等についても動作が停止するため、消費電力を低減することができる。この時、図４（ｈ）に示すようにバックアップ電源がＳＲＡＭ１２４ｂに供給されている。従って、ＳＲＡＭ１２４ｂは図４（ｇ）に示すようにＳＲＡＭ１２４ａから転送されたデータが保持されている。ＳＲＡＭ１２４ｂはしきい値が高いため、スタンバイ時におけるリーク電流を低減することができる。これにより、消費電力低減効果を向上することができる。   As a result, the single-chip microcomputer enters the standby mode, and the supply of main power to the SRAM 124a having a low threshold is stopped. Furthermore, since the operation of the CPU, CG 126, and the like is also stopped, power consumption can be reduced. At this time, backup power is supplied to the SRAM 124b as shown in FIG. Therefore, the SRAM 124b holds the data transferred from the SRAM 124a as shown in FIG. Since the SRAM 124b has a high threshold value, leakage current during standby can be reduced. Thereby, the power consumption reduction effect can be improved.

次にスタンバイモードから通常動作に切り替える場合について説明する。スタンバイ制御回路１３０から、図４（ｂ）に示すスタンバイ解除要求信号１４５が揮発性メモリ１２４に設けられた電源制御回路１４０及びＭＥＭＣ１５０に入力される。スタンバイモード時にスタンバイ解除要求信号１４５が入力されると、電源制御回路１４０はスタンバイ解除要求信号１４５に基づいて、図４（ｉ）に示すようメイン電源１４２の供給を再開する。これにより、メイン電源１４２がＳＲＡＭ１２４ａに供給される。この時、図４（ｈ）に示すようバックアップ電源１４３はスタンバイモード時からＳＲＡＭ１２４ｂに供給され続けている。   Next, a case where the standby mode is switched to the normal operation will be described. A standby release request signal 145 shown in FIG. 4B is input from the standby control circuit 130 to the power supply control circuit 140 and MEMC 150 provided in the volatile memory 124. When the standby release request signal 145 is input in the standby mode, the power supply control circuit 140 resumes the supply of the main power supply 142 based on the standby release request signal 145 as shown in FIG. As a result, the main power supply 142 is supplied to the SRAM 124a. At this time, as shown in FIG. 4 (h), the backup power supply 143 continues to be supplied to the SRAM 124b from the standby mode.

ＭＥＭＣ１５０はスタンバイ解除要求信号１４５に基づいて図４（ｃ）に示すＲ／Ｗ１５１ａをＳＲＡＭ１２４ａに出力し、図４（ｄ）に示すＲ／Ｗ１５１ｂをＳＲＡＭ１２４ｂに出力する。ＳＲＡＭ１２４ａはＲ／Ｗ１５１ａによって、図４（ｆ）に示すようデータ入力状態となる。一方、ＳＲＡＭ１２４ｂはＲ／Ｗ１５１ｂによって、図４（ｇ）に示すようデータ出力状態となる。これにより、ＳＲＡＭ１２４ｂに記憶されていたデータがＳＲＡＭ１２４ｂからＳＲＡＭ１２４ａに一括転送される。転送完了後、ＭＥＭＣ１５０から電源制御回路１４０に図４（ｅ）に示すデータ転送完了信号１５２を出力する。データ転送完了信号１５２に基づいて電源制御回路１４０は、図４（ｈ）に示すようＳＲＡＭ１２４ｂ及びＭＥＭＣ１５０に対してバックアップ電源１４３の供給を停止する。   The MEMC 150 outputs the R / W 151a shown in FIG. 4C to the SRAM 124a based on the standby release request signal 145, and outputs the R / W 151b shown in FIG. 4D to the SRAM 124b. The SRAM 124a enters the data input state as shown in FIG. 4 (f) by the R / W 151a. On the other hand, the SRAM 124b enters the data output state as shown in FIG. 4G by the R / W 151b. As a result, the data stored in the SRAM 124b is collectively transferred from the SRAM 124b to the SRAM 124a. After the transfer is completed, the MEMC 150 outputs a data transfer completion signal 152 shown in FIG. Based on the data transfer completion signal 152, the power supply control circuit 140 stops supplying the backup power supply 143 to the SRAM 124b and the MEMC 150 as shown in FIG.

このようにして、ＳＲＡＭ１２４ａにメイン電源１４２の供給され、ＣＰＵ１２１、ＣＧ１２６等の全回路はその動作が再開される。また、ＳＲＡＭ１２４ｂからデータが転送されるため、通常動作再開時にＳＲＡＭ１２４ａに記憶されるデータはスタンバイ前と同じデータとなる。また、ＳＲＡＭ１２４ａにしきい値の低いものを用いているため、通常動作時における揮発性メモリ１２４へのアクセススピードを損なわずにリーク電流を低減することができる。   In this way, the main power supply 142 is supplied to the SRAM 124a, and the operation of all the circuits such as the CPU 121 and the CG 126 is resumed. Further, since the data is transferred from the SRAM 124b, the data stored in the SRAM 124a when the normal operation is resumed is the same data as before the standby. Further, since the SRAM 124a having a low threshold value is used, the leakage current can be reduced without impairing the access speed to the volatile memory 124 during the normal operation.

本発明にかかるシングルチップ・マイクロコンピュータはしきい値の低いＳＲＡＭ１２４ａ及びしきい値の高いＳＲＡＭ１２４ｂとを備えている。このような、しきい値の異なるＳＲＡＭはチャネル幅を異なるＲＡＭを搭載することにより、実現することができる。そして、通常動作時は高速動作可能なＳＲＡＭ１２４ａを使用し、スタンバイ時はリーク電流の少ないＳＲＡＭ１２４ｂを使用している。これにより、アクセススピードを損なわずにリーク電流を低減することができ、スタンバイモードによる消費電力低減を向上することができる。また、揮発性メモリ１２４に対して書き換え回数に制限のないＳＲＡＭを使用しているため、スタンバイモードを頻繁に使用して細かな電力制御を行うことが可能になる。   The single chip microcomputer according to the present invention includes a low threshold SRAM 124a and a high threshold SRAM 124b. Such SRAMs having different threshold values can be realized by mounting RAMs having different channel widths. The SRAM 124a capable of high-speed operation is used during normal operation, and the SRAM 124b with low leakage current is used during standby. Thereby, the leakage current can be reduced without impairing the access speed, and the power consumption reduction in the standby mode can be improved. Further, since an SRAM with no limit on the number of rewrites is used for the volatile memory 124, it becomes possible to perform fine power control by frequently using the standby mode.

本発明では、上述のように、不揮発性メモリに代えてバックアップ電源付きの揮発性メモリを使用している。そして、バックアップ電源付きの揮発性メモリはスタンバイモード時にデータ退避元の揮発性メモリよりもしきい値電圧（Ｖｔｈ）が高いものを使用することでリーク電流を低減している。上述に示した制御方法により半導体装置のスタンバイモードを制御することにより、消費電力を低減することができる。   In the present invention, as described above, a volatile memory with a backup power source is used instead of the nonvolatile memory. The volatile memory with a backup power source uses a memory having a higher threshold voltage (Vth) than the volatile memory from which data is saved in the standby mode, thereby reducing leakage current. Power consumption can be reduced by controlling the standby mode of the semiconductor device by the control method described above.

メモリを備えたＬＳＩにおいて、ＲＡＭへのアクセススピードを損なうことなく、スタンバイ時におけるリーク電流を低減することが可能になり、低消費電力化を図ることができる。Ｅ２ＰＲＯＭのような不揮発性メモリにある消去、書き込み回数制限がＳＲＡＭのような揮発性メモリにはないため、スタンバイモードを頻繁に使用することができる。よって、細かな電力制御を行うことが可能になり、消費電力を低減することができる。 In an LSI provided with a memory, it is possible to reduce a leakage current during standby without impairing the access speed to the RAM, thereby reducing power consumption. The standby mode can be frequently used because there is no erasure / write limit in the nonvolatile memory such as E 2 PROM in the volatile memory such as SRAM. Therefore, fine power control can be performed and power consumption can be reduced.

従来のシングルチップ・マイクロコンピュータの構成を示すブロック図である。It is a block diagram which shows the structure of the conventional single chip microcomputer. 本発明にかかるシングルチップ・マイクロコンピュータの構成を示すブロック図である。It is a block diagram which shows the structure of the single chip microcomputer concerning this invention. 本発明のシングルチップ・マイクロコンピュータにおけるＳＲＡＭの構成を示すブロック図である。It is a block diagram which shows the structure of SRAM in the single chip microcomputer of this invention. 本発明のマイクロコンピュータの動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the microcomputer of this invention.

符号の説明Explanation of symbols

２０ シングルチップ・マイクロコンピュータ、２１ ＣＰＵ、２２ バスライン、
２３ ＲＯＭ、２４ 不揮発性メモリ、２４ａ ＳＲＡＭ、２４ｂ Ｅ２ＰＲＯＭ、
２５ Ｉ／Ｏポート、２６ クロック発生器、２７ 入出力端子、
３０ スタンバイ制御回路、３１ 電源電圧検出回路、３２ 入力端子、
１２０ シングルチップ・マイクロコンピュータ、１２１ ＣＰＵ、１２２ バスライン
１２３ ＲＯＭ、１２４ 揮発性メモリ、１２４ａ 第１のＳＲＡＭ、
１２４ｂ 第２のＳＲＡＭ、１２５ Ｉ／Ｏポート、１２６ クロック発生器、
１２７ 入出力端子、１３０ スタンバイ制御回路、１３１ 電源電圧検出回路、
１３２ 入力端子、１４０ 電源制御回路、１４２ メイン電源、
１４３ バックアップ電源、１４４ スタンバイ起動要求信号、
１４５ スタンバイ解除要求信号、１５０ メモリコントローラ（ＭＥＭＣ）、
１５１ Ｒｅａｄ／Ｗｒｉｔｅ制御信号（Ｒ／Ｗ）、
１５１ Ｒｅａｄ／Ｗｒｉｔｅ制御信号（Ｒ／Ｗ）、１５２ データ転送完了信号 20 single-chip microcomputer, 21 CPU, 22 bus lines,
23 ROM, 24 Non-volatile memory, 24a SRAM, 24b E 2 PROM,
25 I / O ports, 26 clock generators, 27 I / O terminals,
30 standby control circuit, 31 power supply voltage detection circuit, 32 input terminal,
120 single-chip microcomputer, 121 CPU, 122 bus line 123 ROM, 124 volatile memory, 124a first SRAM,
124b second SRAM, 125 I / O port, 126 clock generator,
127 input / output terminal, 130 standby control circuit, 131 power supply voltage detection circuit,
132 input terminals, 140 power supply control circuit, 142 main power supply,
143 backup power supply, 144 standby activation request signal,
145 standby release request signal, 150 memory controller (MEMC),
151 Read / Write control signal (R / W),
151 Read / Write control signal (R / W), 152 Data transfer completion signal

Claims (6)

第１のＳＲＡＭと、
前記第１のＳＲＡＭよりもしきい値の高い第２のＳＲＡＭと、
少なくとも一部の回路の動作を停止させるスタンバイ状態にするか否かを制御するスタンバイ制御回路と、
前記スタンバイ制御回路からの信号に基づいて前記第１のＳＲＡＭ及び前記第２のＳＲＡＭに供給する電源を制御する電源制御回路と、
前記スタンバイ制御回路からの信号に基づいて前記第１のＳＲＡＭと前記第２のＳＲＡＭとの間のデータ転送を制御するメモリコントローラとを備え、
前記スタンバイ制御回路からのスタンバイ起動要求信号に基づいて、前記電源制御回路が前記第２のＳＲＡＭに電源供給を開始した後、前記メモリコントローラが前記第１のＳＲＡＭから前記第２のＳＲＡＭにデータを転送させ、
前記スタンバイ制御回路からのスタンバイ解除要求信号に基づいて、前記メモリコントローラが前記第２のＳＲＡＭから前記第１のＳＲＡＭにデータを転送した後、前記電源制御回路が前記第２のＳＲＡＭに対して電源供給を停止する半導体装置。 A first SRAM;
A second SRAM having a threshold value higher than that of the first SRAM;
A standby control circuit for controlling whether or not to enter a standby state for stopping the operation of at least some of the circuits;
A power supply control circuit for controlling power supplied to the first SRAM and the second SRAM based on a signal from the standby control circuit;
A memory controller that controls data transfer between the first SRAM and the second SRAM based on a signal from the standby control circuit;
Based on a standby activation request signal from the standby control circuit, after the power supply control circuit starts supplying power to the second SRAM, the memory controller transfers data from the first SRAM to the second SRAM. Transfer
After the memory controller transfers data from the second SRAM to the first SRAM based on a standby release request signal from the standby control circuit, the power supply control circuit supplies power to the second SRAM. A semiconductor device that stops supply. 前記メモリコントローラが前記第１のＳＲＡＭから前記第２のＳＲＡＭにデータを転送させた後、前記電源制御回路が前記第１のＳＲＡＭへの電源を遮断し、
前記スタンバイ制御回路からのスタンバイ解除要求信号に基づいて、前記第１のＳＲＡＭに対して前記電源制御回路が電源供給を再開した後、前記メモリコントローラが前記第２のＳＲＡＭから前記第１のＳＲＡＭにデータを転送される請求項１記載の半導体装置。 After the memory controller transfers data from the first SRAM to the second SRAM, the power control circuit shuts off the power to the first SRAM,
Based on a standby release request signal from the standby control circuit, after the power supply control circuit resumes power supply to the first SRAM, the memory controller changes from the second SRAM to the first SRAM. 2. The semiconductor device according to claim 1, wherein data is transferred. 前記第１のＳＲＡＭと前記第２のＳＲＡＭとの間でデータが一括して転送されることを特徴とする請求項１又は２記載の半導体装置。   3. The semiconductor device according to claim 1, wherein data is collectively transferred between the first SRAM and the second SRAM. 前記第１のＳＲＡＭと前記第２のＳＲＡＭがシングルチップ・マイクロコンピュータに設けられていることを特徴とする請求項１乃至４いずれかに記載の半導体装置。   5. The semiconductor device according to claim 1, wherein the first SRAM and the second SRAM are provided in a single chip microcomputer. 第１のＳＲＡＭと、
前記第１のＳＲＡＭよりもしきい値の高い第２のＳＲＡＭとを備える半導体装置に対して少なくとも一部の回路の動作を停止させるスタンバイモードの制御を行う半導体装置の制御方法であって、
前記スタンバイモードを起動させるスタンバイ起動要求信号に基づいて前記第２のＲＡＭに電源供給を開始するステップと、
前記電源が供給された第２のＳＲＡＭに前記第１のＳＲＡＭからデータを転送するステップと、
前記スタンバイモード起動要求信号に基づいて起動されたスタンバイモードを解除するスタンバイモード解除要求信号に基づいて、前記第２のＲＡＭから前記第１のＲＡＭにデータを転送するステップと、
前記第１のＲＡＭにデータ転送が完了した前記第２のＲＡＭに対する電源供給を停止するステップとを備える半導体装置の制御方法。 A first SRAM;
A method for controlling a semiconductor device, wherein a semiconductor device including a second SRAM having a threshold value higher than that of the first SRAM is controlled in a standby mode in which operation of at least some of the circuits is stopped.
Starting power supply to the second RAM based on a standby activation request signal for activating the standby mode;
Transferring data from the first SRAM to a second SRAM to which the power is supplied;
Transferring data from the second RAM to the first RAM based on a standby mode cancellation request signal for canceling the standby mode activated based on the standby mode activation request signal;
A method of controlling a semiconductor device, comprising: stopping power supply to the second RAM after data transfer to the first RAM is completed. 前記第２のＳＲＡＭに前記第１のＳＲＡＭからデータが転送された後、前記第１のＳＲＡＭの電源供給を停止するステップをさらに備え、
前記スタンバイモード解除要求信号に基づいて、前記第１のＲＡＭに電源供給を再開した後、前記第２のＲＡＭから前記第１のＲＡＭにデータを転送することを特徴とする請求項５記載の半導体装置の制御方法。

A step of stopping the power supply of the first SRAM after data is transferred from the first SRAM to the second SRAM;
6. The semiconductor device according to claim 5, wherein after the supply of power to the first RAM is resumed based on the standby mode release request signal, data is transferred from the second RAM to the first RAM. Control method of the device.

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