JP2005321921A - Serial data transfer device, image output device, image input device and image forming device - Google Patents
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Abstract
Description
本発明は、画像出力装置、画像入力装置、画像形成装置等の画像機器用のシリアルデータ転送装置、並びにこれらの画像機器に関する。 The present invention relates to an image output device, an image input device, a serial data transfer device for an image device such as an image forming device, and the like, and these image devices.
一般に、画像データその他のデータを扱うプリンタ、スキャナ或いはこれらを備えるデジタル複写機、MFP等の画像形成装置のような画像機器では、デバイス間のインタフェースにPCIバスが使用されている。しかし、パラレル方式のPCIバスでは、レーシングやスキューなどの問題があり、高速・高画質の画像機器に使用するには、転送レートが低い段階にきており、最近では、PCIバスのようなパラレル方式のインタフェースに代わる高速シリアルインタフェースの使用が検討されている。 Generally, a PCI bus is used as an interface between devices in an image apparatus such as a printer that handles image data and other data, a scanner, a digital copying machine including these, and an image forming apparatus such as an MFP. However, the parallel PCI bus has problems such as racing and skew, and the transfer rate has been low for use in high-speed and high-quality image equipment. The use of a high-speed serial interface as an alternative to the system interface is being studied.
特に、PCIバス方式の後継規格に当るPCI Express(登録商標)なるインタフェースも提案され、実用化の段階にきている(例えば、非特許文献1参照)。 In particular, an interface called PCI Express (registered trademark) corresponding to a successor standard of the PCI bus system has been proposed and is now in a practical stage (see, for example, Non-Patent Document 1).
ところが、非特許文献1等に記述されているPCI Express 規格の場合、その物理層(ポート/レーン/リンク)構成としては、双方向とも同一構成(ペア構成)を前提としているため、例えば、スキャナやプリンタなどに適用した場合には、データの流れが一方向に過ぎないにも拘らずインタフェースのパフォーマンスが高すぎその信号線(物理層の電気サブブロック)に無駄が生じ、コスト面・消費電力の点で欠点を有する。 However, in the case of the PCI Express standard described in Non-Patent Document 1, etc., the physical layer (port / lane / link) configuration is premised on the same configuration (pair configuration) in both directions. If the data flow is only in one direction, the performance of the interface is too high, and the signal line (physical layer electrical sub-block) is wasted. There are disadvantages in this respect.
ちなみに、特許文献1によれば、コントローラとプリンタエンジンとを結ぶインタフェースを制御線とデータ線とに分け、制御線は双方向、データ線は片方向でやりとりするようにした技術が開示されている。しかしながら、データ転送の向きに応じた信号線の数のみについて規定されているだけであり、高速シリアルデータ通信、特にPCI Express 規格に従う高速シリアルデータ通信の場合に、その物理層構成等にどのように適用するか等については言及されておらず、不十分である。 Incidentally, Patent Document 1 discloses a technique in which an interface connecting a controller and a printer engine is divided into a control line and a data line, the control line is bidirectional, and the data line is exchanged in one direction. . However, only the number of signal lines according to the direction of data transfer is specified, and in the case of high-speed serial data communication, especially high-speed serial data communication according to the PCI Express standard, how is the physical layer configuration, etc. There is no mention of whether to apply it, and it is insufficient.
本発明の目的は、高速シリアルデータ通信、特にPCI Express 規格に従う高速シリアルデータ通信を画像機器に適用する場合に、コスト面・消費電力面等で有利で無駄の少ないインタフェース機能を発揮できるようにすることである。 An object of the present invention is to provide an interface function that is advantageous in terms of cost, power consumption, and the like when a high-speed serial data communication, in particular, a high-speed serial data communication conforming to the PCI Express standard is applied to an imaging device. That is.
請求項1記載の発明の画像機器用のシリアルデータ転送装置は、少なくとも1つの双方向転送路を含み、データ転送方向により信号線の数の異なる物理層を備える。 A serial data transfer device for an image device according to a first aspect of the present invention includes at least one bidirectional transfer path, and includes physical layers having different numbers of signal lines depending on the data transfer direction.
請求項2記載の発明は、請求項1記載のシリアルデータ転送装置において、前記物理層は、PCI Express規格に準拠し、信号線に相当するレーンの数の制御を当該物理層の論理サブブロックのデジタル送受信部で行う。 According to a second aspect of the present invention, in the serial data transfer device according to the first aspect, the physical layer conforms to the PCI Express standard, and the number of lanes corresponding to the signal line is controlled in the logical sub-block of the physical layer. This is done with the digital transceiver.
請求項3記載の発明は、請求項2記載のシリアルデータ転送装置において、前記物理層の上位のトランザクション層及びデータリンク層は、PCI Express仕様に準ずる。 According to a third aspect of the present invention, in the serial data transfer device according to the second aspect, the transaction layer and data link layer above the physical layer conform to the PCI Express specification.
請求項4記載の発明の画像出力装置は、少なくとも、画像出力エンジンと、この画像出力エンジンを制御駆動するコントローラと、このコントローラと前記画像出力エンジンとの間を接続する請求項1ないし3の何れか一記載のシリアルデータ転送装置によるインタフェースとを備え、前記シリアルデータ転送装置は、信号線の数の異なる物理層構造により、前記コントローラと前記画像出力エンジンとの間で各種制御信号をやりとりする双方向通信可能な双方向転送路による制御線と、転送方向を前記コントローラから前記画像出力エンジンへとして画像データの片方向通信を行うデータ線と、を備える。 4. The image output apparatus according to claim 4, wherein at least the image output engine, a controller for controlling and driving the image output engine, and the controller and the image output engine are connected. And the serial data transfer device exchanges various control signals between the controller and the image output engine by means of physical layer structures with different numbers of signal lines. And a data line for performing one-way communication of image data with a transfer direction from the controller to the image output engine.
請求項5記載の発明は、請求項4記載の画像出力装置において、前記画像出力エンジンは、カラー用各色成分に対応した複数の出力機構を持ち、前記シリアルデータ転送装置は、片方向通信を行うデータ線として、前記カラー用各色成分に対応する複数のデータ線を備える。 According to a fifth aspect of the present invention, in the image output device according to the fourth aspect, the image output engine has a plurality of output mechanisms corresponding to color components for color, and the serial data transfer device performs one-way communication. As data lines, a plurality of data lines corresponding to the color components for color are provided.
請求項6記載の発明の画像入力装置は、少なくとも、画像入力エンジンと、この画像入力エンジンを制御駆動するコントローラと、このコントローラと前記画像入力エンジンとの間を接続する請求項1ないし3の何れか一記載のシリアルデータ転送装置によるインタフェースとを備え、前記シリアルデータ転送装置は、信号線の数の異なる物理層構造により、前記コントローラと前記画像入力エンジンとの間で各種制御信号をやりとりする双方向通信可能な双方向転送路による制御線と、転送方向を前記画像入力エンジンから前記コントローラへとして画像データの片方向通信を行うデータ線と、を備える。
6. The image input device according to
請求項7記載の発明は、請求項6記載の画像入力装置において、前記画像入力エンジンは、カラー用各色成分に対応した複数の入力機構を持ち、前記シリアルデータ転送装置は、片方向通信を行うデータ線として、前記カラー用各色成分に対応する複数のデータ線を備える。 According to a seventh aspect of the present invention, in the image input device according to the sixth aspect, the image input engine has a plurality of input mechanisms corresponding to color components for color, and the serial data transfer device performs one-way communication. As data lines, a plurality of data lines corresponding to the color components for color are provided.
請求項8記載の発明の画像形成装置は、画像出力エンジン及び画像入力エンジンを制御駆動するコントローラを含み、請求項4又は5記載の画像出力装置と、請求項6又は7記載の画像入力装置と、を備える。 An image forming apparatus according to an eighth aspect of the present invention includes an image output engine and a controller for controlling and driving the image input engine, the image output apparatus according to the fourth or fifth aspect, and the image input apparatus according to the sixth or seventh aspect; .
本発明によれば、各種画像機器におけるインタフェースとなるシリアルデータ転送装置について、少なくとも1つの双方向転送路を含み、データ転送方向により信号線の数の異なる物理層を備えるので、最低限の制御機能を確保した上で、データ転送方向により規定される信号線数で済む物理層構成となり、コスト面・消費電力面等で有利で無駄の少ないインタフェース機能を発揮させることができる。特に、PCI Express規格による高速シリアル転送を考慮した場合には、その物理層の論理サブブロックのデジタル送受信部でレーンの数の制御を行わせることにより容易に実現できる上に、物理層の上位のトランザクション層及びデータリンク層は、PCI Express仕様に準ずるものとすることにより、インタフェースとしての汎用性を高めることができる。 According to the present invention, the serial data transfer device serving as an interface in various image devices includes at least one bidirectional transfer path and includes physical layers having different numbers of signal lines depending on the data transfer direction. In addition, the physical layer configuration requires only the number of signal lines defined by the data transfer direction, and an interface function that is advantageous in terms of cost, power consumption, and the like, and that is less wasteful can be exhibited. In particular, when considering high-speed serial transfer according to the PCI Express standard, it can be easily realized by controlling the number of lanes in the digital transmission / reception unit of the logical sub-block of the physical layer. By making the transaction layer and the data link layer conform to the PCI Express specification, versatility as an interface can be enhanced.
このようなシリアルデータ転送装置を、データ転送方向が一方向となるプリンタのような画像出力装置やスキャナのような画像入力装置、さらには、これらを併せ持つデジタル複写機、MFPのような画像形成装置等の画像機器に適用することにより、そのメリットを最大限発揮させることができる。 Such a serial data transfer device includes an image output device such as a printer in which the data transfer direction is one direction, an image input device such as a scanner, a digital copier having both of them, and an image forming device such as an MFP. By applying to image equipment such as the above, the merit can be maximized.
本発明を実施するための最良の形態について図面を参照して説明する。 The best mode for carrying out the present invention will be described with reference to the drawings.
[PCI Express規格の概要]
まず、本実施の形態は高速シリアルバスの一つであるPCI Express(登録商標)に準拠するものであり、本実施の形態の前提として当該PCI Express規格の概要について、非特許文献1の一部抜粋により説明する。ここに、高速シリアルバスとは、1本の伝送路を用いてシリアル(直列)伝送により高速(100Mbps程度以上)にデータをやり取りすることができるインタフェースを意味する。
[Outline of PCI Express standard]
First, this embodiment conforms to PCI Express (registered trademark), which is one of high-speed serial buses. As a premise of this embodiment, an outline of the PCI Express standard is a part of Non-Patent Document 1. Explained with excerpts. Here, the high-speed serial bus means an interface capable of exchanging data at high speed (about 100 Mbps or more) by serial (serial) transmission using a single transmission line.
PCI Expressは、PCIの後継規格としてコンピュータ全般に通用する標準拡張バスとして規格化されたバスであり、概略的には、低電圧差動信号伝送、ポイントツーポイントで送受信独立の通信チャネル、パケット化されたスプリットトランザクション、リンク構成の違いによる高いスケーラビリティなどの特徴を持つ。 PCI Express is a standardized expansion bus that can be used for all computers as a successor to PCI. In general, low-voltage differential signal transmission, point-to-point independent communication channels, and packetization Split transactions and high scalability due to differences in link configuration.
図1に既存のPCIシステム、図2にPCI Expressシステムの各々の構成例を示す。既存のPCIシステムにあっては、CPU100やAGPグラフィックス101やメモリ102が接続されたホストブリッジ103に対して、PCI-X(PCIの上位互換規格)デバイス104a,104bがPCI-Xブリッジ105aを介して接続されたり、PCI-Xデバイス104c,104dが接続されたPCI-Xブリッジ105bやPCIバススロット106が接続されたPCIブリッジ107がPCI-Xブリッジ105cを介して接続されたりしたツリー構造(木構造)とされている。
FIG. 1 shows a configuration example of an existing PCI system, and FIG. 2 shows a configuration example of a PCI Express system. In the existing PCI system, PCI-X (PCI upward compatible standard) devices 104a and 104b connect the PCI-
これに対して、PCI Expressシステムにあっては、CPU110やメモリ111が接続されたルートコンプレックス112に対して、PCI Expressグラフィックス113がPCI Express114aにより接続され、また、エンドポイント115aやレガシーエンドポイント116aがPCI Express114bにより接続されたスイッチ117aがPCI Express114cにより接続され、さらには、エンドポイント115bやレガシーエンドポイント116bがPCI Express114dにより接続されたスイッチ117bやPCIバススロット118が接続されたPCIブリッジ119がPCI Express114eにより接続されたスイッチ117cがPCI Express114fにより接続されたツリー構造(木構造)とされている。
On the other hand, in the PCI Express system, the PCI Express
実際に想定されるPCI Expressプラットホーム例を図3に示す。図示例は、ディスクトップ/モバイルへの適用例を示し、CPU121がCPUホストバス122により接続され、メモリ123が接続されたメモリハブ124(ルートコンプレックスに相当する)に対して、例えば、グラフィックス125がx16のPCI Express126aにより接続され、また、変換機能を有するI/Oハブ127がPCI Express126bにより接続されている。このI/Oハブ127には、例えば、Serial ATA128によりメモリ129が接続され、LPC130によりローカルI/O131が接続され、USB 2.0132やPCIバススロット133が接続されている。さらには、I/Oハブ127には、PCI Express126cによりスイッチ134が接続され、このスイッチ134には、各々、PCI Express126d,126e,126fによりモバイルドック135、ギガビットイーサネット(イーサネットは登録商標)136、アドインカード137が接続されている。
An example of an actually assumed PCI Express platform is shown in FIG. The illustrated example shows an application example to a desktop / mobile. For example,
即ち、PCI Expressシステムでは、従来のPCI,PCI-X,AGPといったバスがPCI Expressで置き換わり、既存のPCI/PCI-Xデバイスを接続するためにブリッジが使用される。チップセット間の接続もPCI Express接続となり、IEEE1394,Serial ATA,USB 2.0などの既存のバスはI/OハブによりPCI Expressに接続される。 That is, in the PCI Express system, the conventional PCI, PCI-X, AGP bus is replaced with PCI Express, and a bridge is used to connect an existing PCI / PCI-X device. Connection between chipsets is also PCI Express connection, and existing buses such as IEEE1394, Serial ATA, and USB 2.0 are connected to PCI Express by an I / O hub.
[PCI Expressの構成要素]
A.ポート(Port)/レーン(Lane)/リンク(Link)
図4に物理層の構造を示す。ポートは、物理的には同一半導体内にあり、リンクを形成するトランスミッタ/レシーバの集合で、論理的にはコンポーネント間を1対1で接続(ポイント・ツー・ポイント)するインタフェースを意味する。転送レートは、例えば片方向2.5Gbpsとされている(将来的には、5Gbpsや10Gbpsが想定されている)。レーンは、例えば0.8Vの差動信号ペアのセットで、送信側の信号ペア(2本)、受信側の信号ペア(2本)からなる。リンクは、2つのポートとその間を結ぶレーンの集まりであり、コンポーネント間のデュアルシンプレックス通信バスである。「xNリンク」はN本のレーンから構成され、現在の規格では、N=1,2,4,8,16,32が定義されている。図示例は、x4リンク例である。例えば、図5に示すように、デバイスA,B間を結ぶこのレーン幅Nを可変することにより、スケーラブルなバンド幅を構成することが可能となる。
[Components of PCI Express]
A. Port / Lane / Link
FIG. 4 shows the structure of the physical layer. A port is a set of transmitters / receivers that are physically in the same semiconductor and form a link, and logically means an interface that connects components one-to-one (point-to-point). The transfer rate is, for example, one-way 2.5 Gbps (in the future, 5 Gbps or 10 Gbps is assumed). The lane is, for example, a set of 0.8 V differential signal pairs, and includes a transmission-side signal pair (two) and a reception-side signal pair (two). A link is a collection of lanes connecting two ports and the two ports, and is a dual simplex communication bus between components. The “xN link” is composed of N lanes, and N = 1, 2, 4, 8, 16, 32 are defined in the current standard. The illustrated example is an x4 link example. For example, as shown in FIG. 5, by changing the lane width N connecting the devices A and B, a scalable bandwidth can be configured.
B.ルートコンプレックス(Root Complex)
ルートコンプレックス112は、I/O構造の最上位に位置し、CPUやメモリサブシステムをI/Oに接続する。ブロック図などでは、図3に示すように、「メモリハブ」と記述されることが多い。ルートコンプレックス112(又は、124)は、1つ以上のPCI Expressポート(ルートポート)(図2中では、ルートコンプレックス112中の四角で示す)を持ち、各々のポートは独立したI/O階層ドメインを形成する。I/O階層ドメインは、単純なエンドポイントである場合(例えば、図2中のエンドポイント115a側の例)や、多数のスイッチやエンドポイントから形成される場合(例えば、図2中のエンドポイント115bやスイッチ117b,115c側の例)がある。
B. Root Complex
The root complex 112 is located at the highest level of the I / O structure, and connects the CPU and the memory subsystem to the I / O. In a block diagram or the like, as shown in FIG. 3, it is often described as “memory hub”. The root complex 112 (or 124) has one or more PCI Express ports (root ports) (indicated by squares in the root complex 112 in FIG. 2), and each port is an independent I / O hierarchical domain. Form. The I / O hierarchical domain is a simple endpoint (for example, the example of the endpoint 115a side in FIG. 2), or is formed from a large number of switches and endpoints (for example, the endpoint in FIG. 2). 115b and switches 117b and 115c side).
C.エンドポイント(End Point)
エンドポイント115は、タイプ00hのコンフィグレーション空間ヘッダを持つデバイス(具体的には、ブリッジ以外のデバイス)で、レガシーエンドポイントとPCI Expressエンドポイントとに分けられる。両者の大きな違いは、PCI ExpressエンドポイントはBAR(ベースアドレスレジスタ)で基本的にI/Oポートリソースを要求せず、このためI/Oリクエストを要求しない。また、PCI Expressエンドポイントは、ロックリクエストもサポートしていない。
C. End point
The
D.スイッチ(Switch)
スイッチ117(又は、134)は、2つ以上のポートを結合し、ポート間でのパケットルーティングを行う。コンフィグレーションソフトウェアからは、当該スイッチは、図6に示すように、仮想PCI-PCIブリッジ141の集合体として認識される。図中、両矢印はPCI Expressリンク114(又は、126)を示し、142a〜142dはポートを示す。このうち、ポート142aはルートコンプレックスに近い方のアップストリームポートであり、ポート142b〜142dはルートコンプレックスから遠い方のダウンストリームポートである。
D. Switch
The switch 117 (or 134) couples two or more ports and performs packet routing between the ports. From the configuration software, the switch is recognized as a collection of virtual PCI-PCI bridges 141 as shown in FIG. In the figure, double-headed arrows indicate PCI Express links 114 (or 126), and 142a to 142d indicate ports. Of these, the port 142a is an upstream port closer to the root complex, and the
E.PCI Express114e−PCIブリッジ119
PCI ExpressからPCI/PCI-Xへの接続を提供する。これにより、既存のPCI/PCI-XデバイスをPCI Expressシステム上で使用することができる。
Provides connection from PCI Express to PCI / PCI-X. Thereby, an existing PCI / PCI-X device can be used on the PCI Express system.
[階層アーキテクチャ]
従来のPCIのアーキテクチャは、図7(a)に示すように、プロトコルとシグナリングが密接に関連する構造であり階層という考え方はなかったが、PCI Expressでは、図7(b)に示すように、一般的な通信プロトコルやInfiniBandのように、独立した階層構造とされ、各層に分けて仕様が定義されている。即ち、最上位のソフトウェア層151、最下位の機構(メカニカル)部152間に、トランザクション層153、データリンク層154、物理層155を持つ構造とされている。これにより、各層のモジュール性が確保され、スケーラビリティを持たせることやモジュールの再利用が可能となる。例えば、新たな信号コーディング方式や伝送媒体を採用する場合、物理層を変更するだけでデータリンク層やトランザクション層は変更せずに対応できる。
[Hierarchical architecture]
As shown in FIG. 7 (a), the conventional PCI architecture has a structure in which protocols and signaling are closely related and has no concept of hierarchy. In PCI Express, as shown in FIG. 7 (b), Like general communication protocols and InfiniBand, it has an independent hierarchical structure, and specifications are defined for each layer. In other words, the
PCI Expressのアーキテクチャの中心となるのは、トランザクション層153、データリンク層154、物理層155であり、各々図8を参照して説明する以下のような役割を持つ。
The core of the PCI Express architecture is a
A.トランザクション層153
トランザクション層153は、最上位に位置し、トランザクションレイヤパケット(TLP)の組み立て、分解機能を持つ。トランザクションレイヤパケット(TLP)は、リード/ライト、各種イベントといったトランザクションの伝達に用いられる。また、トランザクション層153は、トランザクションレイヤパケット(TLP)のためのクレジットを用いたフロー制御を行う。各層153〜155におけるトランザクションレイヤパケット(TLP)の概要を図9に示す(詳細は、後述する)。
The
B.データリンク層154
データリンク層154の主な役割は、エラー検出/訂正(再送)によりトランザクションレイヤパケット(TLP)のデータ完全性を保証することと、リンク管理である。データリンク層154間では、リンク管理やフロー制御のためのパケットのやり取りを行う。このパケットは、トランザクションレイヤパケット(TLP)と区別するために、データリンクレイヤパケット(DLLP)と呼ばれる。
B.
The main role of the
C.物理層155
物理層155は、ドライバ、入力バッファ、パラレル−シリアル/シリアル−パラレル変換器、PLL、インピーダンス整合回路といったインタフェース動作に必要な回路を含んでいる。また、論理的な機能としてインタフェースの初期化・保守の機能を持つ。物理層155は、データリンク層154/トランザクション層153を実際のリンクで使用される信号技術から独立させる役目も持っている。
The
なお、PCI Expressのハードウェア構成上、エンベデッド・クロックという技術を採用しており、クロック信号はなく、クロックのタイミングはデータ信号中に埋め込まれており、受信側でデータ信号のクロスポイントを基にクロックを抽出する方式とされている。 The PCI Express hardware configuration uses a technology called embedded clock, there is no clock signal, the clock timing is embedded in the data signal, and the receiving side is based on the crosspoint of the data signal. The clock is extracted.
[コンフィグレーション空間]
PCI Expressは、従来のPCIと同様にコンフィグレーション空間を持つが、その大きさは従来のPCIが256バイトであるのに対して、図10に示すように、4096バイトへと拡張されている。これにより、多数のデバイス固有レジスタセットを必要とするデバイス(ホストブリッジなど)に対しても、将来的に十分な空間が確保されている。PCI Expressでは、コンフィグレーション空間へのアクセスは、フラットなメモリ空間へのアクセス(コンフィグレーションリード/ライト)で行われ、バス/デバイス/機能/レジスタ番号はメモリアドレスにマップされている。
[Configuration space]
PCI Express has a configuration space like conventional PCI, but its size is expanded to 4096 bytes as shown in FIG. 10, whereas conventional PCI has 256 bytes. As a result, sufficient space is secured in the future even for devices (such as host bridges) that require a large number of device-specific register sets. In PCI Express, the configuration space is accessed by accessing a flat memory space (configuration read / write), and the bus / device / function / register number is mapped to a memory address.
当該空間の先頭256バイトは、PCIコンフィグレーション空間として、BIOSや従来のOSからI/Oポートを使用した方法でもアクセスできる。従来のアクセスをPCI Expressでのアクセスに変換する機能は、ホストブリッジ上に実装される。00hから3FhまではPCI2.3互換のコンフィグレーションヘッダとなっている。これにより、PCI Expressで拡張された機能以外であれば、従来のOSやソフトウェアをそのまま使用することができる。即ち、PCI Expressにおけるソフトウェア層は、既存のPCIと互換性を保ったロード・ストア・アーキテクチャ(プロセッサが直接I/Oレジスタをアクセスする方式)を継承している。しかし、PCI Expressで拡張された機能(例えば、同期転送やRAS(Reliability,Availability and Serviceability)などの機能)を使用するには、4KバイトのPCI Express拡張空間にアクセスできるようにする必要がある。 The first 256 bytes of the space can be accessed as a PCI configuration space by a method using an I / O port from a BIOS or a conventional OS. The function of converting conventional access to PCI Express access is implemented on the host bridge. From 00h to 3Fh, it is a PCI2.3 compatible configuration header. As a result, a conventional OS and software can be used as they are except for functions extended by PCI Express. That is, the software layer in PCI Express inherits a load / store architecture (a method in which a processor directly accesses an I / O register) that is compatible with the existing PCI. However, in order to use functions expanded by PCI Express (for example, functions such as synchronous transfer and RAS (Reliability, Availability and Serviceability)), it is necessary to make it possible to access a 4 Kbyte PCI Express expansion space.
なお、PCI Expressとしては様々なフォームファクタ(形状)が考えられるが、具体化している例としては、アドインカード、プラグインカード(NEWCARD)、Mini PCI Expressなどがある。 Various form factors (shapes) are conceivable as PCI Express. Examples of specific examples include add-in cards, plug-in cards (NEWCARD), and Mini PCI Express.
[PCI Express のアーキテクチャの詳細]
PCI Express のアーキテクチャの中心となっているトランザクション層153、データリンク層154、物理層155について、各々詳細に説明する。
[PCI Express architecture details]
The
A.トランザクション層153
トランザクション層153の主な役割は、前述したように、上位のソフトウェア層151と下位のデータリンク層154との間でトランザクションレイヤパケット(TLP)の組み立てと分解を行うことである。
The main role of the
a.アドレス空間とトランザクションタイプ
PCI Expressでは、従来のPCIでサポートされていたメモリ空間(メモリ空間とのデータ転送用)、I/O空間(I/O空間とのデータ転送用)、コンフィグレーション空間(デバイスのコンフィグレーションとセットアップ用)に加えて、メッセージ空間(PCI Expressデバイス間のインバンドでのイベント通知や一般的なメッセージ送信(交換)用…割り込み要求や確認は、メッセージを「仮想ワイヤ」として使用することにより伝達される)が追加され、4つのアドレス空間が定義されている。各々の空間に対してトランザクションタイプが定義されている(メモリ空間、I/O空間、コンフィグレーション空間は、リード/ライト、メッセージ空間は基本(ベンダ定義含む))。
a. Address space and transaction type
In PCI Express, memory space (for data transfer with memory space), I / O space (for data transfer with I / O space), and configuration space (device configuration and setup) supported by conventional PCI In addition to message space (in-band event notification between PCI Express devices and general message transmission (exchange) ... Interrupt requests and confirmations are communicated by using the message as a "virtual wire" And four address spaces are defined. Transaction types are defined for each space (memory space, I / O space, configuration space is read / write, and message space is basic (including vendor definition)).
b.トランザクションレイヤパケット(TLP)
PCI Expressは、パケット単位で通信を行う。図9に示したトランザクションレイヤパケット(TLP)のフォーマットにおいて、ヘッダのヘッダ長は3DW(DWはダブルワードの略;合計12バイト)又は4DW(16バイト)で、トランザクションレイヤパケット(TLP)のフォーマット(ヘッダ長とペイロードの有無)、トランザクションタイプ、トラフィッククラス(TC)、アトリビュートやペイロード長などの情報が含まれる。パケット内の最大ペイロード長は1024DW(4096バイト)である。
b. Transaction layer packet (TLP)
PCI Express performs communication in units of packets. In the transaction layer packet (TLP) format shown in FIG. 9, the header length of the header is 3DW (DW is an abbreviation of double word; total 12 bytes) or 4DW (16 bytes), and the transaction layer packet (TLP) format ( Information such as header length and presence / absence of payload), transaction type, traffic class (TC), attribute, and payload length are included. The maximum payload length in the packet is 1024 DW (4096 bytes).
ECRCは、エンドツーエンドのデータ完全性を保証するためのもので、トランザクションレイヤパケット(TLP)部分の32ビットCRCである。これは、スイッチ内部などでトランザクションレイヤパケット(TLP)にエラーが発生した場合、LCRC(リンクCRC)ではエラーを検出できないためである(エラーとなったTLPでLCRCが再計算されるため)。 ECRC is an end-to-end data integrity guarantee and is a 32-bit CRC of the transaction layer packet (TLP) portion. This is because when an error occurs in the transaction layer packet (TLP) inside the switch or the like, the LCRC (link CRC) cannot detect the error (because the LCRC is recalculated with the TLP in error).
リクエストは、完了パケットが不要なものと必要なものとがある。 Some requests do not require a completion packet, and some requests.
c.トラフィッククラス(TC)と仮想チャネル(VC)
上位のソフトウェアは、トラフィッククラス(TC)を使用することによりトラフィックの差別化(優先度をつける)を行うことができる。例えば、映像データをネットワークのデータよりも優先して転送する、といったことが可能となる。トラフィッククラス(TC)はTC0からTC7まで8つある。
c. Traffic class (TC) and virtual channel (VC)
Upper software can differentiate (prioritize) traffic by using a traffic class (TC). For example, video data can be transferred with priority over network data. There are eight traffic classes (TC) from TC0 to TC7.
仮想チャネル(VC:Vertual Channel)は、各々独立した仮想通信バス(同一のリンクを共用する複数の独立したデータ・フロー・バッファを使用するメカニズム)で、各々がリソース(バッファやキュー)を持ち、図11に示すように、独立したフロー制御を行う。これにより、1つの仮想チャネルのバッファが満杯の状態(full)になっても、他の仮想チャネルの転送を行うことができる。つまり、物理的には1つのリンクを仮想的な複数のチャネルに分けることで、有効に使用することができる。例えば、図11中に示すように、スイッチを経由してルートのリンクが複数のデバイスに分かれる場合、各デバイスのトラフィックの優先度を制御することができる。VC0は必須で、コストパフォーマンスのトレードオフに応じてその他の仮想チャネル(VC1〜VC7)が実装される。図11中の実線矢印は、デフォルト仮想チャネル(VC0)を示し、破線矢印はその他の仮想チャネル(VC1〜VC7)を示している。 A virtual channel (VC) is an independent virtual communication bus (a mechanism that uses a plurality of independent data flow buffers sharing the same link), each having resources (buffers and queues) As shown in FIG. 11, independent flow control is performed. Thereby, even if the buffer of one virtual channel becomes full (full), the transfer of another virtual channel can be performed. In other words, it can be used effectively by physically dividing one link into a plurality of virtual channels. For example, as shown in FIG. 11, when a route link is divided into a plurality of devices via a switch, the priority of traffic of each device can be controlled. VC0 is indispensable, and other virtual channels (VC1 to VC7) are mounted in accordance with the cost performance trade-off. The solid line arrow in FIG. 11 indicates the default virtual channel (VC0), and the broken line arrow indicates the other virtual channels (VC1 to VC7).
トランザクション層内では、トラフィッククラス(TC)が仮想チャネル(VC)にマッピングされる。1つの仮想チャネル(VC)に対して1つ又は複数のトラフィッククラス(TC)をマッピングできる(仮想チャネル(VC)の数が少ない場合)。単純な例では、各トラフィッククラス(TC)から各仮想チャネル(VC)に1対1、全てのトラフィッククラス(TC)を仮想チャネルVC0にマッピングする、といったことが考えられる。TC0−VC0のマッピングは、必須/固定で、それ以外のマッピングは上位のソフトウェアから制御される。ソフトウェアはトラフィッククラス(TC)を利用することで、トランザクションの優先度を制御することが可能となる。 Within the transaction layer, a traffic class (TC) is mapped to a virtual channel (VC). One or more traffic classes (TC) can be mapped to one virtual channel (VC) (when the number of virtual channels (VC) is small). In a simple example, it can be considered that each traffic class (TC) is mapped to each virtual channel (VC) on a one-to-one basis, and all traffic classes (TC) are mapped to the virtual channel VC0. The mapping of TC0-VC0 is essential / fixed, and the other mappings are controlled from the upper software. The software can control the priority of the transaction by using the traffic class (TC).
d.フロー制御
受信バッファのオーバフローを避け、伝送順序を確立するためにフロー制御(FC:Flow Control)が行われる。フロー制御は、リンク間のポイントツーポイントで行われ、エンドツーエンドではない。従って、フロー制御により最終的な相手(コンプリータ)にパケットが届いたことを確認することはできない。
d. Flow control Flow control (FC) is performed to avoid the overflow of the reception buffer and establish the transmission order. Flow control is done point-to-point between links, not end-to-end. Therefore, it cannot be confirmed that the packet has reached the final partner (completer) by flow control.
PCI Expressのフロー制御は、クレジット・ベースで行われる(データ転送を始める前に、受け取り側のバッファの空き状況を確認し、オーバフロー、アンダフローが発生しないメカニズム)。即ち、受信側はリンク初期化時にバッファ容量(クレジット値)を送信側に通知し、送信側はクレジット値と送信するパケットの長さとを比較し、一定の残りがある場合のみパケットを送信する。このクレジットには6種類ある。 PCI Express flow control is performed on a credit basis (a mechanism that confirms the buffer availability on the receiving side before starting data transfer and prevents overflow and underflow). That is, the receiving side notifies the transmitting side of the buffer capacity (credit value) at the time of link initialization, and the transmitting side compares the credit value with the length of the packet to be transmitted, and transmits the packet only when there is a certain remaining. There are six types of credits.
フロー制御の情報交換はデータリンク層のデータリンクレイヤパケット(DLLP)を使用して行われる。フロー制御はトランザクションレイヤパケット(TLP)のみに適用され、データリンクレイヤパケット(DLLP)には適用されない(DLLPは常時送受信可能)。 Flow control information exchange is performed using data link layer packets (DLLP) in the data link layer. The flow control is applied only to the transaction layer packet (TLP) and not to the data link layer packet (DLLP) (DLLP can always be transmitted / received).
B.データリンク層154
データリンク層154の主な役割は、前述したように、リンク上の2つのコンポーネント間での信頼性の高いトランザクションレイヤパケット(TLP)交換機能を提供することである。
B.
The main role of the
a.トランザクションレイヤパケット(TLP)の扱い
トランザクション層153から受け取ったトランザクションレイヤパケット(TLP)に対しては、先頭に2バイトのシーケンス番号、末尾に4バイトのリンクCRC(LCRC)を付加して、物理層155に渡す(図9参照)。トランザクションレイヤパケット(TLP)は、リトライバッファに保管され、相手から受信確認(ACK)が届くまで再送される。トランザクションレイヤパケット(TLP)の送信に失敗が続いた場合は、リンク異常であると判断して物理層155に対してリンクの再トレーニングを要求する。リンクのトレーニングが失敗した場合、データリンク層154の状態はインアクティブに遷移する。
a. Handling of transaction layer packet (TLP) For the transaction layer packet (TLP) received from the
物理層155から受け取ったトランザクションレイヤパケット(TLP)は、シーケンス番号とリンクCRC(LCRC)が検査され、正常であればトランザクション層153に渡され、エラーがあった場合は再送を要求する。
The transaction layer packet (TLP) received from the
b.データリンクレイヤパケット(DLLP)
データリンク層154が生成するパケットは、データリンクレイヤパケット(DLLP)と呼ばれ、データリンク層154間でやり取りされる。データリンクレイヤパケット(DLLP)には、
・Ack/Nak:TLPの受信確認、リトライ(再送)
・InitFC1/InitFC2/UpdateFC:フロー制御の初期化とアップデート
・電源管理のためのDLLP
なる種類がある。
b. Data link layer packet (DLLP)
A packet generated by the
-Ack / Nak: TLP reception confirmation, retry (retransmission)
-InitFC1 / InitFC2 / UpdateFC: Flow control initialization and update-DLLLP for power management
There are different types.
図12に示すように、データリンクレイヤパケット(DLLP)の長さは6バイトで、種類を示すDLLPタイプ(1バイト)、DLLPの種類で固有の情報(3バイト)、CRC(2バイト)から構成される。 As shown in FIG. 12, the length of the data link layer packet (DLLP) is 6 bytes. From the DLLP type (1 byte) indicating the type, the information specific to the type of DLLP (3 bytes), and CRC (2 bytes) Composed.
C.物理層−論理サブブロック156
図8中に示す物理層155の論理サブブロック156での主な役割は、データリンク層154から受け取ったパケットを電気サブブロック157で送信できる形式に変換することである。また、物理層155を制御/管理する機能も有する。
C. Physical layer-
The main role of the
a.データ符号化とパラレル−シリアル変換
PCI Expressは、連続した“0”や“1”が続かないように(長い期間、クロス・ポイントが存在しない状態が続かないようにするため)、データ符号化に8B/10B変換を用いる。変換されたデータは、図13中に示すように、シリアル変換され、LSBからレーン上に送信される。ここに、レーンが複数ある場合は(図13はx4リンクの場合を例示している)、符号化の前にデータがバイト単位で各レーンに割り振られる。この場合、一見パラレル・バスのようにみえるが、レーン毎に独立した転送を行うので、パラレル・バスで問題となるスキューが大幅に緩和される。
a. Data encoding and parallel-serial conversion
PCI Express uses 8B / 10B conversion for data encoding so that consecutive “0” s and “1” s do not continue (in order not to maintain a state where there is no cross point for a long period of time). The converted data is serial-converted and transmitted from the LSB onto the lane as shown in FIG. Here, when there are a plurality of lanes (FIG. 13 illustrates the case of x4 link), data is allocated to each lane in units of bytes before encoding. In this case, it looks like a parallel bus at first glance, but since the transfer is performed independently for each lane, the skew which is a problem with the parallel bus is greatly reduced.
b.電源管理とリンクステート
リンクの消費電力を低く抑えるために、表1に示すように、L0/L0s/L1/L2というリンクステートが定義されている。
b. Power management and link state As shown in Table 1, a link state of L0 / L0s / L1 / L2 is defined in order to keep the power consumption of the link low.
L0が通常モードで、L0sからL2へと低消費電力となるが、L0への復帰にも時間がかかるようになる。図14に示すように、ソフトウェアによる電源管理に加えて、アクティブステート電源管理を積極的に行うことにより、消費電力を極力小さくすることが可能となる。 L0 is a normal mode, and power consumption is reduced from L0s to L2, but it takes time to return to L0. As shown in FIG. 14, by actively performing active state power management in addition to software power management, it is possible to reduce power consumption as much as possible.
D.物理層−電気サブブロック157
物理層155の電気サブブロック157での主な役割は、論理サブブロック156でシリアル化されたデータをレーン上に送信することと、レーン上のデータを受信して論理サブブロック156に渡すことである。
D. Physical layer—
The main role of the
a.ACカップリング
リンクの送信側では、ACカップリング用のコンデンサが実装される。これにより、送信側と受信側のDCコモンモード電圧が同一である必要がなくなる。このため、送信側と受信側で異なる設計、半導体プロセス、電源電圧を使用することが可能となる。
a. AC coupling On the transmission side of the link, a capacitor for AC coupling is mounted. This eliminates the need for the DC common mode voltage on the transmission side and the reception side to be the same. For this reason, it is possible to use different designs, semiconductor processes, and power supply voltages on the transmission side and the reception side.
b.デエンファシス
PCI Expressでは、前述したように、8B/10Bエンコーディングによってできるだけ連続した“0”や“1”が続かないように処理されるが、連続した“0”や“1”が続くこともある(最大5回)。この場合、送信側はデエンファシス転送を行わなければならないことが規定されている。同一極性のビットが連続する場合は、2つ目のビットからは差動電圧レベル(振幅)を3.5±0.5dB落とすことで、受信側で受け取る信号のノイズ・マージンを稼ぐ必要がある。これを、デエンファシスという。伝送路の周波数依存性減衰のため、変化するビットの場合は高周波成分が多く、減衰により受信側の波形が小さくなるが、変化しないビットの場合は高周波成分が少なく、相対的に受信側の波形が大きくなる。このため、受信側での波形を一定とするためにデエンファシスを行う。
b. De-emphasis
In PCI Express, as described above, processing is performed so that continuous “0” and “1” do not continue as much as possible by 8B / 10B encoding, but continuous “0” and “1” may continue (maximum). 5 times). In this case, it is specified that the transmission side must perform de-emphasis transfer. When bits of the same polarity are consecutive, it is necessary to increase the noise margin of the signal received on the receiving side by dropping the differential voltage level (amplitude) from the second bit by 3.5 ± 0.5 dB. . This is called de-emphasis. Due to the frequency-dependent attenuation of the transmission line, there are many high-frequency components in the case of changing bits, and the waveform on the receiving side becomes small due to attenuation. Becomes larger. For this reason, de-emphasis is performed in order to make the waveform on the receiving side constant.
[シリアルデータ転送装置]
本実施の形態のシリアルデータ転送装置は、プリンタのような画像出力装置やスキャナのような画像入力装置、さらには、これらを併せ持つデジタル複写機、MFPのような画像形成装置等の画像機器において高速シリアルインタフェースとして利用されるものであり、前述したようなPCI Express規格に準拠するものである。
[Serial data transfer device]
The serial data transfer apparatus according to the present embodiment is used in an image output apparatus such as a printer, an image input apparatus such as a scanner, and a high-speed image apparatus such as a digital copying machine and an image forming apparatus such as an MFP. It is used as a serial interface and conforms to the PCI Express standard as described above.
本実施の形態のシリアルデータ転送装置は、プリンタやスキャナのようにデータ転送方向が一方向となるような画像機器への適用例を想定し、特にその物理層の構成に特徴を有するものであり、PCI Express規格によるシリアルデータ転送装置の物理層構成例と対比して説明する。 The serial data transfer apparatus according to the present embodiment is assumed to be applied to an image device in which the data transfer direction is one direction, such as a printer or a scanner, and is particularly characterized in the configuration of its physical layer. This will be described in comparison with a physical layer configuration example of a serial data transfer device based on the PCI Express standard.
図15(b)はPCI Express規格によるシリアルデータ転送装置の物理層155の構成例を示し、図4等に示したPCI Express規格に従いポート間を結ぶレーン構成が上下双方向とも例えばx4レーン構成とされている。
FIG. 15B shows an example of the configuration of the
これに対して、図15(a)は本実施の形態のシリアルデータ転送装置1の物理層2の構成例を示し、例えば、データ転送方向がポート3からポート4への一方向の場合、少なくとも1つの双方向転送路5を含み、データ転送方向により信号線の数の異なる物理層構成とされている。図15(b)に対応させた図15(a)に示す図示例では、上→下(ポート3からポート4)の方向に見た場合のレーン構成はx4レーン構成(信号線の数に相当)とされているが、逆に、下→上(ポート4からポート3)の方向に見た場合のレーン構成はx1レーン構成(信号線の数に相当)とされることにより、片方向しかないレーンの存在により、信号線の数の異なる構成されている。
On the other hand, FIG. 15A shows a configuration example of the
このように、少なくとも1つの双方向転送路5を含み、データ転送方向により信号線の数の異なる物理層2を備えるので、双方向転送路5により最低限の制御機能を確保した上で、データ転送方向により規定される信号線数で済む物理層構成となり、コスト面・消費電力面等で有利で無駄の少ないインタフェース機能を発揮させることができる。
As described above, since the
ここに、このような物理層におけるレーン数の制御方式について図16を参照して説明する。まず、図16(b)はPCI Express規格によるシリアルデータ転送装置の左右双方向ともx2レーンの場合の物理層155構成の一例を比較例として示すものである。この場合、当該物理層155の論理サブブロックのデジタル送受信部160,161は、アナログ送信部162a〜162d、アナログ受信部163a〜163d間にD+,D−で示す差動信号ペアを転送させるものであり、これらのデジタル送受信部160,161がデータレートのネゴシエーション、リンク内でのレーン順序の決定、リンク幅のネゴシエーション等、転送データのレーンの使用方法を制御する。
Here, a method for controlling the number of lanes in such a physical layer will be described with reference to FIG. First, FIG. 16B shows an example of the configuration of the
これに対して、図16(a)は、図15(a)に準ずる本実施の形態のシリアルデータ転送装置1の左→右(ポート3からポート4)の方向に見た場合のレーン構成はx2レーン構成、逆に、右→左(ポート4からポート3)の方向に見た場合のレーン構成はx1レーン構成の場合の物理層2構成の一例を示すものである。この場合、当該物理層2の論理サブブロックのデジタル送受信部6,7でレーン数の制御を行うものであり、図16(b)との対比で1つ少ないアナログ送信部8a〜8c、アナログ受信部9a〜9c間にD+,D−で示す差動信号ペアを転送させるものであるが、PCI Express規格に準じて、これらのデジタル送受信部6,7がデータレートのネゴシエーション、リンク内でのレーン順序の決定、リンク幅のネゴシエーション等、転送データのレーンの使用方法を制御することにより、本発明を実現している。なお、物理層2の上位のトランザクション層及びデータリンク層は、特に図示しないが、PCI Express仕様に準ずる(トランザクション層153及びデータリンク層154に準ずる)。
On the other hand, FIG. 16A shows the lane configuration when viewed from the left to the right (port 3 to port 4) of the serial data transfer apparatus 1 of the present embodiment according to FIG. 15A. The x2 lane configuration, conversely, the lane configuration when viewed from the right to the left (port 4 to port 3) shows an example of the
これによれば、特に、PCI Express規格による高速シリアル転送を考慮した場合には、その物理層2の論理サブブロックのデジタル送受信部6,7でレーンの数の制御を行わせることにより容易に実現できる上に、物理層2の上位のトランザクション層及びデータリンク層は、PCI Express仕様に準ずるものとすることにより、インタフェースとしての汎用性を高めることができる。通常のPCI Expressの場合と比べると、信号線(即ち、物理層2の電気サブブロック)を削減でき、コスト面・消費電力の点で有利となる。
According to this, especially when high-speed serial transfer according to the PCI Express standard is considered, it is easily realized by controlling the number of lanes in the digital transmission /
[画像出力装置への適用例]
上述したようなシリアルデータ転送装置は、画像機器の一例として、レーザプリンタ等の画像出力装置に好適に適用することができる。即ち、少なくとも、画像出力エンジンであるプリンタエンジン(画像出力部)と、このプリンタエンジンを制御駆動するコントローラとを備える構成において、これらのコントローラとプリンタエンジンとの間を接続するインタフェースとしてデータ転送方向がコントローラ側からプリンタエンジン側となるようにして前述のシリアルデータ転送装置1を用いればよい。即ち、シリアルデータ転送装置1が、コントローラとプリンタエンジンとの間で各種制御信号をやりとりする双方向通信可能な双方向転送路による制御線と、転送方向をコントローラからプリンタエンジンへとして画像データの片方向通信を行うデータ線と、を備える構成である。
[Example of application to image output device]
The serial data transfer device as described above can be suitably applied to an image output device such as a laser printer as an example of an image device. That is, in a configuration including at least a printer engine (image output unit) that is an image output engine and a controller that controls and drives the printer engine, a data transfer direction is used as an interface that connects between the controller and the printer engine. The above-described serial data transfer device 1 may be used so that the controller side becomes the printer engine side. That is, the serial data transfer device 1 transmits a control line between the controller and the printer engine, which is capable of bi-directional communication, and a transfer line from the controller to the printer engine. And a data line for performing direction communication.
このようなプリンタへの適用例としては、例えばCMYK各色2ビットの画像データを扱うフルカラープリンタの場合が特に好適である。 As an example of application to such a printer, for example, a full-color printer that handles 2-bit image data of each color of CMYK is particularly suitable.
図17は画像出力装置として、フルカラープリンタへの適用例を略図的に示すブロック図である。即ち、この画像出力装置11は、CMYK等のカラー用各色成分に対応した複数の出力機構(例えば、周知のタンデム方式のエンジン構造)を持つ画像出力部(プリンタエンジン)12と、この画像出力部12を制御駆動するコントローラ13とを備え、これらのコントローラ13と画像出力部12との間を接続するインタフェースとしてデータ転送方向がコントローラ13側から画像出力部12側となるようにして前述のシリアルデータ転送装置1を用いるものであり、コントローラ13と画像出力部12との間で各種制御信号をやりとりする双方向通信可能な双方向転送路5による制御線(レーン)と、転送方向をコントローラ13から画像出力部12へとして画像データの片方向通信を行うCMYK分の複数のデータ線(レーン)とを備える構成とされる。
FIG. 17 is a block diagram schematically showing an application example to a full-color printer as an image output apparatus. That is, the image output device 11 includes an image output unit (printer engine) 12 having a plurality of output mechanisms (for example, a well-known tandem engine structure) corresponding to color components such as CMYK, and the image output unit. And the
このように、シリアルデータ転送装置1を、データ転送方向が一方向となるプリンタのような画像出力装置11に適用することにより、コスト面・消費電力面等で有利で無駄の少ないインタフェース機能を発揮させることができる。 As described above, by applying the serial data transfer device 1 to the image output device 11 such as a printer in which the data transfer direction is one direction, an interface function which is advantageous in terms of cost and power consumption and less wasteful is exhibited. Can be made.
[画像入力装置への適用例]
上述したようなシリアルデータ転送装置は、画像機器の一例として、イメージスキャナ等の画像入力装置に好適に適用することができる。即ち、少なくとも、画像入力エンジンであるスキャナエンジン(画像入力部)と、このスキャナエンジンを制御駆動するコントローラとを備える構成において、これらのコントローラとスキャナエンジンとの間を接続するインタフェースとしてデータ転送方向がスキャナエンジン側からコントローラ側となるようにして前述のシリアルデータ転送装置1を用いればよい。即ち、シリアルデータ転送装置1が、コントローラとスキャナエンジンとの間で各種制御信号をやりとりする双方向通信可能な双方向転送路による制御線と、転送方向をスキャナエンジンからコントローラへとして画像データの片方向通信を行うデータ線と、を備える構成である。
[Example of application to image input device]
The serial data transfer device as described above can be suitably applied to an image input device such as an image scanner as an example of an image device. That is, in a configuration including at least a scanner engine (image input unit) that is an image input engine and a controller that controls and drives the scanner engine, the data transfer direction is an interface that connects between these controllers and the scanner engine. The above-described serial data transfer device 1 may be used so that the scanner engine side becomes the controller side. That is, the serial data transfer device 1 transmits a control line between the controller and the scanner engine and transmits a control signal by a bidirectional transfer path capable of bidirectional communication, and sets the transfer direction from the scanner engine to the controller as a piece of image data. And a data line for performing direction communication.
このようなプリンタへの適用例としては、例えばRGB各色8ビットの画像データを扱うフルカラースキャナの場合が特に好適である。 As an example of application to such a printer, for example, a full-color scanner that handles 8-bit image data of RGB colors is particularly suitable.
図18は画像出力装置として、フルカラースキャナへの適用例を略図的に示すブロック図である。即ち、この画像入力装置21は、RGB等のカラー用各色成分に対応した複数の入力機構(例えば、周知のRGB用カラーCCD)を持つ画像入力部(スキャナエンジン)22と、この画像入力部22を制御駆動するコントローラ23とを備え、これらのコントローラ23と画像入力部22との間を接続するインタフェースとしてデータ転送方向が画像入力部22側からコントローラ23側からとなるようにして前述のシリアルデータ転送装置1を用いるものであり、コントローラ23と画像入力部22との間で各種制御信号をやりとりする双方向通信可能な双方向転送路5による制御線(レーン)と、転送方向を画像入力部22からコントローラ23へとして画像データの片方向通信を行うRGB分の複数のデータ線(レーン)とを備える構成とされる。
FIG. 18 is a block diagram schematically showing an application example to a full color scanner as an image output apparatus. That is, the
このように、シリアルデータ転送装置1を、データ転送方向が一方向となるスキャナのような画像入力装置21に適用することにより、コスト面・消費電力面等で有利で無駄の少ないインタフェース機能を発揮させることができる。
Thus, by applying the serial data transfer device 1 to the
[画像形成装置への適用例]
上述したようなシリアルデータ転送装置は、画像機器の一例として、スキャナ等の画像入力装置とレーザプリンタ等の画像出力装置とを備えるデジタル複写機等の画像形成装置に好適に適用することができる。即ち、図17に示した構成と図18に示した構成とを組合せたような構成であり、この画像形成装置31は、図19に例示するように、画像出力エンジンとしての画像出力部12及び画像入力エンジンとしての画像入力部22を制御駆動するコントローラ32を含み、画像出力部12、画像入力部22とコントローラ32との間を各々図17、図18に示した場合と同様にシリアルデータ転送装置1で接続したものである。
[Example of application to image forming apparatus]
The serial data transfer apparatus as described above can be suitably applied to an image forming apparatus such as a digital copying machine including an image input apparatus such as a scanner and an image output apparatus such as a laser printer as an example of an image device. That is, the configuration shown in FIG. 17 is combined with the configuration shown in FIG. 18. The
なお、画像形成装置としては、例えば図20に示すように、画像出力部12、画像入力部22に加えて、各種画像データの処理を行う画像処理部34や読み取った画像データや画像処理された画像データなどを保存するデータ保存部35を備える複合機(MFP)なる画像形成装置33の場合にも同様に適用することができる。ここに、複合機なる画像形成装置33の場合、画像処理部34、データ保存部35とコントローラ32との間の高速シリアルインタフェース(シリアルデータ転送装置)36,37としては、データ転送方向が一方向に特定されていないため、図15(b)等に示したPCI Express規格によるものがそのまま用いられている。
As an image forming apparatus, for example, as shown in FIG. 20, in addition to the
このように、シリアルデータ転送装置1をデータ転送方向が一方向となるプリンタのような画像出力部12、画像入力部22を含む画像形成装置31,33に適用することにより、コスト面・消費電力面等で有利で無駄の少ないインタフェース機能を発揮させることができる。
Thus, by applying the serial data transfer apparatus 1 to the
1 シリアルデータ転送装置
2 物理層
5 双方向通信路
6,7 デジタル送受信部
11 画像出力装置
21 画像入力装置
31,33 画像形成装置
DESCRIPTION OF SYMBOLS 1 Serial data transfer
Claims (8)
前記シリアルデータ転送装置は、信号線の数の異なる物理層構造により、前記コントローラと前記画像出力エンジンとの間で各種制御信号をやりとりする双方向通信可能な双方向転送路による制御線と、転送方向を前記コントローラから前記画像出力エンジンへとして画像データの片方向通信を行うデータ線と、を備える、画像出力装置。 4. At least an image output engine, a controller for controlling and driving the image output engine, and an interface by the serial data transfer device according to claim 1 for connecting between the controller and the image output engine. Prepared,
The serial data transfer device has a control line by a bidirectional transfer path capable of bidirectional communication for exchanging various control signals between the controller and the image output engine by a physical layer structure having a different number of signal lines. And a data line that performs one-way communication of image data with the direction from the controller to the image output engine.
前記シリアルデータ転送装置は、片方向通信を行うデータ線として、前記カラー用各色成分に対応する複数のデータ線を備える、請求項4記載の画像出力装置。 The image output engine has a plurality of output mechanisms corresponding to each color component for color,
The image output device according to claim 4, wherein the serial data transfer device includes a plurality of data lines corresponding to the color components for color as data lines for performing one-way communication.
前記シリアルデータ転送装置は、信号線の数の異なる物理層構造により、前記コントローラと前記画像入力エンジンとの間で各種制御信号をやりとりする双方向通信可能な双方向転送路による制御線と、転送方向を前記画像入力エンジンから前記コントローラへとして画像データの片方向通信を行うデータ線と、を備える、画像入力装置。 4. At least an image input engine, a controller for controlling and driving the image input engine, and an interface by the serial data transfer device according to claim 1 for connecting between the controller and the image input engine. Prepared,
The serial data transfer device has a physical layer structure with a different number of signal lines, a control line by a bidirectional transfer path capable of bidirectional communication for exchanging various control signals between the controller and the image input engine, and a transfer And a data line that performs one-way communication of image data with the direction from the image input engine to the controller.
前記シリアルデータ転送装置は、片方向通信を行うデータ線として、前記カラー用各色成分に対応する複数のデータ線を備える、請求項6記載の画像入力装置。 The image input engine has a plurality of input mechanisms corresponding to each color component for color,
The image input device according to claim 6, wherein the serial data transfer device includes a plurality of data lines corresponding to the color components for color as data lines for performing one-way communication.
請求項4又は5記載の画像出力装置と、
請求項6又は7記載の画像入力装置と、
を備える画像形成装置。
A controller for controlling and driving the image output engine and the image input engine;
An image output device according to claim 4 or 5,
An image input device according to claim 6 or 7,
An image forming apparatus comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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