JP2005316976A

JP2005316976A - 半導体装置及びそれを用いた携帯電話

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Publication number: JP2005316976A
Application number: JP2005095034A
Authority: JP
Inventors: Masashi Hoshino; 将史星野; Katsuyoshi Higashijima; 勝義東島; Yoichi Nishida; 要一西田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-04-01
Filing date: 2005-03-29
Publication date: 2005-11-10

Abstract

【課題】外部ＣＰＵと接続した柔軟なシステム構成が可能で、高性能、高機能、低消費電力動作の半導体装置を提供する。
【解決手段】半導体装置１００は、プロセッサ部１１０、内部インターフェース部１３０、外部インターフェース部１４０、処理回路１２１〜１２６及び接続制御回路１８０を備える。内部インターフェース部１３０は、内部ＣＰＵ１１３に接続する第１バス１９１と、インターフェースユニット１４３を介して外部ＣＰＵ２０１に接続する第２バス１９２と、第１バス１９１または第２バス１９２への処理回路１２１〜１２６の各々の接続を選択する選択回路１３１〜１３６を有する。選択回路１３１〜１３６の選択は、内部ＣＰＵ１１３または外部ＣＰＵ２０１の命令に従って、接続制御回路１８０が制御する。処理回路１２１〜１２６の各々は、内部ＣＰＵ１１３または外部ＣＰＵ２０１によって制御できる。
【選択図】図１

Description

本発明は、画像データ、音声・オーディオデータ等の信号処理を行う半導体装置に関するものである。

外部ＣＰＵと接続可能なインターフェースを有し、画像、音声等のマルチメディアデータの信号処理を行う従来の半導体装置としては、特許文献１に記載された半導体装置がある。図１４は、従来のマルチメディアデータ処理用半導体装置１０のブロック図である。

図１４に示す半導体装置１０は、特許文献１に記載されたものであり、内部ＣＰＵ１と、ビデオプロセッサ２と、オーディオプロセッサ３とがバス９に接続されており、内部ＣＰＵ１は、図示していないインターフェースを介して、外部ＣＰＵ４と接続されている。内部ＣＰＵ１は、半導体装置１０全体の制御を行い、ビデオプロセッサ２は、ビデオ信号の処理を行い、オーディオプロセッサ３は、オーディオ信号の処理を行う。

内部ＣＰＵ１は、外部ＣＰＵ４からの指示に従って処理を行う。例えば、内部ＣＰＵ１は、外部ＣＰＵ４からデコードの指示を受信すると、外部ＣＰＵ４からビットストリームを受信し、受信したビットストリームをビデオ・ビットストリームとオーディオ・ビットストリームに分離する。分離処理後、内部ＣＰＵ１は、ビデオ・ビットストリームをビデオプロセッサ２へ、オーディオ・ビットストリームをオーディオプロセッサ３へ、それぞれ送信し、ビデオプロセッサ２とオーディオプロセッサ３でデコード処理を実行するよう制御を行う。デコードされたビデオデータとオーディオデータは、内部ＣＰＵ１により同期を取り、それぞれ出力される。

また、最近の携帯電話機に代表されるモバイル端末や、ＤＶＤレコーダ、ＨＤレコーダ等に代表されるホーム・サーバと呼ばれる機器において、ディジタルスチルカメラ機能、ビデオカメラ機能、オーディオ記録・再生機能、ＴＶ電話機能、動画記録・再生・編集機能、静止画記録・再生・編集機能等、さまざまなアプリケーションを実現するための機能が付加されており、これらのメディア処理機器に搭載される半導体装置内部の処理部の数も増加する傾向にある。

図１４に示す従来の半導体装置１を基に、上述のメディア処理機器に適した半導体装置を考察すると、次のようになる。すなわち、図１５は、メディア処理機器向け半導体装置２０のブロック図である。図１５において、図１４と同様な構成要素については、同一の符号を付すことにより、説明を省略する。

図１５において、半導体装置２０は、内部ＣＰＵ１、ＭＰＥＧ規格等の動画の圧縮伸長を行う動画処理回路２１、グラフィックスの生成を行うグラフィックス処理回路２２、ＪＰＥＧ規格等の静止画の圧縮伸長を行う静止画処理回路２３、音声またはオーディオの圧縮伸長を行う音声・オーディオ処理回路２４、ビデオデータの入出力を行うビデオ入出力回路２５、及び、音声またはオーディオデータの入出力を行う音声・オーディオ入出力回路２６を備え、これらは、いずれもバス９に接続されている。

なお、以下の説明では、動画処理回路２１、グラフィックス処理回路２２、静止画処理回路２３、音声・オーディオ処理回路２４、ビデオ入出力回路２５、及び、音声・オーディオ入出力回路２６を、まとめて、処理回路２１〜２６を呼ぶ。

内部ＣＰＵ１は、図示していないインターフェースを介して、外部ＣＰＵ４と接続されている。

半導体装置２０は、アプリケーション実行の際には、基本的に前述した半導体装置１０と同様な動作を行う。すなわち、内部ＣＰＵ１は、外部ＣＰＵ４からの指示に従って、処理回路２１〜２６を制御し、アプリケーションに必要な処理を実行する。

しかしながら、上述の図１５に示す半導体装置２０の構成では、処理回路２１〜２６の制御すべてを、内部ＣＰＵ１が集中的に実行することになる。その結果、処理回路の数が増加して必要な制御の処理量が増加した場合、あるいは、高性能な処理を行うため一部の処理回路が必要とする制御の処理量が増加した場合では、内部ＣＰＵ１の性能が足りず、実現可能なアプリケーションの機能、あるいは、性能が制限されることになる。

また、処理回路の制御が内部ＣＰＵ１に固定され、かつ集中するため、内部ＣＰＵ１の動作周波数が高くなり、消費電力の増加を招くことになる。

このように、最近のメディア処理機器の多様な機能に対応するためには、外部ＣＰＵを含めた柔軟なシステム構成の実現が可能な、高性能、高機能、かつ、低消費電力動作の新しい半導体装置が求められている。
特開２００２−２３８０３４号公報特開２００２−１１０９２５号公報特開２００４−１２６６７７号公報

そこで本発明は、外部ＣＰＵと接続した柔軟なシステム構成が可能で、高性能、高機能、かつ、低消費電力動作の半導体装置、及び、それを用いた携帯電話を提供することを目的とする。

第１の発明に係る半導体装置は、プロセッサ部と、プロセッサ部に接続する内部インターフェース部と、プロセッサ部と内部インターフェース部とに接続する外部インターフェース部と、内部インターフェース部に接続する複数のデータ処理部とを備え、プロセッサ部は、内部ＣＰＵを有し、外部インターフェース部は、外部ＣＰＵに接続し、複数のデータ処理部の各々は、内部インターフェース部を介して、内部ＣＰＵと外部ＣＰＵのいずれのＣＰＵからも制御できる。

この構成によれば、外部インターフェース部に外部ＣＰＵを接続でき、かつ、内部の複数のデータ処理部は、内部ＣＰＵと外部ＣＰＵのいずれのＣＰＵからも制御できる。従って、この構成の半導体装置を用いれば、柔軟なシステム構成が可能となり、多様な機能を有するメディア処理機器を提供できる。

第２の発明に係る半導体装置では、内部インターフェース部は、プロセッサ部に接続する第１バスと、外部インターフェース部に接続する第２バスと、第１バスと第２バスとに接続し、複数のデータ処理部に１対１対応で接続する複数の選択部とを有し、複数の選択部の各々は、複数のデータ処理部の各々が、第１バスと第２バスとのいずれに接続するかを選択し、複数のデータ処理部の各々は、選択部によって選択されたバスを介して、内部ＣＰＵと、外部ＣＰＵのいずれのＣＰＵからも制御できる。

この構成によれば、選択部は、選択された内部ＣＰＵに接続する第１バスと、外部インターフェース部を介して外部ＣＰＵに接続する第２バスのいずれかを選択して、複数のデータ処理部の各々は、選択部によって選択されたバスを介して、内部ＣＰＵと外部ＣＰＵのいずれのＣＰＵからも制御できる。従って、この構成の半導体装置を用いることにより、メディア処理機器を目的に応じて構成することが可能である。

第３の発明に係る半導体装置では、外部インターフェース部は、複数のインターフェースユニットを有し、複数のインターフェースユニットは、複数の外部ＣＰＵに１対１対応で接続し、複数のデータ処理部の各々は、内部ＣＰＵと、複数の外部ＣＰＵのいずれのＣＰＵからも制御できる。

この構成によれば、複数の外部ＣＰＵを接続できる。従って、この半導体装置を用いることにより、より高機能、より高性能のメディア処理機器を実現できる。

第４の発明に係る半導体装置では、複数のインターフェースユニットは、それぞれが外部ＣＰＵに１対１対応で接続する第１インターフェースユニットと第２インターフェースユニットとを含み、内部インターフェース部は、第１インターフェースユニットとプロセッサ部とに接続する第１調停部と、第２インターフェースユニットとプロセッサ部とに接続する第２調停部と、第１調停部に接続する第１バスと、第２調停部に接続する第２バスと、第１バスと第２バスとに接続し、複数のデータ処理部に接続する複数の選択部とを有し、第１調停部は、内部ＣＰＵと第１インターフェースユニットに接続する外部ＣＰＵとを調停して、第１バスへ接続し、第２調停部は、内部ＣＰＵと第２インターフェースユニットに接続する外部ＣＰＵとを調停して、第２バスへ接続し、複数の選択部の各々は、複数のデータ処理部の各々に接続して、複数のデータ処理部の各々が、第１バスと第２バスとのいずれに接続するかを選択し、複数のデータ処理部の各々は、複数の選択部によって選択されたバスと、第１調停部または第２調停部とを介して、内部ＣＰＵと、外部インターフェース部に接続する複数の外部ＣＰＵのいずれのＣＰＵからも制御できる。

この構成によれば、第１バスと第２バスへの内部ＣＰＵと複数の外部ＣＰＵの接続を複数の調停部によって調停し、かつ、第１バスと第２バスへの複数のデータ処理部の接続を選択部によって選択できる。その結果、複数のデータ処理部の各々は、内部ＣＰＵと外部ＣＰＵのいずれからも、制御できる。

第５の発明に係る半導体装置では、複数のインターフェースユニットは、それぞれが外部ＣＰＵに１対１対応で接続する第１インターフェースユニットと第２インターフェースユニットとを含み、内部インターフェース部は、第１インターフェースユニットに接続する第１バスと、第２インターフェースユニットに接続する第２バスと、プロセッサ部に接続する第３バスと、第１バスと第３バスとに接続する複数の第１選択部と、第２バスと第３バスとに接続する複数の第２選択部とを有し、複数のデータ処理部は、第１処理グループに属する少なくとも１つ以上のデータ処理部と、第２処理グループに属する少なくとも１つ以上のデータ処理部とを含み、第１処理グループに属する少なくとも１つ以上のデータ処理部は、複数の第１選択部に１対１対応で接続し、第２処理グループに属する少なくとも１つ以上のデータ処理部は、複数の第２選択部に１対１対応で接続し、複数の第１選択部は、第１処理グループのデータ処理部の各々が、第１バスと第３バスのいずれに接続するかを選択し、複数の第２選択部は、第２処理グループのデータ処理部の各々が、第２バスと第３バスのいずれに接続するかを選択し、第１処理グループのデータ処理部の各々は、複数の第１選択部によって選択されたバスを介して、内部ＣＰＵと第１インターフェースユニットに接続する外部ＣＰＵのいずれのＣＰＵからも制御でき、第２処理グループのデータ処理部の各々は、複数の第２選択部によって選択されたバスを介して、内部ＣＰＵと第２インターフェースユニットに接続する外部ＣＰＵのいずれのＣＰＵからも制御できる。

この構成によれば、複数のデータ処理部を、画像データ処理部や音声・オーディオデータ処理部からなる第１処理グループと、ビデオ入出力部や音声・オーディオ入出力部からなる第２処理グループとに分け、第１処理グループのデータ処理部は、選択部によって選択された第１バスまたは第３バスを介して、内部ＣＰＵまたは第１インターフェースユニットに接続する外部ＣＰＵから制御でき、第２処理グループのデータ処理部は、選択部によって選択された第２バスまたは第３バスを介して、内部ＣＰＵまたは第２インターフェースユニットに接続する外部ＣＰＵから制御できる。従って、第１処理グループと第２処理グループの処理内容に従った、外部ＣＰＵの振り分けを行うことができる。

第６の発明に係る半導体装置では、複数のインターフェースユニットは、それぞれが外部ＣＰＵに１対１対応で接続する第１インターフェースユニットと第２インターフェースユニットとを含み、内部インターフェース部は、プロセッサ部と第２インターフェースユニットとに接続する調停部と、第１インターフェースユニットに接続する第１バスと、調停部に接続する第２バスと、プロセッサ部に接続する第３バスと、第１バスと第３バスとに接続する複数の選択部とを有し、複数のデータ処理部は、第１処理グループに属する少なくとも１つ以上のデータ処理部と、第２処理グループに属する少なくとも１つ以上のデータ処理部とを含み、第１処理グループに属する少なくとも１つ以上のデータ処理部は、複数の選択部に１対１対応で接続し、第２処理グループに属する少なくとも１つ以上のデータ処理部は、第２バスに接続し、複数の選択部の各々は、第１処理グループのデータ処理部の各々が、第１バスと第３バスのいずれに接続するかを選択し、調停部は、第２インターフェースに接続する外部ＣＰＵと内部ＣＰＵとを調停して、第２バスに接続し、第１処理グループのデータ処理部の各々は、複数の選択部によって選択されたバスを介して、内部ＣＰＵと第１インターフェースユニットに接続する外部ＣＰＵのいずれのＣＰＵからも制御でき、第２処理グループのデータ処理部の各々は、調停部と第２バスとを介して、内部ＣＰＵと第２インターフェースユニットに接続する外部ＣＰＵのいずれのＣＰＵからも制御できる。

この構成によれば、複数のデータ処理部を、画像データ処理部や音声・オーディオデータ処理部からなる第１処理グループと、ビデオ入出力部や音声・オーディオ入出力部からなる第２処理グループとに分け、第１処理グループのデータ処理部は、選択部によって選択された第１バスまたは第３バスを介して、内部ＣＰＵまたは外部ＣＰＵから制御でき、第２処理グループのデータ処理部は、優先度に基づく調停部の調停によって、内部ＣＰＵまたは外部ＣＰＵから制御できる。従って、この構成によっても、第５の発明に係る半導体装置を同様の効果を発揮できる。

第７の発明に係る半導体装置では、プロセッサ部は、複数の内部ＣＰＵを有し、複数のデータ処理部の各々は、複数の内部ＣＰＵと、外部ＣＰＵのいずれのＣＰＵからも制御できる。

この構成によれば、外部インターフェース部に外部ＣＰＵを接続でき、かつ、内部の複数のデータ処理部は、複数の内部ＣＰＵと外部ＣＰＵのいずれのＣＰＵからも制御できる。従って、この構成の半導体装置を用いれば、柔軟なシステム構成が可能となり、多様な機能を有するメディア処理機器を提供できる。

第８の発明に係る半導体装置では、複数の内部ＣＰＵは、第１内部ＣＰＵと第２内部ＣＰＵとを含み、内部インターフェース部は、第１内部ＣＰＵと第２内部ＣＰＵとに接続する調停部と、調停部に接続する第１バスと、外部インターフェース部に接続する第２バスと、第１バスと第２バスとに接続し、複数のデータ処理部の各々に１対１対応で接続する複数の選択部とを有し、複数の選択部の各々は、複数のデータ処理部の各々が、第１バスと第２バスのいずれに接続するかを選択し、調停部は、第１内部ＣＰＵと第２内部ＣＰＵとを調停して、第１バスに接続し、複数のデータ処理部の各々は、複数の選択部によって選択されたバスを介して、第１内部ＣＰＵと第２内部ＣＰＵと外部ＣＰＵのいずれのＣＰＵからも制御できる。

この構成によれば、調停部の導入によって、複数の内部ＣＰＵと、外部ＣＰＵとが、複数のデータ処理部の各々を優先度によって制御する半導体装置を実現できる。従って、複数の内部ＣＰＵを設けることにより、より複雑なアプリケーション処理が可能となる。

第９の発明に係る半導体装置では、複数の内部ＣＰＵは、第１内部ＣＰＵと第２内部ＣＰＵとを含み、内部インターフェース部は、第１内部ＣＰＵと第２内部ＣＰＵとに接続する切り替え部と、切り替え部に接続する第１バスと、外部インターフェース部に接続する第２バスと、第１バスと第２バスとに接続し、複数のデータ処理部の各々に１対１対応で接続する複数の選択部とを有し、複数の選択部の各々は、複数のデータ処理部の各々が、第１バスと第２バスのいずれに接続するかを選択し、切り替え部は、第１内部ＣＰＵと第２内部ＣＰＵとを切り替えて、第１バスに接続し、複数のデータ処理部の各々は、複数の選択部によって選択されたバスを介して、第１内部ＣＰＵと第２内部ＣＰＵと外部ＣＰＵのいずれのＣＰＵからも制御できる。

この構成によれば、切り替え部の導入によって、複数の内部ＣＰＵからの複数のデータ処理部の各々への制御を優先度とは無関係に設定できる半導体装置を実現できる。もちろん、外部ＣＰＵも、複数のデータ処理部の各々を制御できる。

第１０の発明に係る半導体装置では、複数の内部ＣＰＵは、第１内部ＣＰＵと第２内部ＣＰＵとを含み、内部インターフェース部は、第１内部ＣＰＵと外部インターフェース部とに接続する第１調停部と、第２内部ＣＰＵと外部インターフェース部とに接続する第２調停部と、第１調停部に接続する第１バスと、第２調停部に接続する第２バスとを有し、複数のデータ処理部は、第１処理グループに属する少なくとも１つ以上のデータ処理部と、第２処理グループに属する少なくとも１つ以上のデータ処理部とを含み、第１処理グループに属する少なくとも１つ以上のデータ処理部は、第１バスに接続し、第２処理グループに属する少なくとも１つ以上のデータ処理部は、第２バスに接続し、第１調停部は、第１内部ＣＰＵと、外部インターフェース部に接続する外部ＣＰＵを調停して、第１バスに接続し、第２調停部は、第２内部ＣＰＵと、外部インターフェース部に接続する外部ＣＰＵを調停して、第２バスに接続し、第１処理グループのデータ処理部の各々は、第１調停部と第１バスとを介して、第１内部ＣＰＵと外部ＣＰＵのいずれのＣＰＵからも制御でき、第２処理グループのデータ処理部の各々は、第２調停部と第２バスとを介して、第２内部ＣＰＵと外部ＣＰＵとのいずれのＣＰＵからも制御できる。

この構成によれば、第１処理グループのデータ処理部の各々は、第１調停部の調停によって、第１内部ＣＰＵと外部ＣＰＵのより優先度の高い制御を受け、第２処理グループのデータ処理部の各々は、第２調停部の調停によって、第２内部ＣＰＵと外部ＣＰＵのより優先度の高い制御を受ける、半導体装置を実現できる。また、この構成によれば、選択部は不要であり、その結果、半導体装置の回路面積を低減できる。

第１１の発明に係る半導体装置では、複数の内部ＣＰＵは、第１内部ＣＰＵと第２内部ＣＰＵとを含み、内部インターフェース部は、第１内部ＣＰＵと第２内部ＣＰＵとに接続する切り替え部と、切り替え部に接続する第１バスと、外部インターフェース部に接続する第２バスと、第１バスと第２バスとに接続し、複数のデータ処理部の各々に１対１対応で接続する複数の選択部とを有し、複数の選択部の各々は、複数のデータ処理部の各々が、第１バスと第２バスのいずれに接続するかを選択し、切り替え部は、第１内部ＣＰＵと第２内部ＣＰＵとを切り替えて、第１バスに接続し、複数のデータ処理部の各々は、複数の選択部によって選択されたバスを介して、第１内部ＣＰＵと第２内部ＣＰＵと外部ＣＰＵのいずれのＣＰＵからも制御できる。

この構成によれば、複数のデータ処理部の各々は、選択部によって、接続するバスを選択し、制御を受けるＣＰＵを選択できる。

第１２の発明に係る半導体装置では、プロセッサ部は、複数の内部ＣＰＵを有し、外部インターフェース部は、複数のインターフェースユニットを有し、複数のインターフェースユニットは、複数の外部ＣＰＵに１対１対応で接続し、複数のデータ処理部の各々は、複数の内部ＣＰＵと、複数の外部ＣＰＵのいずれのＣＰＵからも制御できる。

この構成によれば、外部インターフェース部に複数の外部ＣＰＵを接続でき、かつ、内部の複数のデータ処理部は、複数の内部ＣＰＵと複数の外部ＣＰＵのいずれのＣＰＵからも制御できる。従って、この構成の半導体装置を用いれば、柔軟なシステム構成が可能となり、多様な機能を有するメディア処理機器を提供できる。

第１３の発明に係る半導体装置では、複数の内部ＣＰＵは、第１内部ＣＰＵと第２内部ＣＰＵとを含み、複数のインターフェースユニットは、それぞれが外部ＣＰＵに１対１対応で接続する第１インターフェースユニットと第２インターフェースユニットとを含み、内部インターフェース部は、第１内部ＣＰＵに接続する第１バスと、第１インターフェースユニットに接続する第２バスと、第２内部ＣＰＵに接続する第３バスと、第２インターフェースユニットに接続する第４バスと、第１バスと第２バスとに接続する複数の第１選択部と、第３バスと第４バスとに接続する複数の第２選択部とを有し、複数のデータ処理部は、第１処理グループに属する少なくとも１つ以上のデータ処理部と、第２処理グループに属する少なくとも１つ以上のデータ処理部とを含み、第１処理グループに属する少なくとも１つ以上のデータ処理部は、複数の第１選択部に１対１対応で接続し、第２処理グループに属する少なくとも１つ以上のデータ処理部は、複数の第２選択部に１対１対応で接続し、複数の第１選択部は、第１処理グループのデータ処理部の各々が、第１バスと第２バスのいずれに接続するかを選択し、複数の第２選択部は、第２処理グループのデータ処理部の各々が、第３バスと第４バスのいずれに接続するかを選択し、第１処理グループのデータ処理部の各々は、複数の第１選択部によって選択されたバスを介して、第１内部ＣＰＵと第１インターフェースユニットに接続する外部ＣＰＵのいずれのＣＰＵからも制御でき、第２処理グループのデータ処理部の各々は、複数の第２選択部によって選択されたバスを介して、第２内部ＣＰＵと第２インターフェースユニットに接続する外部ＣＰＵのいずれのＣＰＵからも制御できる。

この構成によれば、複数のデータ処理部を、画像データ処理部や音声・オーディオデータ処理部からなる第１処理グループと、ビデオ入出力部や音声・オーディオ入出力部からなる第２処理グループとに分け、第１処理グループは、第１内部ＣＰＵと第１インターフェースユニットに接続する外部ＣＰＵで、専ら制御し、第２グループは、第２内部ＣＰＵと第２インターフェースユニットに接続する外部ＣＰＵで、専ら制御する、きわめて高度なＡＶシステムを構築することができる。

第１４の発明に係る半導体装置では、プロセッサ部が有する内部ＣＰＵは、外部インターフェース部に接続する外部ＣＰＵと並列に動作する。

この構成によれば、複数のデータ処理部を内部ＣＰＵと外部ＣＰＵとが並列に制御する、高度な並列処理型半導体装置を提供できる。さらに、外部ＣＰＵと内部ＣＰＵにより、処理回路の制御に係わる負荷を分散することができる。

第１５の発明に係る半導体装置では、プロセッサ部が有する複数の内部ＣＰＵは、動作周波数が可変である。

この構成によれば、複数の内部ＣＰＵの処理の歩調を合わせるように、それぞれのＣＰＵの動作周波数を可変できる。この結果、処理負荷の軽い内部ＣＰＵの動作周波数を低減して、半導体装置の消費電力を削減できる。

第１６の発明に係る半導体装置では、複数のデータ処理部は、動画処理回路、グラフィックス処理回路、静止画処理回路、音声・オーディオ処理回路、ビデオ入出力回路、及び、音声・オーディオ入出力回路のうちの少なくとも２つ以上を含む。

この構成によれば、カメラつき携帯電話等の画像処理が必要なモバイル機器等にこの半導体装置を利用できる。

第１７の発明に係る携帯電話は、第１の発明に係る半導体装置と、アプリケーション処理ＬＳＩと、無線処理ＬＳＩと、ベースバンド処理ＬＳＩとを備え、半導体装置では、アプリケーション処理ＬＳＩで高負荷となるビデオデータ処理とオーディオデータ処理とを実行する。

この構成によれば、高性能、高機能、かつ、低消費電力動作の携帯電話等を実現できる。

第１８の発明に係る携帯電話は、アプリケーション処理ＬＳＩは、少なくとも１つ以上のＣＰＵを有し、少なくとも１つ以上のＣＰＵは、半導体装置の有するＣＰＵの処理を分担する。

この構成によれば、アプリケーション処理ＬＳＩが有するＣＰＵは、半導体装置に対して、外部ＣＰＵとして機能する。

本発明によれば、外部ＣＰＵと柔軟なシステム構成が可能で、高性能、高機能、かつ、低消費電力動作の半導体装置、及び、それを用いた携帯電話を提供できる。

以下図面を参照しながら、本発明の実施の形態を説明する。

（実施の形態１）
図１は、本発明の実施の形態１における半導体装置１００のブロック図である。本形態の半導体装置１００は、プロセッサ部１１０、内部インターフェース部１３０、外部インターフェース部１４０、複数の処理回路１２１〜１２６、及び、接続制御回路１８０を備える。処理回路１２１〜１２６は、データ処理部に相当する。

プロセッサ部１１０は、内部ＣＰＵ１１３を有する。

外部インターフェース部１４０は、インターフェースユニット１４３を有し、インターフェースユニット１４３を介して、外部ＣＰＵ２０１が接続できる。内部ＣＰＵ１１３とインターフェースユニット１４３は内部接続されている。

内部インターフェース部１３０は、内部ＣＰＵ１１３に接続する第１バス１９１と、インターフェースユニット１４３を介して外部ＣＰＵ２０１に接続する第２バス１９２と、第１バス１９１または第２バス１９２への複数の処理回路１２１〜１２６の各々の接続を選択する選択回路１３１〜１３６を有する。選択回路１３１〜１３６は、選択部に相当する。

選択回路１３１〜１３６の各々が、第１バス１９１と第２バス１９２のいずれを選択するかは、内部ＣＰＵ１１３または外部ＣＰＵ２０１の命令に従って、接続制御回路１８０が制御する。

この内部ＣＰＵ１１３または外部ＣＰＵ２０１から接続制御回路１８０の接続制御回路１８０の制御は、例えば、選択回路１３１〜１３６の選択を設定する設定レジスタを用意し、内部ＣＰＵ１１３または外部ＣＰＵ２０１からの設定パスを用意することで、各ＣＰＵからのレジスタ・ライト・アクセスにより実現できる。

図１に示す本形態の半導体装置１００では、画像処理と音声処理が可能な複数の処理回路を例示している。すなわち、複数の処理回路は、ＭＰＥＧ規格に従って動画像の圧縮伸張などの処理をする動画処理回路１２１、グラフィックスの生成を行うグラフィックス処理回路１２２、ＪＰＥＧ規格に従って静止画の圧縮伸張などの処理をする処理静止画処理回路１２３、音声またはオーディオの圧縮伸張などの処理をする音声・オーディオ処理回路１２４、外部のカメラやディスプレイとの間のビデオデータの入出力、ビデオデータのフィルタ処理、回転処理、拡大・縮小処理、合成処理などを行うビデオ入出力回路１２５、及び、外部のマイクやスピーカとの間のオーディオデータの入出力、オーディオデータのフィルタ処理などを行う音声・オーディオ入出力回路１２６である。以下の説明において、これらの複数の処理回路は、処理回路１２１〜１２６と略記する。

内部ＣＰＵ１１３は、第１バス１９１を介して接続される処理回路（すなわち、処理回路１２１〜１２６のうち、選択回路１３１〜１３６によって第１バス１９１への接続が選択された処理回路）の制御と、外部ＣＰＵ２０１との同期処理、及び、処理回路１２１〜１２６が行う処理以外のデータ処理を行う。

本形態の半導体装置１００では、第１バス１９１において、内部ＣＰＵ１１３が、バスマスターとして動作し、処理回路１２１〜１２６のうち、選択回路１３１〜１３６によって第１バス１９１への接続が選択された処理回路が、バススレーブとして動作する。また、第２バス１９２において、外部ＣＰＵ２０１が、バスマスターとして動作し、処理回路１２１〜１２６のうち、選択回路１３１〜１３６によって第２バス１９２への接続が選択された処理回路が、バススレーブとして動作する。

従って、本形態の半導体装置１００によれば、選択回路１３１〜１３６の接続を切り替えることにより、処理回路１２１〜１２６のそれぞれを第１バス１９１または第２バス１９２に接続でき、第１バス１９１に接続された処理回路は、内部ＣＰＵ１１３によって制御可能となり、第２バス１９２に接続された処理回路は、さらにインターフェースユニット１４３を介して、外部ＣＰＵ２０１によって制御可能となる。

（実施の形態２）
図２は、本発明の実施の形態２における半導体装置１００のブロック図である。図２において、図１と同様な構成要素については、同一の符号を付すことにより、説明を省略する。

本形態の半導体装置１００は、プロセッサ部１１０、内部インターフェース部１３０、外部インターフェース部１４０、複数の処理回路１２１〜１２６、及び、接続制御回路１８０を備える。

本形態の半導体装置１００は、本発明の実施の形態１の半導体装置１００と異なり、外部インターフェース部１４０は、第１インターフェースユニット１４１と第２インターフェースユニット１４２とを有し、第１インターフェースユニット１４１には外部ＣＰＵ２０１が、第２インターフェースユニット１４２には外部ＣＰＵ２０２が接続されている。

さらに、内部インターフェース部１３０は、第１調停回路１５１と第２調停回路１５２とを有している。第１調停回路１５１は、内部ＣＰＵ１１３と第１インターフェースユニット１４１とを調停して、第１バス１９１に接続する。第２調停回路１５２は、内部ＣＰＵ１１３と第２インターフェースユニット１４２とを調停して第２バス１９２に接続する。第１調停回路１５１と第２調停回路１５２とは、それぞれ調停部に相当する。

第１調停回路１５１における調停は、内部ＣＰＵ１１３と外部ＣＰＵ２０１とが同時に第１バス１９１にアクセスした場合、優先度の高いＣＰＵからのアクセスを優先し、優先度が低いＣＰＵからのアクセスは、優先度が高いＣＰＵからのアクセスが終了するまで待機させる。第２調停回路１５２における調停も、第１調停回路１５１における調停と同様である。

本形態の半導体装置１００では、第１バス１９１において、内部ＣＰＵ１１３と外部ＣＰＵ２０１とが、バスマスターとして動作し、処理回路１２１〜１２６のうち、選択回路１３１〜１３６によって第１バス１９１への接続が選択された処理回路が、バススレーブとして動作する。また、第２バス１９２において、内部ＣＰＵ１１３と外部ＣＰＵ２０１とが、バスマスターとして動作し、処理回路１２１〜１２６のうち、選択回路１３１〜１３６によって第２バス１９２への接続が選択された処理回路が、バススレーブとして動作する。

従って、本形態の半導体装置１００によれば、選択回路１３１〜１３６の接続を切り替えることにより、処理回路１２１〜１２６のそれぞれを第１バス１９１または第２バス１９２に接続でき、第１バス１９１に接続された処理回路は、内部ＣＰＵ１１３または外部ＣＰＵ２０１によって制御可能となり、第２バス１９２に接続された処理回路は、内部ＣＰＵ１１３または外部ＣＰＵ２０２によって制御可能となる。

（実施の形態３）
図３は、本発明の実施の形態３における半導体装置１００のブロック図である。図３において、図２と同様な構成要素については、同一の符号を付すことにより、説明を省略する。

本形態の半導体装置１００は、図２に示した本発明の実施の形態２の半導体装置１００の変形と見做すことができる。すなわち、本形態の内部インターフェース部１３０は、図２における第１調停回路１５１を割愛し、常に外部ＣＰＵ２０１のみが第１バス１９１に接続するように構成されている。

従って、本形態の半導体装置１００では、第１バス１９１において、外部ＣＰＵ２０１が、バスマスターとして動作し、処理回路１２１〜１２６のうち、選択回路１３１〜１３６によって第１バス１９１への接続が選択された処理回路が、バススレーブとして動作する。また、第２バス１９２において、内部ＣＰＵ１１３と外部ＣＰＵ２０１とが、バスマスターとして動作し、処理回路１２１〜１２６のうち、選択回路１３１〜１３６によって第２バス１９２への接続が選択された処理回路が、バススレーブとして動作する。

本形態の半導体装置１００によれば、選択回路１３１〜１３６の接続を切り替えることにより、処理回路１２１〜１２６のそれぞれを第１バス１９１または第２バス１９２に接続でき、第１バス１９１に接続された処理回路は、外部ＣＰＵ２０１によって制御可能となり、第２バス１９２に接続された処理回路は、内部ＣＰＵ１１３または外部ＣＰＵ２０２によって制御可能となる。

（実施の形態４）
図４は、本発明の実施の形態４における半導体装置１００のブロック図である。図４において、図２と同様な構成要素については、同一の符号を付すことにより、説明を省略する。

本形態の半導体装置１００は、本発明の実施の形態２と同様に、プロセッサ部１１０、内部インターフェース部１３０、外部インターフェース部１４０、複数の処理回路１２１〜１２６、及び、接続制御回路１８０を備える。

本形態の半導体装置１００では、外部インターフェース部１４０は、第１インターフェースユニット１４１と第２インターフェースユニット１４２とを有し、第１インターフェースユニット１４１には外部ＣＰＵ２０１が、第２インターフェースユニット１４２には外部ＣＰＵ２０２が接続されている。

内部インターフェース部１３０は、内部ＣＰＵ１１３に接続する第３バス１９３と、第１インターフェースユニット１４１を介して外部ＣＰＵ２０１に接続する第１バス１９１と、第２インターフェースユニット１４２を介して外部ＣＰＵ２０２に接続する第２バス１９２とを有する。内部インターフェース部１３０は、さらに、第１処理グループに属する処理回路１２１〜１２４の、第１バス１９１と第３バス１９３への接続を選択する選択回路１３１〜１３４と、第２処理グループに属する処理回路１２５、１２６の、第２バス１９２と第３バス１９３への接続を選択する選択回路１３５、１３６とを有する。

本形態の半導体装置１００では、第３バス１９３において、内部ＣＰＵ１１３が、バスマスターとして動作し、処理回路１２１〜１２６のうち、選択回路１３１〜１３６によって第３バス１９３への接続が選択された処理回路が、バススレーブとして動作する。第１バス１９１において、外部ＣＰＵ２０１が、バスマスターとして動作し、処理回路１２１〜１２４のうち、選択回路１３１〜１３４によって第１バス１９１への接続が選択された処理回路が、バススレーブとして動作する。また、第２バス１９２において、外部ＣＰＵ２０１が、バスマスターとして動作し、処理回路１２５、１２６のうち、選択回路１３５、１３６によって第２バス１９２への接続が選択された処理回路が、バススレーブとして動作する。

本形態の半導体装置１００によれば、処理回路１２１〜１２６は、それぞれの機能によって、２つの処理グル−プに分類されている。動画処理回路１２１、グラフィックス処理回路１２２、静止画処理回路１２３、及び、音声・オーディオ処理回路１２４は、第１処理グループに属し、内部ＣＰＵ１１３と外部ＣＰＵ２０１とによって、制御可能である。ビデオ入出力回路１２５と音声・オーディオ入出力回路１２６は、信号の入出力に関係する第２処理グループに属し、内部ＣＰＵ１１３と外部ＣＰＵ２０２とによって、制御可能である。

このように、本形態の半導体装置１００によれば、処理回路１２１〜１２６を、それぞれの機能によって、２つの処理グル−プに分類することにより、外部ＣＰＵからの制御と処理をより精細に実行することができるので、効率良く処理を実現できる。

（実施の形態５）
図５は、本発明の実施の形態５における半導体装置１００のブロック図である。図５において、図２と同様な構成要素については、同一の符号を付すことにより、説明を省略する。

本形態の半導体装置１００では、本発明の実施の形態２と同様に、外部インターフェース部１４０は、第１インターフェースユニット１４１と第２インターフェースユニット１４２とを有し、第１インターフェースユニット１４１には外部ＣＰＵ２０１が、第２インターフェースユニット１４２には外部ＣＰＵ２０２が接続されている。

内部インターフェース部１３０は、調停回路１５３と、内部ＣＰＵ１１３に接続する第３バス１９３と、第１インターフェースユニット１４１を介して外部ＣＰＵ２０１に接続する第１バス１９１と、調停回路１５３に接続する第２バス１９２とを有する。調停回路１５３は、内部ＣＰＵ１１３と第２インターフェースユニット１４２に接続する外部ＣＰＵ２０２を調停して、第２バス１９２に接続する。内部インターフェース部１３０は、さらに、第１処理グループに属する処理回路１２１〜１２４の、第１バス１９１と第３バス１９３への接続を選択する選択回路１３１〜１３４を有する。第２処理グループに属する処理回路１２５、１２６は、第２バス１９２に直接接続されている。

本形態の半導体装置１００では、第３バス１９３において、内部ＣＰＵ１１３が、バスマスターとして動作し、処理回路１２１〜１２４のうち、選択回路１３１〜１３４によって第３バス１９３への接続が選択された処理回路が、バススレーブとして動作する。第１バス１９１において、外部ＣＰＵ２０１が、バスマスターとして動作し、処理回路１２１〜１２４のうち、選択回路１３１〜１３４によって第１バス１９１への接続が選択された処理回路が、バススレーブとして動作する。また、第２バス１９２において、内部ＣＰＵ１１３と外部ＣＰＵ２０２とが、バスマスターとして動作し、処理回路１２５、１２６が、バススレーブとして動作する。

本発明の実施の形態４と比較して、本形態の半導体装置１００では、データの入出力に関係する第２処理グループの処理回路を、直接第２バス１９２に接続し、内部ＣＰＵ１１３と外部ＣＰＵ２０２とから、調停回路１５３を介して制御できるようにしたことにある。この結果、内部ＣＰＵ１１３と外部ＣＰＵ２０２は、同時に第２バス１９２にアクセスする時は、それぞれのＣＰＵに設定された優先度によって、優先的にアクセスできる。従って、内部ＣＰＵ１１３と外部ＣＰＵ２０２とは、第２バス１９２における輻輳を回避して、処理回路１２５、１２６を制御できる。

（実施の形態６）
図６は、本発明の実施の形態６における半導体装置１００のブロック図である。図６において、図１と同様な構成要素については、同一の符号を付すことにより、説明を省略する。

プロセッサ部１１０は、第１内部ＣＰＵ１１１と第２内部ＣＰＵ１１２とを有する。

外部インターフェース部１４０は、インターフェースユニット１４３を有し、インターフェースユニット１４３を介して、外部ＣＰＵ２０１を接続できる。

内部インターフェース部１３０は、調停回路１５４と、調停回路１５４に接続する第１バス１９１と、インターフェースユニット１４３を介して外部ＣＰＵ２０１に接続する第２バス１９２と、第１バス１９１または第２バス１９２への処理回路１２１〜１２６の各々の接続を選択する選択回路１３１〜１３６を有する。調停回路１５４は、第１内部ＣＰＵ１１１と第２内部ＣＰＵ１１２とを調停して、第１バス１９１に接続する。

本形態の半導体装置１００では、第１バス１９１において、内部ＣＰＵ１１１と第２内部ＣＰＵ１１２が、バスマスターとして動作し、処理回路１２１〜１２６のうち、選択回路１３１〜１３６によって第１バス１９１への接続が選択された処理回路が、バススレーブとして動作する。また、第２バス１９２において、外部ＣＰＵ２０１が、バスマスターとして動作し、処理回路１２１〜１２６のうち、選択回路１３１〜１３６によって第２バス１９２への接続が選択された処理回路が、バススレーブとして動作する。

第１内部ＣＰＵ１１１と第２内部ＣＰＵ１１２とが同時に第１バス１９１にアクセスした場合、調停回路１５４は、優先度の高いＣＰＵからのアクセスを優先し、優先度が低いＣＰＵからのアクセスは、優先度が高いＣＰＵからのアクセスが終了するまで待機させる。

従って、本形態の半導体装置１００によれば、選択回路１３１〜１３６の接続を切り替えることにより、処理回路１２１〜１２６のそれぞれを第１バス１９１または第２バス１９２に接続でき、第１バス１９１に接続された処理回路は、内部ＣＰＵ１１１と第２内部ＣＰＵ１１２とによって制御可能となり、第２バス１９２に接続された処理回路は、さらにインターフェースユニット１４３を介して、外部ＣＰＵ２０１によって制御可能となる。

また、本形態の半導体装置１００では、第１内部ＣＰＵ１１１と第２内部ＣＰＵ１１２とは、設定により動作周波数を変えることができる。最大動作周波数（ｎＭＨｚ）と、その２分周（ｎ／２ＭＨｚ）、４分周（ｎ／４ＭＨｚ）、８分周（ｎ／８ＭＨｚ）、１６分周（ｎ／１６ＭＨｚ）の各周波数での動作が可能である。処理量が少ないＣＰＵは、処理量の多いＣＰＵと処理の歩調を合わせるために、動作周波数を低く設定することができる。各ＣＰＵの動作周波数をきめ細かく設定することによって、半導体装置１００の消費電力を低減できる。

（実施の形態７）
図７は、本発明の実施の形態７における半導体装置１００のブロック図である。図７において、図６と同様な構成要素については、同一の符号を付すことにより、説明を省略する。

本形態の半導体装置１００では、内部インターフェース部１３０は、本発明の実施の形態６の調停回路１５４に代わって切り替え回路１６１を用いている。この結果、第１内部ＣＰＵ１１１と第２内部ＣＰＵ１１２とは、切り替え回路１６１の切り替えによって、いずれかのＣＰＵが第１バス１９１に接続される。切り替え回路１６１は、第１内部ＣＰＵ１１１または第２内部ＣＰＵ１１２の命令により、接続制御回路１８０が制御する。

なお、切り替え回路１６１は、切り替え部に相当する。

本形態の半導体装置１００では、第１バス１９１において、内部ＣＰＵ１１１と第２内部ＣＰＵ１１２の内、切り替え回路１６１によって切り替えられ、第１バス１９１に接続しているＣＰＵが、バスマスターとして動作し、処理回路１２１〜１２６のうち、選択回路１３１〜１３６によって第１バス１９１への接続が選択された処理回路が、バススレーブとして動作する。また、第２バス１９２において、外部ＣＰＵ２０１が、バスマスターとして動作し、処理回路１２１〜１２６のうち、選択回路１３１〜１３６によって第２バス１９２への接続が選択された処理回路が、バススレーブとして動作する。

なお、本形態の半導体装置１００では、第１内部ＣＰＵ１１１と第２内部ＣＰＵ１１２との第１バス１９１への接続制御を、優先度によらずに実施することが出来る。

（実施の形態８）
図８は、本発明の実施の形態８における半導体装置１００のブロック図である。図８において、図６と同様な構成要素については、同一の符号を付すことにより、説明を省略する。

本形態の半導体装置１００は、プロセッサ部１１０、内部インターフェース部１３０、外部インターフェース部１４０、及び、複数の処理回路１２１〜１２６を備える。

本形態の半導体装置１００では、内部インターフェース部１３０は、第１調停回路１５１とそれに接続する第１バス１９１、及び、第２調停回路１５２とそれに接続する第２バス１９２とを有する。第１調停回路１５１は、第１内部ＣＰＵ１１１と外部ＣＰＵ２０１とを調停して、第１バス１９１に接続する。第２調停回路１５２は、第２内部ＣＰＵ１１２と外部ＣＰＵ２０１とを調停して、第２バス１９２に接続する。

なお、第１調停回路１５１は、第１調停部に相当し、第２調停回路１５２は、第２調停部に相当する。

第１バス１９１には、第１処理グループに属する処理回路１２１〜１２４が直接接続され、第２バス１９２には、第２処理グループに属する処理回路１２５、１２６が直接接続されている。

本形態の半導体装置１００では、第１バス１９１において、内部ＣＰＵ１１１と外部ＣＰＵ２０１が、バスマスターとして動作し、処理回路１２１〜１２４が、バススレーブとして動作する。また、第２バス１９２において、第２内部ＣＰＵ１１２と外部ＣＰＵ２０１が、バスマスターとして動作し、処理回路１２５、１２６が、バススレーブとして動作する。

従って、本形態の半導体装置１００によれば、処理回路１２１〜１２４は、内部ＣＰＵ１１１と外部ＣＰＵ２０１とによって制御可能となり、処理回路１２５、１２６は、第２内部ＣＰＵ１１２と外部ＣＰＵ２０１によって制御可能となる。

本形態の半導体装置１００は、内部ＣＰＵの制御及び処理分担を明確に区分した構成であり、本発明の実施の形態７に比較して、選択回路１３１〜１３６、及び、接続制御回路１８０が割愛されており、それだけ、回路規模を小さくできる特徴がある。

（実施の形態９）
図９は、本発明の実施の形態９における半導体装置１００のブロック図である。図９において、図６と同様な構成要素については、同一の符号を付すことにより、説明を省略する。

本形態の半導体装置１００では、内部インターフェース部１３０は、第１内部ＣＰＵ１１１に接続する第１バス１９１と、第２内部ＣＰＵ１１２に接続する第２バス１９２と、インターフェースユニット１４３を介して外部ＣＰＵ２０１に接続する第３バス１９３とを有する。内部インターフェース部１３０は、さらに、第１処理グループに属する処理回路１２１〜１２４の、第１バス１９１と第３バス１９３への接続を選択する選択回路１３１〜１３４と、第２処理グループに属する処理回路１２５、１２６の、第２バス１９２と第３バス１９３への接続を選択する選択回路１３５、１３６とを有する。

本形態の半導体装置１００では、第１バス１９１において、第１内部ＣＰＵ１１１が、バスマスターとして動作し、処理回路１２１〜１２４のうち、選択回路１３１〜１３４によって第１バス１９１への接続が選択された処理回路が、バススレーブとして動作する。第２バス１９２において、第２内部ＣＰＵ１１２が、バスマスターとして動作し、処理回路１２５、１２６のうち、選択回路１３５、１３６によって第２バス１９２への接続が選択された処理回路が、バススレーブとして動作する。また、第３バス１９３において、外部ＣＰＵ２０１が、バスマスターとして動作し、処理回路１２１〜１２６のうち、選択回路１３１〜１３６によって第３バス１９３への接続が選択された処理回路が、バススレーブとして動作する。

本形態の半導体装置１００では、第１内部ＣＰＵ１１１は、専ら、第１処理グループに属する処理回路１２１〜１２４の制御と処理を担当し、第２内部ＣＰＵ１１２は、専ら、第２処理グループに属する処理回路１２５、１２６の制御と処理を担当する。また、外部ＣＰＵ２０１は、第１処理グループと第２処理グループのすべての処理回路１２１〜１２６を制御できる。

（実施の形態１０）
図１０は、本発明の実施の形態１０における半導体装置１００のブロック図である。図１０において、図９と同様な構成要素については、同一の符号を付すことにより、説明を省略する。

本形態の半導体装置１００は、図９に示した本発明の実施の形態９の半導体装置１００の変形と見做すことができる。すなわち、本形態の内部インターフェース部１３０は、図９における選択回路１３１と選択回路１３４とを割愛し、動画処理回路１２１と音声・オーディオ処理回路１２４とは、常に第１バス１９１に接続するように構成されている。

すなわち、本形態の半導体装置１００では、動画処理回路１２１と音声・オーディオ処理回路１２４とは、常に、第１バス１９１のバススレーブとして、第１内部ＣＰＵ１１１の制御を受ける。なお、グラフィックス処理回路１２２と静止画処理回路１２３とは、第１内部ＣＰＵ１１１と外部ＣＰＵ２０１とから制御可能である。

このように、外部ＣＰＵの制御を受ける必要のない処理回路は、選択回路を通さず直接バスに接続することによって、選択回路を省略でき、機能重視の小型半導体装置１００を実現できる。

（実施の形態１１）
図１１は、本発明の実施の形態１１における半導体装置１００のブロック図である。図１１において、図９と同様な構成要素については、同一の符号を付すことにより、説明を省略する。

本形態の半導体装置１００は、図９に示した本発明の実施の形態９の半導体装置１００のさらに別の変形と見做すことができる。すなわち、本形態の内部インターフェース部１３０は、図９における選択回路１３４を割愛し、第４バス１９４を設けて、静止画処理回路１２３と音声・オーディオ処理回路１２４とは第４バス１９４に接続し、第４バス１９４は、選択回路１３３の選択によって、第１バス１９１または第３バス１９３に接続される。

このように、比較的処理量の少ない、静止画処理回路１２３と音声・オーディオ処理回路１２４とを第４バス１９４に接続し、選択回路１３３を共有することにより、図９の選択回路１３４を省略できる。この結果、回路規模を小さくできる。

（実施の形態１２）
図１２は、本発明の実施の形態１２における半導体装置１００のブロック図である。図１２において、図１と同様な構成要素については、同一の符号を付すことにより、説明を省略する。

外部インターフェース部１４０は、第１インターフェースユニット１４１と第２インターフェースユニット１４２とを有し、第１インターフェースユニット１４１には外部ＣＰＵ２０１が、第２インターフェースユニット１４２には外部ＣＰＵ２０２が接続されている。

内部インターフェース部１３０は、第１内部ＣＰＵ１１１に接続する第１バス１９１と、第１インターフェースユニット１４１を介して外部ＣＰＵ２０１に接続する第２バス１９２と、第２内部ＣＰＵ１１２に接続する第３バス１９３と、第２インターフェースユニット１４２を介して外部ＣＰＵ２０２に接続する第４バス１９４とを有する。

内部インターフェース部１３０は、さらに、第１処理グループに属する処理回路１２１〜１２４の、第１バス１９１と第２バス１９２への接続を選択する選択回路１３１〜１３４と、第２処理グループに属する処理回路１２５、１２６の、第３バス１９３と第４バス１９４への接続を選択する選択回路１３５、１３６とを有する。

本形態の半導体装置１００では、第１バス１９１において、第１内部ＣＰＵ１１１が、バスマスターとして動作し、処理回路１２１〜１２４のうち、選択回路１３１〜１３４によって第１バス１９１への接続が選択された処理回路が、バススレーブとして動作する。

第２バス１９２において、外部ＣＰＵ２０１が、バスマスターとして動作し、処理回路１２１〜１２４のうち、選択回路１３１〜１３４によって第１バス１９１への接続が選択された処理回路が、バススレーブとして動作する。

第３バス１９３において、第２内部ＣＰＵ１１２が、バスマスターとして動作し、処理回路１２５、１２６のうち、選択回路１３５、１３６によって第２バス１９２への接続が選択された処理回路が、バススレーブとして動作する。

さらに、第４バス１９４において、外部ＣＰＵ２０２が、バスマスターとして動作し、処理回路１２５、１２６のうち、選択回路１３５、１３６によって第２バス１９２への接続が選択された処理回路が、バススレーブとして動作する。

このように、本形態の半導体装置１００では、処理回路をその機能によって、第１処理グループと第２処理グループとに分割し、かつ、それぞれの処理グループを専ら制御する内部ＣＰＵと外部ＣＰＵとを配している。この結果、本形態の半導体装置１００は、高度な画像処理を高速に実行できる。

（実施の形態１３）
図１３は、本発明の実施の形態１３における携帯電話３００のブロック図である。

本形態の携帯電話３００は、半導体装置３１０、アプリケーション処理ＬＳＩ３２０、無線処理ＬＳＩ３３０、ベースバンド処理ＬＳＩ３４０、カメラ３５０マイク３６０、ディスプレイ（ＬＣＤ）３７０、スピーカ３８０、メモリ３９１、メモリ３９２、及び、メモリ３９３を備える。

半導体装置３１０は、本発明の実施の形態１から１２で述べた半導体装置１００のいずれでも良い。

以下においては、本形態の半導体装置３１０に、本発明の実施の形態９の半導体装置１００（図９）を用いた場合を例として、本形態の携帯電話３００の動作を詳しく説明する。

本形態の携帯電話３００において、図９に示した外部ＣＰＵ２０１は、アプリケーション処理ＬＳＩ３２０内部に搭載されている。

無線処理ＬＳＩ３３０は、高周波信号のアナログ処理を行い、ベースバンド処理ＬＳＩ３４０は、ディジタルの無線通信処理を行う。

アプリケーション処理ＬＳＩ３２０は、ビデオ・オーディオ処理以外の、アプリケーションの処理、外部入出力デバイスの制御等を行う。

半導体装置１００は、アプリケーション処理ＬＳＩ３２０で高負荷となるビデオ・オーディオのデータ処理、カメラ３５０とディスプレイ３７０とのデータ送受信、及び、マイク３６０とスピーカ３８０とデータ送受信を行う。

本形態の携帯電話３００は、カメラつき携帯電話である。本形態の携帯電話３００の動作を、テレビ電話として機能させる場合について、図９と図１３を参照して、以下に説明する。

テレビ電話実行時では、音声の圧縮伸長処理、動画の圧縮伸長処理、ビデオデータの入出力処理、音声データの入出力処理が必要となるため、半導体装置１００の動画処理回路１２１、音声・オーディオ処理回路１２４、ビデオ入出力回路１２５、及び、音声・オーディオ入出力回路１２６を起動する。

テレビ電話を掛けると、相手側の映像と音声を圧縮し多重化したビットストリームが、無線処理ＬＳＩ３３０、ベースバンド処理ＬＳＩ３４０、アプリケーション処理ＬＳＩ３２０で処理されて、アプリケーション処理ＬＳＩ３２０にあるＣＰＵ（図９の外部ＣＰＵ２０１に相当）から半導体装置１００に送信される。

半導体装置１００で受信したビットストリームが暗号化されている場合は、第１内部ＣＰＵ１１１により解読処理を行う。

次に、解読されたビットストリーム、あるいは、元々暗号化されていなかったビットストリームは、音声のビットストリームと動画のビットストリームが多重化された状態であるため、第１内部ＣＰＵ１１１が、音声ビットストリームと動画ビットストリームへの分離処理を行う。

分離処理後、音声ビットストリームの伸長処理を音声・オーディオ処理回路１２４で、動画ビットストリームの伸長処理を動画処理回路１２１で行う。この際、第１内部ＣＰＵ１１１は、選択回路１３１と選択回路１３４を制御するための命令を接続制御回路１８０に発する。接続制御回路１８０は、第１内部ＣＰＵ１１１からの命令を受けて、選択回路１３１と選択回路１３４とが第１バス１９１を選択するように制御する。すると、音声・オーディオ処理回路１２４と動画処理回路１２１の制御は第１内部ＣＰＵ１１１が実行できるようになる。

動画処理回路１２１によって伸長された動画データと、音声・オーディオ処理回路１２４によって伸長された音声データとは、ビデオ入出力回路１２５と音声・オーディオ入出力回路１２６により、それぞれ、ポストフィルタ処理される。さらに、動画データは、必要に応じて、回転処理や拡大・縮小処理が施され、さらに、表示する際に、アイコン画像、フレーム枠画像、背景等の画像との合成処理が施され、ディスプレイ３７０へ出力される。音声データは、スピーカ３８０へ出力される。

この際、選択回路１３５と選択回路１３６は、第２バス１９２を選択する設定となり、ビデオ入出力回路１２５と音声・オーディオ入出力回路１２６の制御は、第２内部ＣＰＵ１１２が行う。伸長処理により生成される音声データと動画データの受け渡しのタイミング処理は、第１内部ＣＰＵ１１１と第２内部ＣＰＵ１１２の間での通信により行う。第２内部ＣＰＵ１１２は、音声データの出力と動画データの出力のタイミングが同期するように制御する。

次に、自局側の映像と音声のデータ処理について説明する。

自局側の映像と音声のデータは、カメラ３５０から動画データが、マイク３６０から音声データが、それぞれ、ビデオ入出力回路１２５と音声・オーディオ入出力回路１２６へ入力される。動画データと音声データの半導体装置１００への取り込みと、取り込んだ動画データと音声データに対するフィルタ処理は、それぞれ、ビデオ入出力回路１２５と音声・オーディオ入出力回路１２６が行う。

この際、前述した通り、選択回路１３５と選択回路１３６は、第２バス１９２を選択する設定となっているので、ビデオ入出力回路１２５と音声・オーディオ入出力回路１２６の制御は、第２内部ＣＰＵ１１２が行う。

次に、取り込みとフィルタ処理が完了した動画データと音声データは、それぞれ、動画処理回路１２１と音声・オーディオ処理回路１２４で圧縮処理がなされる。

この際、選択回路１３１と選択回路１３４は、第１バス１９１を選択する設定となる。従って、動画処理回路１２１と音声・オーディオ処理回路１２４の制御は、第１内部ＣＰＵ１１１が行う。圧縮処理を行う動画データと音声データの受け渡しのタイミング処理は、第１内部ＣＰＵ１１１と第２内部ＣＰＵ１１２の間での通信により行う。

動画処理回路１２１と音声・オーディオ処理回路１２４により圧縮された動画ビットストリームと音声ビットストリームは、第１内部ＣＰＵ１１１により、１つのビットストリームに多重化される。さらに、多重化されたビットストリームに対して、暗号化が必要な場合は、第１内部ＣＰＵ１１１により暗号化処理が施される。

暗号化されたビットストリーム、あるいは、暗号化する必要がない場合は、多重化されたビットストリームは、外部ＣＰＵ２０１（アプリケーション処理ＬＳＩ３２０が内蔵するＣＰＵ）へ送信され、アプリケーション処理ＬＳＩ３２０、ベースバンド処理ＬＳＩ３４０、無線処理ＬＳＩ３３０の処理を経て、携帯電話３００から相手側の携帯電話へ送信される。

以上が、テレビ電話機能実行時における、半導体装置１００の内部における処理の説明である。

上述したテレビ電話機能実行時に、外部ＣＰＵ２０１の性能に余裕がある場合には、第１内部ＣＰＵ１１１と第２内部ＣＰＵ１１２とが担当していた、処理回路の制御とデータ処理の一部を、外部ＣＰＵ２０１が担当しても良い。例えば、音声データの圧縮伸長処理と、音声データの入出力に関する制御と、ビットストリームの暗号化処理と解読処理とを、外部ＣＰＵ２０１が行うことも可能である。この場合は、選択回路１３４と選択回路１３６は、音声・オーディオ処理回路１２４と音声・オーディオ入出力回路１２６を、それぞれ、第３バス１９３に接続し、音声・オーディオ処理回路１２４と音声・オーディオ入出力回路１２６の制御を外部ＣＰＵ２０１が行えるようにすればよい。

この時、各ＣＰＵ間をまたぐデータの受け渡しのタイミング処理は、必要に応じて、外部ＣＰＵ２０１と第１内部ＣＰＵ１１１の間の通信、あるいは、外部ＣＰＵ２０１と第２内部ＣＰＵ１１２の間の通信で実行できる。

このように、第１内部ＣＰＵ１１１と第２内部ＣＰＵ１１２とが担当していた、処理回路の制御とデータ処理の一部を、外部ＣＰＵ２０１が担当する場合、第１内部ＣＰＵ１１１と第２内部ＣＰＵ１１２の処理負荷は、外部ＣＰＵ２０１が担当しない場合に比べて軽くなる。その結果、第１内部ＣＰＵ１１１と第２内部ＣＰＵ１１２は、その動作周波数を最適値に下げることが可能となる。

例えば、本形態の携帯電話３００では、本来、第１内部ＣＰＵ１１１と第２内部ＣＰＵ１１２は、動作周波数がｎ／２ＭＨｚで共に動作しているが、外部ＣＰＵ２０１が一部担当する場合では、第１内部ＣＰＵ１１１は、動作周波数をｎ／８ＭＨｚに、第２内部ＣＰＵ１１２は、動作周波数をｎ／４ＭＨｚに下げてもそれぞれの処理が間に合うことがある。このように、第１内部ＣＰＵ１１１と第２内部ＣＰＵ１１２の動作周波数を下げることで、半導体装置１００の消費電力を削減することが可能となる。

また、上記説明において、選択回路１３４の設定を切り替えることで、音声・オーディオ処理回路１２４の制御を、外部ＣＰＵ２０１が行う場合と第１内部ＣＰＵ１１１が行う場合があるように、同じテレビ電話機能を実行するにあたっても、外部ＣＰＵ２０１の処理性能に合わせて、半導体装置１００内部の処理回路１２１〜１２６の制御負荷を、外部ＣＰＵ２０１と第１内部ＣＰＵ１１１と第２内部ＣＰＵ１１２とで分担することが可能である。従って、本形態の半導体装置１００を用いれば、外部ＣＰＵ２０１と半導体装置１００を含む、柔軟性に富んだ携帯電話３００を構築することができる。

また、本形態の携帯電話３００でテレビ電話機能を実行中に、受信した相手画像がカメラから入力された自然画像ではなく、キャラクタ等のグラフィックスからなる人工画像であり、いわゆるアバターテレビ電話機能と呼ばれる機能を実行する必要が生じた場合には、携帯電話３００は、上述したテレビ電話の実行時に使用する処理回路に加えて、グラフィックス処理回路１２２をさらに起動する。この時、グラフィックス処理回路１２２の制御は、外部ＣＰＵ２０１と第１内部ＣＰＵ１１１の内のいずれのＣＰＵでも行うことができる。外部ＣＰＵ２０１の処理性能とプログラムメモリ領域（メモリ３９２の一部の領域）に余裕がある場合は、選択回路１３２は、グラフィックス処理回路１２２を第３バス１９３に接続するように設定して、グラフィックス処理回路１２２の制御を外部ＣＰＵ２０１が行えるようにする。そうでない場合は、第１内部ＣＰＵ１１１側に必要なプログラムを実装して、選択回路１３２は、グラフィックス処理回路１２２を第１バス１９１に接続するように設定して、グラフィックス処理回路１２２の制御を第１内部ＣＰＵ１１１が行えるようにする。

次に、本形態の携帯電話３００において、ビデオカメラ機能を実行する場合を説明する。

ビデオカメラ実行時では、音声の圧縮処理、動画の圧縮処理、ビデオデータの入出力処理、音声データの入力処理が必要となるため、動画処理回路１２１、音声・オーディオ処理回路１２４、ビデオ入出力回路１２５、音声・オーディオ入出力回路１２６を起動する必要がある。

ビデオカメラ実行時では、処理する動画のサイズとフレームレートが、上述したテレビ電話実行時に比べて大きくなると仮定する。例えば、テレビ電話実行時では、処理する動画は、ＱＣＩＦ（１７６×１４４画素）サイズ、フレームレート１５ｆｐｓであるのに対して、ビデオカメラ実行時では、処理する動画は、ＶＧＡ（６４０×４８０画素）サイズ、フレームレート３０ｆｐｓとなる場合を指す。この時、ＣＰＵが行う、動画に関わる処理回路の制御とデータ処理の負荷が高くなるため、音声の圧縮処理に関わる処理は、外部ＣＰＵ２０１が行い、それ以外の処理は、第１内部ＣＰＵ１１１と第２内部ＣＰＵ１１２で行う。

本形態の携帯電話３００における、ビデオカメラ機能実行時の処理フローを以下に説明する。

撮影している映像と音声のデータは、カメラ３５０から動画データがビデオ入出力回路１２５へ、マイク３６０から音声データが音声・オーディオ入出力回路１２６へ、それぞれ、入力される。

動画データの半導体装置１００内部への取り込みと、取り込んだ動画データに対するフィルタ処理は、ビデオ入出力回路１２５で行う。音声データの半導体装置１００内部への取り込みと、取り込んだ音声データに対するフィルタ処理は、音声・オーディオ入出力回路１２６で行う。

ここで、選択回路１３５と選択回路１３６は、第２バス１９２を選択する設定とし、ビデオ入出力回路１２５と音声・オーディオ入出力回路１２６の制御は、第２内部ＣＰＵ１１２が行う。また、ビデオ入出力回路１２５は、取り込んだ動画データに、必要に応じて、回転処理や拡大・縮小処理を施し、さらに、表示する際に、アイコン画像、フレーム枠画像、背景等の画像との合成処理を施し、処理した動画データをディスプレイ３７０へ出力する。音声・オーディオ入出力回路１２６は、音声データをスピーカ３８０へ出力する。

ここで、選択回路１３１は、動画処理回路１２１を第１バス１９１に接続する選択をし、動画処理回路１２１の制御は、第１内部ＣＰＵ１１１が行う。選択回路１３４は、音声・オーディオ処理回路１２４を第３バス１９３に接続する選択をし、音声・オーディオ処理回路１２４の制御は、外部ＣＰＵ２０１が行う。圧縮処理を行う動画データと音声データの受け渡しのタイミング処理は、第１内部ＣＰＵ１１１と第２内部ＣＰＵ１１２の間の通信と、外部ＣＰＵ２０１と第２内部ＣＰＵ１１２の間の通信により行う。

動画処理回路１２１により圧縮された動画ビットストリームと、音声・オーディオ処理回路１２４により圧縮された音声ビットストリームは、外部ＣＰＵ２０１へ送信され、外部ＣＰＵ２０１により多重化の処理がなされて、１つのビットストリームとなる。

さらに、多重化されたビットストリームに対して、暗号化が必要な場合は、外部ＣＰＵ２０１により暗号化処理が施される。

暗号化されたビットストリーム、あるいは、暗号化する必要がない場合は、多重化処理がなされたビットストリームは、メモリ３９２へ送信されて蓄積される。

さらに、ビデオカメラ実行時において、ディジタルスチルカメラ機能を動作させる場合、つまり、動画撮影中に、ある瞬間で静止画撮影を行う場合を説明する。

この場合、静止画圧縮処理のため静止画処理回路１２３をさらに起動する必要がある。第１内部ＣＰＵ１１１は、動画処理回路１２１に関わる制御で負荷が高いため、静止画処理回路１２３の制御は、外部ＣＰＵ２０１が行う。したがって、選択回路１３３は、静止画処理回路１２３を第３バス１９３に接続する。

静止画に関わる処理フローは次のようになる。上述した、ビデオカメラ実行時の処理フローに加えて、ビデオ入出力回路１２５で入力処理を終えた画像を、静止画処理回路１２３で圧縮処理を行う。生成された静止画ビットストリームは、外部ＣＰＵ２０１へ送信され、暗号化が必要な場合は、外部ＣＰＵ２０１により暗号化処理がなされる。暗号化された静止画ビットストリーム、あるいは、暗号化が必要でない場合は、暗号化前の静止画ビットストリームは、メモリ３９２へ送信されて蓄積される。

ただし、ディジタルスチルカメラ機能を単独で実行する場合は、選択回路１３３は、静止画処理回路１２３を第１バス１９１へ接続し、静止画処理回路１２３の制御は、第１内部ＣＰＵ１１１が行う。

このように、本形態の携帯電話３００によれば、選択手段１３３の設定を切り替えることにより、静止画処理回路１２３を直接外部ＣＰＵ２０１と接続して制御し、処理回路１２１〜１２６の制御における負荷を分散することができる。従って、第１内部ＣＰＵ１１１と第２内部ＣＰＵ１１２のみで処理回路１２１〜１２６を制御する場合と比べて、ビデオカメラ機能とディジタルスチルカメラ機能を同時に動作させるような、アプリケーションの高機能化、あるいは、ビデオカメラ機能とディジタルスチルカメラ機能を同時に動作させる場合の、ビデオカメラ機能の画像サイズの増大、フレームレートの増加といった、アプリケーションの高性能化が可能となる。

また、上記説明において、音声・オーディオ処理回路１２４の制御を、テレビ電話実行時では、第１内部ＣＰＵ１１１が行い、ビデオカメラ実行時では、外部ＣＰＵ２０１が行った。このように、実行するアプリケーション毎に、選択回路１３１〜１３６の設定を切り替えて、処理回路１２１〜１２６の制御の担当を外部ＣＰＵ２０１、第１内部ＣＰＵ１１１、及び、第２内部ＣＰＵ１１２の間で変えることにより、制御に伴う負荷の分散をＣＰＵ間において最適化することが可能である。

また、その他、動画・静止画再生機能、動画・静止画編集機能等のアプリケーションの実行においても、上述の説明と同様に、外部ＣＰＵ２０１、または、第１内部ＣＰＵ１１１、第２内部ＣＰＵ１１２が処理回路１２１〜１２６の中から、各々のアプリケーション実行時に必要な処理回路を起動し制御を行う。

以上の説明では、本形態の携帯電話３００では、半導体装置３１０は、本発明の実施の形態９で説明した、図９の半導体装置１００を用いている。

なお、上記説明において、第１内部ＣＰＵ１１１または外部ＣＰＵ２０１がビットストリームに対する暗号化と解読の処理を行うとしたが、暗号化と解読の処理は、別に処理手段を設けて処理することも可能である。また、暗号化と解読の処理は、第１内部ＣＰＵ１１１または外部ＣＰＵ２０１ではなく、第２内部ＣＰＵ１１２で処理することも可能である。

なお、上記説明において、第１内部ＣＰＵ１１１、あるいは、外部ＣＰＵ２０１がビットストリームに対する多重化と分離の処理を行うとしたが、多重化と分離の処理は別途、処理手段を設けて処理することも可能である。また、第１内部ＣＰＵ１１１、あるいは、外部ＣＰＵ２０１ではなく、第２内部ＣＰＵ１１２で処理することも可能である。

なお、上記説明において、ビデオ入出力回路１２５が、入力されたビデオデータと出力するビデオデータに対するフィルタ処理、回転処理、拡大・縮小処理、画像合成処理を行うとしたが、これらの処理は、別に処理手段を設けて処理することも可能である。また、第１内部ＣＰＵ１１１または第２内部ＣＰＵ１１２で処理することも可能である。

なお、上記説明では、本形態の半導体装置３１０に本発明の実施の形態９の半導体装置１００（図９）を用いた場合を例として、本形態の携帯電話３００の動作を説明したが、半導体装置３１０には、本発明の他の実施の形態で説明した半導体装置１００を用いても良い。

例えば、本形態の半導体装置３１０に、本発明の実施の形態８の半導体装置１００（図８）を用いた場合、処理回路１２１〜１２４は、第１バス１９１に常時接続しているので、外部ＣＰＵ２０１と第１内部ＣＰＵ１１１から各処理回路１２１〜１２４へのアクセスは、第１調停回路１５１によって、優先度に基づく制御が行われる。また、処理回路１２５、１２６は、第２バス１９２に常時接続しているので、外部ＣＰＵ２０１と第２内部ＣＰＵ１１２から処理回路１２５、１２６へのアクセスは、第２調停回路１５２によって、優先度に基づく制御が行われる。

また、本形態の半導体装置３１０に、例えば、図９に示した半導体装置１００を用いた場合、接続制御回路１８０の内部に、セマフォレジスタを用意し、外部ＣＰＵ２０１と内部ＣＰＵ１１１と第２内部ＣＰＵ１１２とが、セマフォレジスタにアクセスして、セマフォを獲得したＣＰＵが接続されるように、接続制御回路１８０が選択回路１３１〜１３６の設定を行うようにすることもできる。

また、本形態の携帯電話３００において、アプリケーション処理ＬＳＩ３２０が、半導体装置３１０を制御できるＣＰＵを２個有する場合は、本形態の半導体装置３１０に、本発明の実施の形態１２の半導体装置１００（図１２）を用いることができる。この場合には、外部ＣＰＵ２０１は、処理回路１２１〜１２４における処理を、第１内部ＣＰＵ１１１と分担し、外部ＣＰＵ２０２は、処理回路１２５、１２６における処理を、第２内部ＣＰＵ１１２と分担する。この結果、第１内部ＣＰＵ１１１と第２内部ＣＰＵ１１２の処理の負担は、さらに軽減できるので、より高度のアプリケーション処理が可能となる。

なお、図１３に示す携帯電話３００において、アプリケーション処理ＬＳＩ３２０とメモリ３９２とを削除し、半導体装置３１０は、ベースバンド処理ＬＳＩ３４０と接続する簡易型の構成も可能である。この場合、新たなベースバンド処理ＬＳＩ３４０は、本形態のアプリケーション処理ＬＳＩ３２０が有する機能の大半を有するように設計すると良い。また、上述の簡易型の構成においては、半導体装置３１０に対する外部ＣＰＵは、ベースバンド処理ＬＳＩ３４０内部のＣＰＵになる。

以上の本発明の実施の形態の説明では、半導体装置１００は、いずれの実施の形態においても、動画処理回路１２１、グラフィックス処理回路１２２、静止画処理回路１２３、音声・オーディオ処理回路１２４、ビデオ入出力回路１２５、及び、音声・オーディオ入出力回路１２６を備えるとした。

しかし、本発明は、半導体装置１００が搭載する処理回路の組合せを上記組合せに限定するものではない。音声・オーディオ処理回路１２４は備えず、音声またはオーディオの圧縮伸長処理は、第１内部ＣＰＵ１１１、第２内部ＣＰＵ１１２、あるいは、外部ＣＰＵ２０１が処理してもよい。

また、動画処理回路１２１と静止画処理回路１２３と音声・オーディオ処理回路１２４は、それぞれ、圧縮伸長処理を行うのではなく、圧縮処理のみ、あるいは、伸長処理のみを行うとしてもよい。

また、ビデオ入出力回路１２５と音声・オーディオ入出力回路１２６は、それそれ、ビデオデータと音声、または、オーディオデータの入力処理と出力処理の両方を行うではなく、入力処理のみ、あるいは、出力処理のみを行うとしてもよい。

以上説明したように、本発明の趣旨は、外部ＣＰＵと柔軟なシステム構成が可能で、高性能、高機能、かつ、低消費電力動作の半導体装置、及び、それを用いた携帯電話を提供することにあるのであって、本発明の趣旨を逸脱しない限り、種々の変更が可能である。

本発明に係わる半導体装置は、例えば、携帯電話、ディジタルビデオカメラ、ＤＶＤレコーダ等、メディア処理を必要とする機器とその応用分野において利用できる。

本発明の実施の形態１における半導体装置のブロック図本発明の実施の形態２における半導体装置のブロック図本発明の実施の形態３における半導体装置のブロック図本発明の実施の形態４における半導体装置のブロック図本発明の実施の形態５における半導体装置のブロック図本発明の実施の形態６における半導体装置のブロック図本発明の実施の形態７における半導体装置のブロック図本発明の実施の形態８における半導体装置のブロック図本発明の実施の形態９における半導体装置のブロック図本発明の実施の形態１０における半導体装置のブロック図本発明の実施の形態１１における半導体装置のブロック図本発明の実施の形態１２における半導体装置のブロック図本発明の実施の形態１３における携帯電話のブロック図従来のマルチメディアデータ処理用半導体装置のブロック図メディア処理機器向け半導体装置のブロック図

符号の説明

１００半導体装置
１１０プロセッサ部
１１１〜１１３内部ＣＰＵ
１２１動画処理回路
１２２グラフィックス処理回路
１２３静止画処理回路
１２４音声・オーディオ処理回路
１２５ビデオ入出力回路
１２６音声・オーディオ入出力回路
１３０内部インターフェイス部
１３１〜１３６選択回路
１４０外部インターフェイス部
１４１〜１４３インターフェイスユニット
１５１〜１５４調停回路
１６１切り替え回路
１８０接続制御回路
１９１〜１９４バス
２０１、２０２外部ＣＰＵ
３００携帯電話
３１０半導体装置
３２０アプリケーション処理ＬＳＩ
３３０無線処理ＬＳＩ
３４０ベースバンド処理ＬＳＩ
３５０カメラ
３６０マイク
３７０ＬＣＤ
３８０スピーカ
３９１、３９３メモリ

Claims

プロセッサ部と、
前記プロセッサ部に接続する内部インターフェース部と、
前記プロセッサ部と前記内部インターフェース部とに接続する外部インターフェース部と、
前記内部インターフェース部に接続する複数のデータ処理部とを備え、
前記プロセッサ部は、内部ＣＰＵを有し、
前記外部インターフェース部は、外部ＣＰＵに接続し、
前記複数のデータ処理部の各々は、前記内部インターフェース部を介して、前記内部ＣＰＵと前記外部ＣＰＵのいずれのＣＰＵからも制御できる半導体装置。
前記内部インターフェース部は、
前記プロセッサ部に接続する第１バスと、
前記外部インターフェース部に接続する第２バスと、
前記第１バスと前記第２バスとに接続し、前記複数のデータ処理部に１対１対応で接続する複数の選択部とを有し、
前記複数の選択部の各々は、前記複数のデータ処理部の各々が、前記第１バスと前記第２バスとのいずれに接続するかを選択し、
前記複数のデータ処理部の各々は、前記選択部によって選択されたバスを介して、前記内部ＣＰＵと、前記外部ＣＰＵのいずれのＣＰＵからも制御できる、請求項１記載の半導体装置。
前記外部インターフェース部は、複数のインターフェースユニットを有し、
前記複数のインターフェースユニットは、複数の外部ＣＰＵに１対１対応で接続し、
前記複数のデータ処理部の各々は、前記内部ＣＰＵと、前記複数の外部ＣＰＵのいずれのＣＰＵからも制御できる、請求項１記載の半導体装置。
前記複数のインターフェースユニットは、それぞれが外部ＣＰＵに１対１対応で接続する第１インターフェースユニットと第２インターフェースユニットとを含み、
前記内部インターフェース部は、
前記第１インターフェースユニットと前記プロセッサ部とに接続する第１調停部と、
前記第２インターフェースユニットと前記プロセッサ部とに接続する第２調停部と、
前記第１調停部に接続する第１バスと、
前記第２調停部に接続する第２バスと、
前記第１バスと前記第２バスとに接続し、前記複数のデータ処理部に接続する複数の選択部とを有し、
前記第１調停部は、前記内部ＣＰＵと前記第１インターフェースユニットに接続する外部ＣＰＵとを調停して、前記第１バスへ接続し、
前記第２調停部は、前記内部ＣＰＵと前記第２インターフェースユニットに接続する外部ＣＰＵとを調停して、前記第２バスへ接続し、
前記複数の選択部の各々は、前記複数のデータ処理部の各々に接続して、前記複数のデータ処理部の各々が、前記第１バスと前記第２バスとのいずれに接続するかを選択し、
前記複数のデータ処理部の各々は、前記複数の選択部によって選択されたバスと、前記第１調停部または前記第２調停部とを介して、前記内部ＣＰＵと、前記外部インターフェース部に接続する複数の外部ＣＰＵのいずれのＣＰＵからも制御できる、請求項３記載の半導体装置。
前記複数のインターフェースユニットは、それぞれが外部ＣＰＵに１対１対応で接続する第１インターフェースユニットと第２インターフェースユニットとを含み、
前記内部インターフェース部は、
前記第１インターフェースユニットに接続する第１バスと、
前記第２インターフェースユニットに接続する第２バスと、
前記プロセッサ部に接続する第３バスと、
前記第１バスと第３バスとに接続する複数の第１選択部と、
前記第２バスと第３バスとに接続する複数の第２選択部とを有し、
前記複数のデータ処理部は、第１処理グループに属する少なくとも１つ以上のデータ処理部と、第２処理グループに属する少なくとも１つ以上のデータ処理部とを含み、
前記第１処理グループに属する前記少なくとも１つ以上のデータ処理部は、前記複数の第１選択部に１対１対応で接続し、
前記第２処理グループに属する前記少なくとも１つ以上のデータ処理部は、前記複数の第２選択部に１対１対応で接続し、
前記複数の第１選択部は、前記第１処理グループのデータ処理部の各々が、前記第１バスと前記第３バスのいずれに接続するかを選択し、
前記複数の第２選択部は、前記第２処理グループのデータ処理部の各々が、前記第２バスと前記第３バスのいずれに接続するかを選択し、
前記第１処理グループのデータ処理部の各々は、前記複数の第１選択部によって選択されたバスを介して、前記内部ＣＰＵと前記第１インターフェースユニットに接続する外部ＣＰＵのいずれのＣＰＵからも制御でき、
前記第２処理グループのデータ処理部の各々は、前記複数の第２選択部によって選択されたバスを介して、前記内部ＣＰＵと前記第２インターフェースユニットに接続する外部ＣＰＵのいずれのＣＰＵからも制御できる、請求項３記載の半導体装置。
前記複数のインターフェースユニットは、それぞれが外部ＣＰＵに１対１対応で接続する第１インターフェースユニットと第２インターフェースユニットとを含み、
前記内部インターフェース部は、
前記プロセッサ部と前記第２インターフェースユニットとに接続する調停部と、
前記第１インターフェースユニットに接続する第１バスと、
前記調停部に接続する第２バスと、
前記プロセッサ部に接続する第３バスと、
前記第１バスと第３バスとに接続する複数の選択部とを有し、
前記複数のデータ処理部は、第１処理グループに属する少なくとも１つ以上のデータ処理部と、第２処理グループに属する少なくとも１つ以上のデータ処理部とを含み、
前記第１処理グループに属する前記少なくとも１つ以上のデータ処理部は、前記複数の選択部に１対１対応で接続し、
前記第２処理グループに属する前記少なくとも１つ以上のデータ処理部は、前記第２バスに接続し、
前記複数の選択部の各々は、前記第１処理グループのデータ処理部の各々が、前記第１バスと前記第３バスのいずれに接続するかを選択し、
前記調停部は、前記第２インターフェースに接続する外部ＣＰＵと前記内部ＣＰＵとを調停して、前記第２バスに接続し、
前記第１処理グループのデータ処理部の各々は、前記複数の選択部によって選択されたバスを介して、前記内部ＣＰＵと前記第１インターフェースユニットに接続する外部ＣＰＵのいずれのＣＰＵからも制御でき、
前記第２処理グループのデータ処理部の各々は、前記調停部と前記第２バスとを介して、前記内部ＣＰＵと前記第２インターフェースユニットに接続する外部ＣＰＵのいずれのＣＰＵからも制御できる、請求項３記載の半導体装置。
前記プロセッサ部は、複数の内部ＣＰＵを有し、
前記複数のデータ処理部の各々は、前記複数の内部ＣＰＵと、前記外部ＣＰＵのいずれのＣＰＵからも制御できる、請求項１記載の半導体装置。
前記複数の内部ＣＰＵは、第１内部ＣＰＵと第２内部ＣＰＵとを含み、
前記内部インターフェース部は、
前記第１内部ＣＰＵと前記第２内部ＣＰＵとに接続する調停部と、
前記調停部に接続する第１バスと、
前記外部インターフェース部に接続する第２バスと、
前記第１バスと第２バスとに接続し、前記複数のデータ処理部の各々に１対１対応で接続する複数の選択部とを有し、
前記複数の選択部の各々は、前記複数のデータ処理部の各々が、前記第１バスと前記第２バスのいずれに接続するかを選択し、
前記調停部は、前記第１内部ＣＰＵと前記第２内部ＣＰＵとを調停して、前記第１バスに接続し、
前記複数のデータ処理部の各々は、前記複数の選択部によって選択されたバスを介して、前記第１内部ＣＰＵと前記第２内部ＣＰＵと外部ＣＰＵのいずれのＣＰＵからも制御できる、請求項７記載の半導体装置。
前記複数の内部ＣＰＵは、第１内部ＣＰＵと第２内部ＣＰＵとを含み、
前記内部インターフェース部は、
前記第１内部ＣＰＵと前記第２内部ＣＰＵとに接続する切り替え部と、
前記切り替え部に接続する第１バスと、
前記外部インターフェース部に接続する第２バスと、
前記第１バスと第２バスとに接続し、前記複数のデータ処理部の各々に１対１対応で接続する複数の選択部とを有し、
前記複数の選択部の各々は、前記複数のデータ処理部の各々が、前記第１バスと前記第２バスのいずれに接続するかを選択し、
前記切り替え部は、前記第１内部ＣＰＵと前記第２内部ＣＰＵとを切り替えて、前記第１バスに接続し、
前記複数のデータ処理部の各々は、前記複数の選択部によって選択されたバスを介して、前記第１内部ＣＰＵと前記第２内部ＣＰＵと外部ＣＰＵのいずれのＣＰＵからも制御できる、請求項７記載の半導体装置。
前記複数の内部ＣＰＵは、第１内部ＣＰＵと第２内部ＣＰＵとを含み、
前記内部インターフェース部は、
前記第１内部ＣＰＵと前記外部インターフェース部とに接続する第１調停部と、
前記第２内部ＣＰＵと前記外部インターフェース部とに接続する第２調停部と、
前記第１調停部に接続する第１バスと、
前記第２調停部に接続する第２バスとを有し、
前記複数のデータ処理部は、第１処理グループに属する少なくとも１つ以上のデータ処理部と、第２処理グループに属する少なくとも１つ以上のデータ処理部とを含み、
前記第１処理グループに属する前記少なくとも１つ以上のデータ処理部は、前記第１バスに接続し、
前記第２処理グループに属する前記少なくとも１つ以上のデータ処理部は、前記第２バスに接続し、
前記第１調停部は、前記第１内部ＣＰＵと、前記外部インターフェース部に接続する外部ＣＰＵを調停して、前記第１バスに接続し、
前記第２調停部は、前記第２内部ＣＰＵと、前記外部インターフェース部に接続する外部ＣＰＵを調停して、前記第２バスに接続し、
前記第１処理グループのデータ処理部の各々は、前記第１調停部と前記第１バスとを介して、前記第１内部ＣＰＵと前記外部ＣＰＵのいずれのＣＰＵからも制御でき、
前記第２処理グループのデータ処理部の各々は、前記第２調停部と前記第２バスとを介して、前記第２内部ＣＰＵと前記外部ＣＰＵとのいずれのＣＰＵからも制御できる、請求項７記載の半導体装置。
前記複数の内部ＣＰＵは、第１内部ＣＰＵと第２内部ＣＰＵとを含み、
前記内部インターフェース部は、
前記第１内部ＣＰＵに接続する第１バスと、
前記第２内部ＣＰＵに接続する第２バスと、
前記外部インターフェース部に接続する第３バスと、
前記第１バスと前記第３バスとに接続する複数の第１選択部と、
前記第２バスと前記第３バスとに接続する複数の第２選択部とを有し、
前記複数のデータ処理部は、第１処理グループに属する少なくとも１つ以上のデータ処理部と、第２処理グループに属する少なくとも１つ以上のデータ処理部とを含み、
前記第１処理グループに属する前記少なくとも１つ以上のデータ処理部は、前記複数の第１選択部に１対１対応で接続し、
前記第２処理グループに属する前記少なくとも１つ以上のデータ処理部は、前記複数の第２選択部に１対１対応で接続し、
前記複数の第１選択部は、前記第１処理グループのデータ処理部の各々が、前記第１バスと前記第３バスのいずれに接続するかを選択し、
前記複数の第２選択部は、前記第２処理グループのデータ処理部の各々が、前記第２バスと前記第３バスのいずれに接続するかを選択し、
前記第１処理グループのデータ処理部の各々は、前記複数の第１選択部によって選択されたバスを介して、前記第１内部ＣＰＵと前記外部インターフェースに接続する外部ＣＰＵのいずれのＣＰＵからも制御でき、
前記第２処理グループのデータ処理部の各々は、前記複数の第２選択部によって選択されたバスを介して、前記第２内部ＣＰＵと前記外部インターフェースに接続する外部ＣＰＵのいずれのＣＰＵからも制御できる、請求項７記載の半導体装置。
前記プロセッサ部は、複数の内部ＣＰＵを有し、
前記外部インターフェース部は、複数のインターフェースユニットを有し、
前記複数のインターフェースユニットは、複数の外部ＣＰＵに１対１対応で接続し、
前記複数のデータ処理部の各々は、前記複数の内部ＣＰＵと、前記複数の外部ＣＰＵのいずれのＣＰＵからも制御できる、請求項１記載の半導体装置。
前記複数の内部ＣＰＵは、第１内部ＣＰＵと第２内部ＣＰＵとを含み、
前記複数のインターフェースユニットは、それぞれが外部ＣＰＵに１対１対応で接続する第１インターフェースユニットと第２インターフェースユニットとを含み、
前記内部インターフェース部は、
前記第１内部ＣＰＵに接続する第１バスと、
前記第１インターフェースユニットに接続する第２バスと、
前記第２内部ＣＰＵに接続する第３バスと、
前記第２インターフェースユニットに接続する第４バスと、
前記第１バスと前記第２バスとに接続する複数の第１選択部と、
前記第３バスと前記第４バスとに接続する複数の第２選択部とを有し、
前記複数のデータ処理部は、第１処理グループに属する少なくとも１つ以上のデータ処理部と、第２処理グループに属する少なくとも１つ以上のデータ処理部とを含み、
前記第１処理グループに属する前記少なくとも１つ以上のデータ処理部は、前記複数の第１選択部に１対１対応で接続し、
前記第２処理グループに属する前記少なくとも１つ以上のデータ処理部は、前記複数の第２選択部に１対１対応で接続し、
前記複数の第１選択部は、前記第１処理グループのデータ処理部の各々が、前記第１バスと前記第２バスのいずれに接続するかを選択し、
前記複数の第２選択部は、前記第２処理グループのデータ処理部の各々が、前記第３バスと前記第４バスのいずれに接続するかを選択し、
前記第１処理グループのデータ処理部の各々は、前記複数の第１選択部によって選択されたバスを介して、前記第１内部ＣＰＵと前記第１インターフェースユニットに接続する外部ＣＰＵのいずれのＣＰＵからも制御でき、
前記第２処理グループのデータ処理部の各々は、前記複数の第２選択部によって選択されたバスを介して、前記第２内部ＣＰＵと前記第２インターフェースユニットに接続する外部ＣＰＵのいずれのＣＰＵからも制御できる、請求項１２記載の半導体装置。
前記プロセッサ部が有する内部ＣＰＵは、前記外部インターフェース部に接続する外部ＣＰＵと並列に動作する、請求項１記載の半導体装置。
前記プロセッサ部が有する複数の内部ＣＰＵは、動作周波数が可変である、請求項７記載の半導体装置。
前記複数のデータ処理部は、動画処理回路、グラフィックス処理回路、静止画処理回路、音声・オーディオ処理回路、ビデオ入出力回路、及び、音声・オーディオ入出力回路のうちの少なくとも２つ以上を含む、請求項１記載の半導体装置。
請求項１記載の半導体装置と、
アプリケーション処理ＬＳＩと、
無線処理ＬＳＩと、
ベースバンド処理ＬＳＩとを備え、
前記半導体装置は、前記アプリケーション処理ＬＳＩで高負荷となるビデオデータ処理とオーディオデータ処理とを実行する携帯電話。
前記アプリケーション処理ＬＳＩは、少なくとも１つ以上のＣＰＵを有し、
前記少なくとも１つ以上のＣＰＵは、前記半導体装置の有するＣＰＵの処理を分担する、請求項１７記載の携帯電話。