JP2005311240A - Semiconductor device and its manufacturing method - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 239000000758 substrate Substances 0.000 claims description 37
- 230000001681 protective effect Effects 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 9
- 238000012536 packaging technology Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 206
- 238000007747 plating Methods 0.000 description 33
- 239000011347 resin Substances 0.000 description 32
- 229920005989 resin Polymers 0.000 description 32
- 238000000034 method Methods 0.000 description 31
- 239000010949 copper Substances 0.000 description 30
- 239000004020 conductor Substances 0.000 description 25
- 229910000679 solder Inorganic materials 0.000 description 18
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 11
- 238000002161 passivation Methods 0.000 description 11
- 239000011889 copper foil Substances 0.000 description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- 239000003822 epoxy resin Substances 0.000 description 7
- 239000010931 gold Substances 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 229920000647 polyepoxide Polymers 0.000 description 7
- 239000011651 chromium Substances 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 238000004806 packaging method and process Methods 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 239000009719 polyimide resin Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000001723 curing Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000013007 heat curing Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 229920002799 BoPET Polymers 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 206010034972 Photosensitivity reaction Diseases 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000036211 photosensitivity Effects 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract
Description
本発明は、半導体装置を製造する技術に係り、特に、配線基板の内部に半導体素子や電子部品等のチップを実装したパッケージ構造を有する半導体装置及びその製造方法に関する。 The present invention relates to a technique for manufacturing a semiconductor device, and more particularly, to a semiconductor device having a package structure in which chips such as semiconductor elements and electronic components are mounted inside a wiring board, and a method for manufacturing the same.
以下の記述では、配線基板の内部にチップを実装した半導体装置を、便宜上、「チップ内蔵パッケージ」とも呼ぶことにする。 In the following description, a semiconductor device in which a chip is mounted inside a wiring board is also referred to as a “chip built-in package” for convenience.
近年、プリント配線基板は軽量化が要求され、かつ、小型・多ピン化されたBGA(ボール・グリッド・アレイ)やPGA(ピン・グリッド・アレイ)、CSP(チップ・サイズ・パッケージ)等を搭載するため、配線の微細化及び高密度化が要求されている。しかし、従来のプリント配線基板はビアホールの形成に多くの面積を必要としていたため、設計の自由度が制限され、配線の微細化が困難であった。そこで、近年実用化が進んできたのが、ビルドアップ法を用いたプリント配線基板(ビルドアップ多層配線基板)である。このビルドアップ多層配線基板は、層間絶縁層の材料とビアホール形成のプロセスの組合せにより多種類のものが作製可能であり、その基本的なプロセスは、絶縁層の形成、絶縁層における層間接続のためのビアホールの形成、ビアホールの内部を含めた導体層(パターン形成された配線、パッド等)の形成を順次繰り返しながら導体層を積み上げていくものである。このようなビルドアップ法によって得られた多層配線基板では、集積度等が進展した半導体素子(チップ)でも搭載することが可能である。 In recent years, printed circuit boards have been required to be lighter, and equipped with BGA (Ball Grid Array), PGA (Pin Grid Array), CSP (Chip Size Package), etc., which are small and multi-pinned. Therefore, miniaturization and high density of wiring are required. However, since a conventional printed wiring board requires a large area for forming a via hole, the degree of freedom in design is limited and it is difficult to miniaturize the wiring. Therefore, a printed wiring board (build-up multilayer wiring board) using a build-up method has been put into practical use in recent years. This build-up multilayer wiring board can be manufactured in various types by combining the material of the interlayer insulating layer and the process of forming the via hole. The basic process is for the formation of the insulating layer and the interlayer connection in the insulating layer. The conductor layers are stacked while successively repeating the formation of the via holes and the formation of the conductor layers (patterned wiring, pads, etc.) including the inside of the via holes. In a multilayer wiring board obtained by such a build-up method, it is possible to mount even a semiconductor element (chip) whose degree of integration has progressed.
その一方で、半導体装置の高集積化及び高機能化を図る手法として、基板内に半導体素子(チップ)を内蔵し、あるいは積層して所要の回路ブロックを形成するよう意図されたパッケージ構造が提案されている。このパッケージ構造では、チップが基板内に埋め込み実装されているので、チップを基板の表面に実装するタイプのものと比べて、実装後のパッケージ全体の厚みを小さくできるというメリットがある。 On the other hand, a package structure intended to form a required circuit block by incorporating or stacking semiconductor elements (chips) in a substrate is proposed as a method for achieving higher integration and higher functionality of a semiconductor device. Has been. In this package structure, since the chip is embedded and mounted in the substrate, there is an advantage that the thickness of the entire package after mounting can be reduced as compared with a type in which the chip is mounted on the surface of the substrate.
かかるパッケージ構造を有する半導体装置(チップ内蔵パッケージ)において内蔵チップからの配線の引き出しを行う場合、従来の技術では、チップをパッケージ内に実装した後、当該チップの電極パッド上に形成したチップ接続用のビアホールを介して当該チップからパッケージ上の配線層に接続し、パッケージ上で配線の引き出し(再配線)を行い、さらに、この引き出した配線に電気的に接続されるようにしてパッケージ裏面の外部接続端子が接合されるパッド(外部端子用パッド)まで配線を引き回すようにしていた。 In a semiconductor device (chip built-in package) having such a package structure, when a wiring is drawn out from a built-in chip, in the conventional technology, after the chip is mounted in the package, the chip connection is formed on the electrode pad of the chip. Connected to the wiring layer on the package from the chip through the via hole of the package, the wiring is drawn out (re-wiring) on the package, and the outside of the back surface of the package is electrically connected to the drawn wiring. The wiring is routed to the pad (external terminal pad) to which the connection terminal is bonded.
上記のチップ内蔵パッケージに関連する技術としては、例えば、特許文献1に記載されるように、コア基板上に絶縁層を介して配線パターンが形成された半導体装置において、配線パターンが形成された内層に、絶縁層の厚さよりも薄い半導体素子をフリップチップ接続により当該配線パターンと電気的に接続させて搭載するようにしたものがある。
上述したように従来のチップ内蔵パッケージ(半導体装置)では、チップをパッケージ内に実装した状態でパッケージ上で当該チップからの配線の引き出し(再配線)を行い、さらにパッケージ裏面の外部端子用パッドまで配線を引き回すようにしていた。 As described above, in the conventional package with a built-in chip (semiconductor device), the wiring is drawn out (re-wiring) from the chip on the package while the chip is mounted in the package, and further to the external terminal pad on the back surface of the package. I was trying to route the wiring.
この場合、内蔵チップの電極パッド(チップパッド)とパッケージの外部端子用パッドは、通常、顧客の指定通りのパッドを相互に結ぶ必要があり、その際、顧客が指定するデザイン(レイアウト)によっては、各チップパッドとパッケージの各外部端子用パッドとを接続する各々の配線が同じ配線層内で互いにクロスするといった不都合が起こり得る。つまり、同じ配線層(1層)で必ずしも所要の配線の引き出しを行うことができない場合があった。 In this case, the electrode pad (chip pad) of the built-in chip and the external terminal pad of the package usually need to be connected to each other as specified by the customer, depending on the design (layout) specified by the customer. Inconveniently, each wiring connecting each chip pad and each external terminal pad of the package crosses each other in the same wiring layer. That is, in some cases, it is not always possible to draw out the required wiring in the same wiring layer (one layer).
このような場合に、従来の技術において一般的に行われている方法として、パッケージの配線層を1層増やし、クロスしていた部分の配線の何本かをその増設した配線層内で引き回すことで、各配線の立体交差が可能になるようにする方法がある。 In such a case, as a general method in the prior art, the wiring layer of the package is increased by one layer, and some of the crossed portions of the wiring are routed in the increased wiring layer. Then, there is a method for enabling the three-dimensional intersection of each wiring.
しかしながら、この方法では、配線層だけではなくその層間絶縁層も増設する必要があるため、その分、パッケージ全体としての厚みが大きくなり、また、そのためにパッケージの製造工程も増えるため、製造コストが高くなるといった課題があった。 However, in this method, it is necessary to increase not only the wiring layer but also the interlayer insulating layer, and accordingly, the thickness of the entire package is increased, and the manufacturing process of the package is increased accordingly. There was a problem of becoming higher.
本発明は、かかる従来技術における課題に鑑み創作されたもので、配線層の総数を増やすことなく所要の配線の引き出しを行えるようにし、パッケージの厚みを小さくすると共に、製造コストの低減化に寄与することができる半導体装置(チップ内蔵パッケージ)及びその製造方法を提供することを目的とする。 The present invention was created in view of the problems in the prior art, and enables the required wiring to be pulled out without increasing the total number of wiring layers, thereby reducing the thickness of the package and contributing to the reduction in manufacturing cost. An object of the present invention is to provide a semiconductor device (chip built-in package) that can be manufactured and a method for manufacturing the same.
上述した従来技術の課題を解決するため、本発明の一形態によれば、配線基板の内部にチップが実装されたパッケージ構造を有する半導体装置であって、前記チップが、該チップ上の保護膜の開口部から露出している電極パッドに電気的に接続されて該保護膜上に所要の形状に配線された配線層を有し、前記配線基板が、前記チップ上の前記配線層に電気的に接続されて該配線基板上に所要の形状に配線された配線層を有し、前記チップ上の配線層における配線と、前記配線基板上の配線層における配線とが、それぞれ個別に、かつ両者間に有機的な関係を保って引き出されていることを特徴とする半導体装置が提供される。 In order to solve the above-described problems of the prior art, according to one aspect of the present invention, there is provided a semiconductor device having a package structure in which a chip is mounted inside a wiring board, wherein the chip is a protective film on the chip. A wiring layer electrically connected to the electrode pad exposed from the opening of the wiring and wired in a required shape on the protective film, and the wiring board is electrically connected to the wiring layer on the chip Connected to the wiring board and wired in a desired shape on the wiring board, the wiring in the wiring layer on the chip and the wiring in the wiring layer on the wiring board are individually and both A semiconductor device is provided which is drawn with an organic relationship between them.
この形態に係る半導体装置によれば、配線の引き出しを行う配線層を、内蔵するチップ上の配線層と配線基板上の配線層とに分けて、それぞれ個別に、かつ両者間に有機的な関係を保って配線の引き出し(再配線)を行うようにしている。つまり、従来のようにチップをパッケージ(配線基板)に内蔵した後にパッケージ上で当該チップからの配線の引き出しを行うのではなく、チップと配線基板とに分けた状態で、それぞれ所要の形状に配線を行うようにしているので、配線層の総数を増やすことなく所要の配線の引き出しを行うことができる。言い換えると、従来の技術では同じ配線層内で配線がクロスしないようにするために配線層を1層増やす必要があったが、本発明ではその必要がないので、従来形のものと比べて配線層の総数を1層減らすことができる。 According to the semiconductor device of this embodiment, the wiring layer for drawing the wiring is divided into the wiring layer on the built-in chip and the wiring layer on the wiring substrate, and each has an organic relationship between them. The wiring is pulled out (rewiring) while maintaining the above. That is, instead of drawing the wiring from the chip on the package after the chip is built into the package (wiring board) as in the past, the wiring is divided into the chip and the wiring board in the required shape. Therefore, the required wiring can be drawn without increasing the total number of wiring layers. In other words, in the conventional technique, it was necessary to increase the wiring layer by one in order to prevent the wiring from crossing in the same wiring layer, but in the present invention, this is not necessary, so the wiring is compared with the conventional type. The total number of layers can be reduced by one layer.
その結果、実装後の半導体装置(チップ内蔵パッケージ)全体の厚みを相対的に小さくすることができ、製造コストの低減化に寄与することができる。 As a result, the thickness of the entire mounted semiconductor device (chip built-in package) can be relatively reduced, which can contribute to a reduction in manufacturing cost.
また、本発明の他の形態によれば、ウエハレベルパッケージング技術を用いて、所要の形状に配線された配線層を有するチップを作製する工程と、絶縁性基材の一方の面に、前記チップの配線層が形成されている側と反対側の面を該絶縁性基材側に向けて当該チップを実装する工程と、前記絶縁性基材の両面に、前記チップを覆ってそれぞれ絶縁層を形成する工程と、前記チップが実装されている側の絶縁層の、前記チップの配線層のパッドが形成されている部分に対応する位置に、該パッドに達するようにビアホールを形成する工程と、前記ビアホールの内部を含めて所要の形状に配線された配線層を形成する工程とを含むことを特徴とする半導体装置の製造方法が提供される。 Further, according to another aspect of the present invention, a step of manufacturing a chip having a wiring layer wired in a required shape using a wafer level packaging technique, the one surface of the insulating substrate, A step of mounting the chip with the surface opposite to the side where the wiring layer of the chip is formed facing the insulating base, and an insulating layer covering the chip on both sides of the insulating base And forming a via hole so as to reach the pad at a position corresponding to a part of the wiring layer of the chip where the pad is formed in the insulating layer on the side where the chip is mounted. And a step of forming a wiring layer wired in a required shape including the inside of the via hole.
この形態に係る半導体装置の製造方法によれば、ウエハレベルパッケージング技術を用いてあらかじめ別工程で配線を施したチップを作製しておき、配線基板(パッケージ)を作製する工程の途中で当該チップを埋め込み実装するようにしている。すなわち、上記の形態に係る半導体装置と同様に、チップと配線基板とに分けた状態でそれぞれ所要の形状に配線を行うようにしているので、配線層の総数を増やすことなく所要の配線の引き出しを行うことができると共に、実装後の半導体装置全体の厚みを小さくすることができる。また、従来のように配線層(及び層間絶縁層)の増設に伴うパッケージの製造工程が増えることもないため、製造コストの更なる低減化に寄与することができる。 According to the method for manufacturing a semiconductor device according to this embodiment, a chip on which wiring has been performed in a separate process in advance using a wafer level packaging technique is manufactured, and the chip is processed in the process of manufacturing a wiring substrate (package). Is embedded and implemented. That is, as in the semiconductor device according to the above embodiment, wiring is performed in a required shape in a state of being divided into a chip and a wiring board, so that the required wiring can be drawn without increasing the total number of wiring layers. And the thickness of the entire semiconductor device after mounting can be reduced. In addition, since the number of manufacturing steps of the package associated with the addition of the wiring layer (and the interlayer insulating layer) does not increase as in the conventional case, it is possible to contribute to further reduction of the manufacturing cost.
本発明の他の構成上の特徴及びそれによって得られる利点については、以下に記述する詳細な実施の形態を参照しながら説明する。 Other structural features of the present invention and the advantages obtained thereby will be described with reference to the detailed embodiments described below.
図1は本発明の一実施形態に係る半導体装置(チップ内蔵パッケージ)の構成を断面図の形態で模式的に示したものである。 FIG. 1 schematically shows a configuration of a semiconductor device (chip built-in package) according to an embodiment of the present invention in the form of a sectional view.
本実施形態に係る半導体装置10は、パッケージとして供される配線基板20と、この配線基板(パッケージ)20内に埋め込み実装された半導体素子(シリコン(Si)チップ)30とによって構成されている。配線基板(パッケージ)20において、21は本パッケージのコア基板としての絶縁性基材(例えば、ガラス布にエポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂を含浸させたもの)、22a,22bはコア基板21の両面にそれぞれ所要の形状にパターン形成された導体層(例えば、銅箔)、23はコア基板21の所要の位置に厚さ方向に貫通して形成されたスルーホールの内壁に形成された導体層(例えば、Cuめっき層)、24はスルーホール内のCuめっき層23の内側に充填された絶縁体(例えば、エポキシ樹脂)、25a,25bはコア基板21の両側の導体層22a,22b、Cuめっき層23及び絶縁体24上にそれぞれ所要の形状にパターン形成された導体層(例えば、Cu)、26a,26bはコア基板21の両側の導体層22a,22b及び導体層25a,25b上にそれぞれ形成された層間絶縁層としての樹脂層(例えば、エポキシ樹脂層)、27a,27bはコア基板21の両側の樹脂層26a,26b上にそれぞれ所要の形状にパターン形成された配線層(例えば、Cu)を示す。
The
各配線層27a,27bはそれぞれ所要の形状にパターン形成されるが、その際、パッド27Pを含むように形成される。すなわち、外付けの半導体素子(チップ)が搭載される側(図示の例では上側)の配線層27aのパッド27Pは、搭載する外付けの半導体チップの電極の位置に対応するようにパターン形成されており、これと反対側(下側)の配線層27bのパッド27Pは、マザーボード等のプリント配線板に実装する際に用いられる外部接続端子の接合位置に対応するようにパターン形成されている。また、上側の配線層27aは、内蔵チップ30の実装エリア内において当該チップ上の配線層33のパッド33Pに達するように形成されたビアホールVH1の内部を充填し、かつ、当該チップの周囲の領域においてコア基板21上の導体層25aに達するように形成されたビアホールVH2の内部を充填するようにパターン形成されている。一方、下側の配線層27bは、コア基板21上の導体層22bに達するように形成されたビアホールVH2の内部を充填するようにパターン形成されている。図示の例では、内蔵チップ30の周囲の領域に形成された配線層27aは、コア基板21上の導体層25a、導体層23及び導体層22bを介して下側の配線層27bに接続されている。
Each
また、28a,28bは両面の配線層27a,27bの各パッド27Pがそれぞれ露出するように当該配線層27a,27b及び樹脂層26a,26bを覆って形成された保護膜としてのソルダレジスト層、29a,29bは各ソルダレジスト層28a,28bから露出しているパッド27P上にそれぞれ被着されたニッケル(Ni)/金(Au)のめっき層を示す。
28a and 28b are
一方、配線基板(パッケージ)20に内蔵されるチップ30は、後述するようにウエハレベルパッケージングの技術を利用してあらかじめ別工程で再配線を施したものであり、外付けの半導体チップが搭載される側の樹脂層26a中に埋め込み実装されている。このチップ30の周囲には、例えば、アルミニウム(Al)等の金属からなる電極パッド31が配置されており、各電極パッド31は、チップ30を覆って形成された保護膜としてのパッシベーション膜32の開口部から露出している。また、各電極パッド31に電気的に接続された配線層33がチップ30の内側方向に再配線されており、この配線層33が形成されている側と反対側の面にはダイ・アタッチ・フィルム34が貼り付けられている。チップ30は、このダイ・アタッチ・フィルム34を介してコア基板21上に搭載されている。また、配線層(再配線層)33の内側方向に延在している部分上にパッド33Pが画定されており、このパッド33Pは、樹脂層26aに形成されたビアホールVH1を介して配線層27aに接続されている。チップ30は配線基板20内に埋め込み実装するため、厚さが可及的に薄いものを使用するのが望ましい。現状の技術では、半導体チップとして50μm〜100μm程度の厚さのものが提供されており、この程度の厚さの半導体チップであれば基板内に埋設することは技術的に十分可能である。よって、本実施形態では、内蔵するチップ30として厚さが50μm〜100μm程度の薄いものを使用している。
On the other hand, the
なお、以下の記述において特に定義していない限り、単に「チップ」というときは、チップ30のパッシベーション膜32の開口部から露出している電極パッド31に電気的に接続されてその内側方向に再配線された配線層33を有し、かつ、配線層33が形成されている側と反対側の面にダイ・アタッチ・フィルム34が貼り付けられた状態にある「デバイス」を指すものとする。
Unless otherwise defined in the following description, the term “chip” is simply connected to the
図2は、本実施形態の半導体装置(チップ内蔵パッケージ)10におけるチップ30上での配線の引き出し例及びパッケージ20上での配線の引き出し例を平面図の形態で模式的に示したものである。
FIG. 2 schematically shows, in a plan view, an example of wiring drawing on the
図中、(a)はチップ30(一部分)の電極パッド31の配置及び当該チップ上の配線層33におけるパッド33Pの配置と、各電極パッド31から当該パッド33Pまでを接続する各配線(33)の引き出し例を示している。図示の例では、5本の配線(33)を引き出している。一方、(b)はチップ30の配線層33が形成されているエリアに対応する部分のパッケージ20上の配線層27aにおけるパッド27Pの配置と、チップ30上の各パッド33Pに対応する位置(すなわち、チップ接続用のビアホールVH1の開口端の位置)から当該パッド27Pまでを接続する各配線(27a)の引き出し例を示している。
In the drawing, (a) shows the arrangement of the
このように、本実施形態に係るチップ内蔵パッケージ10は、従来のようにチップをパッケージ内に実装した後にパッケージ上で配線の引き出し(再配線)を行うのではなく、パッケージ20とこれに内蔵するチップ30とに分けた状態で、それぞれ個別に、かつ両者間に有機的な関係を保って、配線の引き出し(再配線)を行うようにしたことを特徴としている。ここにいう「有機的な関係」とは、チップ30の各配線(33)が形成されているエリア内で当該パッド33Pに達するようにビアホールVH1を設け、このビアホールVH1上にパッケージ20の各配線(27a)が形成されている関係をいう。つまり、図2の(a),(b)においてそれぞれ○で囲んだ同じ番号(図示の例では、1〜5)で示した部分が、チップ30をパッケージ20内に実装したときに平面的に見て同じ位置で重なり合うような関係をいう。
As described above, the
なお、本装置(チップ内蔵パッケージ)10に外付けの半導体チップを搭載する場合には、例えば、上側のソルダレジスト層28aの開口部から露出している配線層27aのパッド27P(Ni/Auめっき層29a)に、搭載する半導体チップのパッド上に接合されたはんだバンプ等の電極が電気的に接続されるように当該チップをフリップチップ接続し、さらに当該ソルダレジスト層28aとの間にアンダーフィル樹脂を充填し、熱硬化させて接着する。また、本装置(チップ内蔵パッケージ)10をマザーボード等のプリント配線板に実装する場合には、同様にして下側のソルダレジスト層28bの開口部から露出しているパッド27P(Ni/Auめっき層29b)に、外部接続端子として供されるはんだボールをリフローにより接合し(はんだバンプ)、このはんだバンプを介してマザーボード上の対応するパッド又はランドに接続し、さらに当該ソルダレジスト層28bとの間にアンダーフィル樹脂を充填し、熱硬化させて接着する。
When an external semiconductor chip is mounted on the device (chip built-in package) 10, for example, the
本実施形態に係る半導体装置(チップ内蔵パッケージ)10は、ビルドアップ法の技術を用いて製造することができる。但し、本実施形態に係る製造方法は、以下に説明するように、ウエハレベルパッケージング技術を用いてあらかじめ別工程で再配線を施したチップ30を作製しておき、配線基板(パッケージ)20を作製する工程の途中でチップ30を埋め込み実装するようにしたことを特徴としている。以下、その製造方法の一例について、図3〜図6を参照しながら説明する。
The semiconductor device (chip built-in package) 10 according to the present embodiment can be manufactured using a build-up technique. However, in the manufacturing method according to the present embodiment, as described below, a
<チップ30の製造工程:図3参照>
最初の工程では(図3(a)参照)、当業者には周知の方法により、複数のデバイスが作り込まれたウエハ30aを作製する。すなわち、所定の厚さ(例えば、直径が8インチのウエハの場合には725μm程度の厚さ)を有するシリコン(Si)ウエハに対し所要のデバイスプロセスを行った後、ウエハの一方の面(図示の例では上側の面)に窒化シリコン(SiN)やリンガラス(PSG)等からなるパッシベーション膜32を形成し、各デバイス上に所要のパターンで形成されたアルミニウム(Al)の配線層の一部分からなる電極パッド31に対応する部分のパッシベーション膜32を除去し、当該部分を開口する。この開口は、例えば、YAGレーザやエキシマレーザ等のレーザ加工によって行われる。これによって、図示のように表面がパッシベーション膜32で覆われ、かつ電極パッド31が露出したウエハ30aが作製されたことになる。
<Manufacturing process of chip 30: see FIG. 3>
In the first step (see FIG. 3A), a
次の工程では(図3(b)参照)、ウエハ30aの電極パッド31が露出している側の面に、各デバイス毎にそれぞれ所要の形状に再配線のパターニングを行う(配線層33の形成)。
In the next step (see FIG. 3B), rewiring is patterned into a required shape for each device on the surface of the
具体的には、先ず、電極パッド31が露出している側の全面に、クロム(Cr)又はチタン(Ti)をスパッタリングにより堆積させ、さらにその上に銅(Cu)をスパッタリングにより堆積させて、Cr(Ti)/Cuの2層構造のシード層(図示せず)を形成する。次に、そのシード層全面にめっきレジストを形成(例えば、感光性のドライフィルムをラミネート)し、その特定の部分(配線層33が形成されるべき位置に対応する部分)が露出するように露光及び現像(ドライフィルムのパターニング)を行い、めっきレジストの当該部分を開口した後、この開口部から露出しているシード層上に、当該シード層を給電層として電解Cuめっきを施してCuの配線層(再配線パターン)33を形成する。この後、めっきレジストを剥離し、露出している部分のシード層(Cr(Ti)/Cu)をウエットエッチング(先ずCuをエッチング、次にCr(Ti)をエッチング)により除去する。このとき、露出している配線層33もエッチングされるが、その膜厚はシード層(Cr(Ti)/Cu)と比べて相当厚いため、エッチングされる部分は配線層33の表層部分にすぎない。
Specifically, first, chromium (Cr) or titanium (Ti) is deposited on the entire surface on the side where the
なお、上述した工程では(図3(a),(b)参照)、パッシベーション膜32上に配線層33を形成しているが、別の形態として、パッシベーション膜32上に更にエポキシ樹脂やポリイミド樹脂等の樹脂からなる絶縁層を形成し、この絶縁層から電極パッド31を露出させ、次いで、樹脂からなる絶縁層上に配線層33を形成するようにしてもよい。この場合、樹脂からなる絶縁層は、スピンコート法により樹脂を堆積させることにより、又は樹脂フィルムを積層させることにより、形成され得る。また、電極パッド31は、樹脂からなる絶縁層をレーザ加工することにより、露出させる。あるいは、この樹脂が感光性を有する場合には、樹脂からなる絶縁層を露光・現像することにより、電極パッド31を露出させる。
In the above-described steps (see FIGS. 3A and 3B), the
最後の工程では(図3(c)参照)、パッケージに内蔵されるデバイスとしてのチップ30を作製する。
In the last step (see FIG. 3C), a
具体的には、先ず、周知の研削装置を用いて再配線済みのウエハ30aの裏面(図示の例では下側の面)を研削し、所定の厚さ(例えば、50μm〜100μm程度)に薄くする。次に、裏面研削されたウエハの裏面にダイ・アタッチ・フィルム34を貼り付ける。このダイ・アタッチ・フィルム34は、耐熱性(最大240℃程度)を有するPETフィルム等の基材上に接着剤が塗布された構造を有しており、この接着剤層を介してウエハの裏面に貼り付けられる。このフィルム34は、この後に行うダイシングの際の機械的な衝撃によるウエハ割れの可能性に対処するために設けられ、また、個々のチップに個片化されたときに当該チップの補強用として機能する。また、フィルム34が「耐熱性」を必要とする理由は、後の配線基板(パッケージ)の製造工程においてビルドアップ樹脂を積層したときに「キュア」を行うために、その際の加熱温度に耐えられるようにするためである。最後に、ダイ・アタッチ・フィルム34が裏面に貼り付けられた再配線済みのウエハを、ダイサー等により切断して個々の再配線済みのチップ30(図示の例では、3個のデバイス)に分割する。
Specifically, first, the back surface (the lower surface in the illustrated example) of the
<配線基板20の製造工程:図4〜図6参照>
最初の工程では(図4(a)参照)、銅張積層板(例えば、ガラス布を基材とし、エポキシ樹脂、BT樹脂、ポリイミド樹脂等を含浸させたプリプレグ(絶縁性基材21)の両面に銅箔22a,22bを積層して接着した板)を用意し、その所要の位置に、機械的ドリルによる穴明け加工によりスルーホールTHを形成する。
<Manufacturing Process of Wiring Board 20: See FIGS. 4 to 6>
In the first step (see FIG. 4 (a)), copper-clad laminate (for example, both surfaces of a prepreg (insulating base material 21) made of glass cloth as a base material and impregnated with epoxy resin, BT resin, polyimide resin, etc. A plate in which copper foils 22a and 22b are laminated and bonded to each other is prepared, and a through hole TH is formed at a required position by drilling with a mechanical drill.
次の工程では(図4(b)参照)、スルーホールTHの内壁に、例えば無電解Cuめっきにより、Cuめっき層23を被着させる。さらに、Cuめっき層23が被着されたスルーホールTHの内部に、例えばスクリーン印刷により、エポキシ樹脂を充填する(絶縁体24)。このとき、樹脂により充填された部分は必ずしも平坦とはならないため、必要に応じて、その部分を研磨して平坦化する。
In the next step (see FIG. 4B), a
次の工程では(図4(c)参照)、コア基板21の両側の銅箔22a,22b、Cuめっき層23及び絶縁体24上にそれぞれ所要のパターン形状に導体層25a,25bを形成し、さらに、コア基板21の両面に積層された銅箔22a,22bをそれぞれ所要の形状にパターニングして、コア基板21を部分的に露出させる。
In the next step (see FIG. 4C), conductor layers 25a and 25b are formed in required pattern shapes on the copper foils 22a and 22b, the
具体的には、先ず、平坦化された両面に無電解Cuめっきによりシード層(図示せず)を形成し、次に、全面にめっきレジストを形成(例えば、感光性のドライフィルムをラミネート)し、その特定の部分(導体層25a,25bが形成されるべき位置に対応する部分)が露出するように露光及び現像(ドライフィルムのパターニング)を行い、めっきレジストの当該部分を開口した後、この開口部から露出しているシード層上に、当該シード層を給電層として電解Cuめっきを施して導体層25a,25bを形成する。さらに、めっきレジスト(ドライフィルム)を剥離した後、全面にエッチングレジストを形成(例えば、感光性の液状レジストを塗布、もしくは感光性のフィルム状レジストをラミネート)し、該エッチングレジストを所要の形状にパターニングして当該部分を開口した後、この開口部から露出している部分のシード層(Cu)及び銅箔22a,22bをウエットエッチングにより除去して、コア基板21を部分的に露出させる。この後、エッチングレジストを除去する。
Specifically, first, a seed layer (not shown) is formed on both flattened surfaces by electroless Cu plating, and then a plating resist is formed on the entire surface (for example, a photosensitive dry film is laminated). Then, exposure and development (patterning of the dry film) are performed so that the specific part (part corresponding to the position where the conductor layers 25a and 25b are to be formed) is exposed, and after opening the part of the plating resist, On the seed layer exposed from the opening, electrolytic Cu plating is performed using the seed layer as a power feeding layer to form conductor layers 25a and 25b. Further, after removing the plating resist (dry film), an etching resist is formed on the entire surface (for example, a photosensitive liquid resist is applied or a photosensitive film resist is laminated), and the etching resist is formed into a required shape. After patterning and opening the part, the seed layer (Cu) and the copper foils 22a and 22b exposed from the opening are removed by wet etching to partially expose the
次の工程では(図4(d)参照)、コア基板21の一方の面(図示の例では上側)の露出している部分上に、図3(a)〜(c)の工程で作製した再配線済みのチップ30、すなわち、パッシベーション膜32の開口部から露出している電極パッド31に電気的に接続されてその内側方向に再配線された配線層33を有し、かつ、配線層33が形成されている側と反対側の面にダイ・アタッチ・フィルム34が貼り付けられた状態にある「デバイス」を搭載する。
In the next step (see FIG. 4D), the
次の工程では(図5(a)参照)、一方の面にチップ30(電極パッド31、パッシベーション膜32、配線層33及びダイ・アタッチ・フィルム34を含む)が搭載されたコア基板21の両面に、当該チップ30、銅箔22a,22b及び導体層25a,25bを覆うようにしてそれぞれ樹脂層(層間絶縁層)26a,26bを形成する。例えば、エポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂をラミネートする。そして、平坦化及びプレス処理と共に、キュア(硬化)処理を行う。
In the next step (see FIG. 5A), both surfaces of the
次の工程では(図5(b)参照)、両面にそれぞれ形成された樹脂層26a,26bの特定の位置(上側の樹脂層26aについては、チップ30上に再配線された配線層33のパッド33Pが形成されている部分と、コア基板21上の導体層25aが形成されている部分にそれぞれ対応する位置、下側の樹脂層26bについては、コア基板21上の銅箔22bが形成されている部分に対応する位置)に、当該パッド33Pに達するようにチップ接続用のビアホールVH1を形成すると共に、当該導体層25a及び銅箔22bに達するようにそれぞれ基板接続用のビアホールVH2を形成する。例えば、各樹脂層26a,26bのそれぞれ対応する部分をCO2 レーザ、UV−YAGレーザ等により除去することにより、ビアホールVH1,VH2を形成する。
In the next step (see FIG. 5B), specific positions of the resin layers 26a and 26b respectively formed on both surfaces (for the
次の工程では(図6(a)参照)、両面の樹脂層26a,26b上に、それぞれビアホールVH1,VH2の内部を含めて所要のパターン形状に配線層27a,27bを形成する。各配線層27a,27bは、基本的には図4(c)の工程で行った処理と同様にして形成することができる。 In the next step (see FIG. 6A), wiring layers 27a and 27b are formed on the resin layers 26a and 26b on both sides in a required pattern shape including the insides of the via holes VH1 and VH2, respectively. Each of the wiring layers 27a and 27b can be formed basically in the same manner as the process performed in the step of FIG.
例えば、ビアホールVH1,VH2の内部を含めて各樹脂層26a,26bの全面に無電解Cuめっきによりシード層(図示せず)を形成し、次いで、全面にめっきレジストを形成(例えば、感光性のドライフィルムをラミネート)し、その特定の部分(少なくともビアホールVH1,VH2の位置に対応する部分)が露出するように露光及び現像(ドライフィルムのパターニング)を行い、めっきレジストの当該部分を開口した後、この開口部から露出しているシード層上に、当該シード層を給電層として電解Cuめっきを施して配線層27a,27bを形成する。この後、めっきレジストを剥離し、露出している部分のシード層(Cu)をウエットエッチングにより除去する。このとき、露出している配線層27a,27bもエッチングされるが、その膜厚はシード層(Cu)と比べて相当厚いため、エッチングされる部分は配線層27a,27bの表層部分にすぎない。
For example, a seed layer (not shown) is formed on the entire surface of each of the resin layers 26a and 26b including the inside of the via holes VH1 and VH2 by electroless Cu plating, and then a plating resist is formed on the entire surface (for example, photosensitive After laminating a dry film, exposure and development (patterning of the dry film) are performed so that the specific part (at least the part corresponding to the position of the via holes VH1 and VH2) is exposed, and the corresponding part of the plating resist is opened On the seed layer exposed from the opening, electrolytic Cu plating is performed using the seed layer as a power feeding layer to form
このようにして配線層27a,27bが形成された時点で、内蔵チップ30の電極パッド31は、当該チップ上の配線層33(パッド33P)、及びビアホールVH1に充填された導体(配線層27aの一部)を介して当該配線層27aに接続されたことになる。また、この配線層27aは、本パッケージに搭載される外付けの半導体チップを介して、他の領域に形成された配線層27aに接続され、さらに、ビアホールVH2に充填された導体(配線層27aの一部)、コア基板21上の導体層25a、Cuめっき層23及び銅箔22bを介して下側の配線層27bに接続されることになる。
When the wiring layers 27a and 27b are thus formed, the
最後の工程では(図6(b)参照)、両面の配線層27a,27bの各パッド27Pがそれぞれ露出するように配線層27a,27b及び樹脂層26a,26bを覆ってソルダレジスト層(保護膜)28a,28bを形成する。例えば、両面に感光性のソルダレジストを塗布し、それぞれ所要のパッド27Pの形状に従うように露光及び現像(ソルダレジストのパターニング)を行い、当該パッド27Pの領域に対応する部分のソルダレジスト層を開口する。これによって、各配線層27a,27bのパッド27Pのみが露出し、他の部分の配線層27a,27bがソルダレジスト層28a,28bによって覆われたことになる。
In the last step (see FIG. 6B), a solder resist layer (protective film) is formed so as to cover the wiring layers 27a and 27b and the resin layers 26a and 26b so that the
さらに、ソルダレジスト層28a,28bから露出している各パッド27P(Cu)上に、それぞれNiめっき及びAuめっきを施し、Ni/Auめっき層29a,29bを形成する。これは、後の段階ではんだ接合を行ったときにパッド27Pとの接着性を向上させるためである。これによって、本実施形態の半導体装置(チップ内蔵パッケージ)10が作製されたことになる。
Further, Ni plating and Au plating are performed on each
以上説明したように、本実施形態に係る半導体装置(チップ内蔵パッケージ)10及びその製造方法によれば、配線の引き出しを行う配線層を、内蔵するチップ30上の配線層33と配線基板20上の配線層27aとに分けて、それぞれ個別に、かつ両者間に上記の有機的な関係を保って配線の引き出し(再配線)を行うようにしている。つまり、従来のようにチップをパッケージ(配線基板)に内蔵した状態で一括的に配線の引き出しを行うのではなく、チップ30と配線基板20とに分けた状態でそれぞれ所要の形状に再配線を行うようにしているので、配線層の総数を増やすことなく所要の配線の引き出しを行うことができる。
As described above, according to the semiconductor device (chip built-in package) 10 and the manufacturing method thereof according to the present embodiment, the wiring layer from which the wiring is drawn is formed on the
言い換えると、従来の技術では同じ配線層内で配線がクロスしないようにするために配線層を1層増やす必要があったが、本実施形態ではその必要がないので、従来形のものと比べて配線層の総数を1層減らすことができる。その結果、実装後の半導体装置(チップ内蔵パッケージ)10全体の厚みを相対的に小さくすることができ、また、従来のように配線層(及び層間絶縁層)の増設に伴うパッケージの製造工程が増えることもないため、製造コストの低減化を図ることができる。 In other words, in the conventional technique, it is necessary to increase the wiring layer by one layer in order to prevent the wiring from crossing in the same wiring layer. However, in the present embodiment, this is not necessary. The total number of wiring layers can be reduced by one layer. As a result, the overall thickness of the semiconductor device (package with a built-in chip) 10 after mounting can be relatively reduced, and the manufacturing process of the package accompanying the increase of the wiring layers (and interlayer insulating layers) as in the prior art can be reduced. Since it does not increase, the manufacturing cost can be reduced.
また、従来の技術では、レーザ加工により形成されるチップ接続用のビアホール(レーザビア)は内蔵チップの電極パッド上に直接設けられていたため、レーザ加工時に当該チップが損傷を受ける可能性があったが、本実施形態では(図5(b)の工程参照)、レーザビアVH1をチップ30上の再配線したエリア(すなわち、電極パッド31上にパッシベーション膜32を介して再配線された配線層33上)に形成しているので、レーザ加工時にチップ30が直接的に損傷を受ける可能性を排除することができる。
Further, in the conventional technique, a chip connection via hole (laser via) formed by laser processing is directly provided on the electrode pad of the built-in chip, and thus the chip may be damaged during laser processing. In this embodiment (see the process of FIG. 5B), the area where the laser via VH1 is redistributed on the chip 30 (that is, on the
これに関連して、従来の技術では、レーザ加工時に当該チップが損傷を受ける可能性を減じるためにチップ上にレーザビアのストッパ層をCuめっきで形成しているものがあったが、本実施形態では(図3(b)の工程参照)、ウエハ30a上の再配線工程において形成される配線層(Cuめっき層)33をストッパ層として兼用することができる。つまり、ストッパ層の形成とウエハ上の再配線工程を同時に行えるので、製造コストの更なる低減化に寄与する。
In this regard, in the prior art, there is a technique in which a laser via stopper layer is formed on the chip by Cu plating in order to reduce the possibility of the chip being damaged during laser processing. Then (see the process of FIG. 3B), the wiring layer (Cu plating layer) 33 formed in the rewiring process on the
上述した実施形態では、コア基板21の上側(外付けの半導体チップが搭載される側)に積層されたビルドアップ層(樹脂層26a)にチップ30を内蔵した場合を例にとって説明したが、チップ30を内蔵する樹脂層がこれに限定されないことはもちろんであり、例えば、チップ30をコア基板21の下側(当該パッケージ10をマザーボード等に実装する側)のビルドアップ層に内蔵することも可能である。本発明の要旨からも明らかなように、要は、図2に模式的に示したように、チップ30とパッケージ20に分けた状態でそれぞれ個別に、かつ両者間に有機的な関係を保ってそれぞれ配線の引き出し(再配線)が行われていれば十分である。
In the above-described embodiment, the case where the
また、上述した実施形態では、1パッケージ内に1個のチップ30を内蔵した場合を例にとって説明したが、当該パッケージ10に要求される機能、又は当該パッケージ10に搭載される外付けの半導体チップに要求される機能に応じて、適宜2個以上のチップ30を内蔵するようにしてもよい。
In the above-described embodiment, the case where one
10…半導体装置(チップ内蔵パッケージ)、
20…配線基板(パッケージ)、
21…コア基板(絶縁性基材)、
22a,22b…銅箔(導体層)、
23…Cuめっき層(導体層)、
24…樹脂(絶縁体)、
25a,25b…Cuめっき層(導体層)、
26a,26b…樹脂層(絶縁層)、
27a,27b…配線層(再配線層)、
27P…パッド、
28a,28b…ソルダレジスト層(保護膜)、
29a,29b…Ni/Auめっき層、
30…半導体素子(チップ)、
31…Alパッド(電極パッド)、
32…パッシベーション膜(保護膜)、
33…配線層(再配線層)、
33P…パッド、
34…ダイ・アタッチ・フィルム、
TH…スルーホール、
VH1,VH2…ビアホール。
10: Semiconductor device (chip built-in package),
20: Wiring board (package),
21 ... Core substrate (insulating base material),
22a, 22b ... copper foil (conductor layer),
23 ... Cu plating layer (conductor layer),
24 ... Resin (insulator),
25a, 25b ... Cu plating layer (conductor layer),
26a, 26b ... resin layer (insulating layer),
27a, 27b ... wiring layer (rewiring layer),
27P ... pad,
28a, 28b ... solder resist layer (protective film),
29a, 29b ... Ni / Au plating layer,
30: Semiconductor element (chip),
31 ... Al pad (electrode pad),
32 ... Passivation film (protective film),
33 ... Wiring layer (rewiring layer),
33P ... pad,
34 ... Die attach film,
TH ... Through hole,
VH1, VH2 ... via holes.
Claims (5)
前記チップが、該チップ上の保護膜の開口部から露出している電極パッドに電気的に接続されて該保護膜上に所要の形状に配線された配線層を有し、
前記配線基板が、前記チップ上の前記配線層に電気的に接続されて該配線基板上に所要の形状に配線された配線層を有し、
前記チップ上の配線層における配線と、前記配線基板上の配線層における配線とが、それぞれ個別に、かつ両者間に有機的な関係を保って引き出されていることを特徴とする半導体装置。 A semiconductor device having a package structure in which a chip is mounted inside a wiring board,
The chip has a wiring layer electrically connected to the electrode pad exposed from the opening of the protective film on the chip and wired in a required shape on the protective film;
The wiring board has a wiring layer electrically connected to the wiring layer on the chip and wired in a required shape on the wiring board;
2. A semiconductor device according to claim 1, wherein the wiring in the wiring layer on the chip and the wiring in the wiring layer on the wiring substrate are drawn out individually and while maintaining an organic relationship therebetween.
絶縁性基材の一方の面に、前記チップの配線層が形成されている側と反対側の面を該絶縁性基材側に向けて当該チップを実装する工程と、
前記絶縁性基材の両面に、前記チップを覆ってそれぞれ絶縁層を形成する工程と、
前記チップが実装されている側の絶縁層の、前記チップの配線層のパッドが形成されている部分に対応する位置に、該パッドに達するようにビアホールを形成する工程と、
前記ビアホールの内部を含めて所要の形状に配線された配線層を形成する工程とを含むことを特徴とする半導体装置の製造方法。 A step of producing a chip having a wiring layer wired in a required shape using wafer level packaging technology;
A step of mounting the chip on one surface of the insulating base material with the surface opposite to the side where the wiring layer of the chip is formed facing the insulating base material side;
Forming an insulating layer on both sides of the insulating base material so as to cover the chip;
Forming a via hole so as to reach the pad at a position corresponding to a portion where the pad of the wiring layer of the chip is formed on the insulating layer on the side where the chip is mounted;
Forming a wiring layer wired in a required shape including the inside of the via hole.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
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Publications (2)
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---|---|
JP2005311240A true JP2005311240A (en) | 2005-11-04 |
JP4528018B2 JP4528018B2 (en) | 2010-08-18 |
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Country Status (1)
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JP (1) | JP4528018B2 (en) |
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