JP2005309356A - 薄膜トランジスタアレイおよびその修復方法 - Google Patents

Abstract

【課題】 薄膜トランジスタアレイの修復方法を提供する。
【解決手段】 本発明に係る薄膜トランジスタアレイ１００の修復方法は、画素電極１５０間の残渣１６０を除去して、残渣１６０が相互に隣接する画素電極１５０を電気的に接続するのを防止することができる。薄膜トランジスタアレイ１００の該修復方法は、蓄積コンデンサの漏れを引き起こす可能性のある粒子または欠陥部の上の画素電極の一部分を除去するためにも提供することができる。薄膜トランジスタアレイの修復方法のパラメータは、正確に制御され、薄膜トランジスタアレイの歩留まりを効果的に改善することができる。
【選択図】 図１

Description

本発明は、薄膜トランジスタアレイ（ＴＦＴアレイ）およびその修復方法に関する。さらに詳細には、本発明は、修復プロセスの歩留まりを著しく改善することのできる、薄膜トランジスタアレイ（ＴＦＴアレイ）およびその修復方法に関するものである。

我々の社会におけるマルチメディアシステムの普及は、半導体デバイスおよびディスプレイ装置の開発に依存する。陰極線管（ＣＲＴ）等のディスプレイ装置は、その卓越した表示品質、信頼性および低コストのため、かなり長期間使用されてきた。従来のＣＲＴは多くの利点を持つが、電子銃の設計はそれを重く、嵩張り、かつエネルギを消耗するものにしている。さらに、放射線の放出のため、視聴者の目を傷つける潜在的な危険性が常にある。半導体デバイスおよび電気光学デバイスを製造する技術の大きい飛躍により、薄膜トランジスタ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）のような、高画像品質で、スリムで、低電力消費であり、かつ放射線を出さないディスプレイが徐々にディスプレイ製品の主流になってきた。

一般的に、カラーＴＦＴ−ＬＣＤは、カラーフィルタ（Ｃ／Ｆ）、ＴＦＴアレイ、およびそれらの間に配置された液晶層を含む。ＴＦＴアレイは多数の薄膜トランジスタを含み、それらは領域アレイに配列され、多数の走査線およびデータ線で接続される。各薄膜トランジスタは画素領域に配置され、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、または他の透明な導電材によって形成される、対応する画素電極に電気的に接続される。各薄膜トランジスタは、液晶層を駆動して様々なグレイレベルを示すために使用される。さらに、従来のＴＦＴアレイの画素では、画素電極、対応する走査線、および誘電体層（例えばゲート絶縁層および／またはパッシベーション層）の間に蓄積コンデンサ（Ｃｓｔ）を形成することができる。また、画素電極、共通線、および誘電体層の間に蓄積コンデンサ（Ｃｓｔ）を形成して、より優れた画質を提供することができる。

しかし、従来のＴＦＴアレイの画素電極のパターニングプロセス中に、二つの隣接画素電極は、それらの間のＩＴＯまたはＩＺＯ残渣のために、相互に異常接続されることがある。さらに、汚染の結果生じる蓄積コンデンサの誘電体層内の粒子または欠陥部は、蓄積コンデンサの上部電極と下部電極との間に漏れを引き起こすことがある。粒子または欠陥部は画素表示を異常にし、ディスプレイの画質は劣化する。上述した問題を解決するために、欠陥蓄積コンデンサの上部電極と下部電極との間のレーザ溶接プロセスが実行され、欠陥画素が暗点化される。上述したレーザ溶接プロセスが実行されるので、暗点欠陥の数が増加することが注目される。

本発明は、製造プロセスの歩留まりを改善することができるように、粒子または欠陥部から生じる蓄積コンデンサの上部電極と下部電極との間の漏れを軽減することのできる、薄膜トランジスタアレイを対象とする。

本発明は、画素電極間の異常な電気接続を引き起こす可能性のある残渣を除去するステップを含む、薄膜トランジスタアレイの修復方法を対象とする。

本発明は、粒子または欠陥部から生じる蓄積コンデンサの上部電極と下部電極との間の漏れを低減するために、粒子または欠陥部の上の画素電極の一部分を除去するステップを含む、薄膜トランジスタアレイの修復方法を対象とする。

本発明は、パルスビームを照射して隣接デバイスの損傷の確率を低減するステップを含む、薄膜トランジスタアレイの修復方法であって、パルスビームのエネルギを正確に制御しかつ微調整して、製造プロセスの歩留まりを改善できるようにした方法を対象とする。

本発明は、パルスビームを照射するステップを含む膜除去方法であって、パルスビームのエネルギを正確に制御しかつ微調整して、製造プロセスの歩留まりを改善できるようにした方法を対象とする。

本発明の実施形態では、基板、複数の走査線、複数のデータ線、複数の薄膜トランジスタ、および複数の画素電極を含む薄膜トランジスタアレイを提供する。走査線およびデータ線は基板上に配置され、基板は走査線およびデータ線によって多数の画素領域に画成される。各薄膜トランジスタは画素領域の一つに配置され、相応して走査線およびデータ線と接続される。各画素電極は画素領域の一つに配置され、相応して薄膜トランジスタの一つに電気的に接続される。各画素電極の一部分は走査線の一つの上に配置されて蓄積コンデンサを形成し、走査線の一つおよび画素電極の欠陥画素電極は、それらの間に粒子または欠陥部を有し、欠陥画素電極はさらに粒子または欠陥部に対応する開口を含む。したがって、欠陥蓄積コンデンサの漏れを低減することができる。

本発明の実施形態では、基板、複数の走査線、複数のデータ線、複数の薄膜トランジスタ、複数の画素電極、および複数の共通線を含む薄膜トランジスタアレイを提供する。走査線およびデータ線は基板上に配置され、基板は走査線およびデータ線によって複数の画素領域に画成される。各薄膜トランジスタは画素領域の一つに配置され、相応して走査線およびデータ線と接続される。各画素電極は画素領域の一つに配置され、相応して薄膜トランジスタの一つに電気的に接続される。共通線は基板上に配置され、各共通線の一部分は共通線の一つの上に配置されて蓄積コンデンサを形成し、共通線の一つおよび画素電極の欠陥画素電極は、それらの間に粒子または欠陥部を有し、欠陥画素電極はさらに粒子または欠陥部に対応する開口を含む。したがって、欠陥蓄積コンデンサの漏れを低減することができる。

本発明の一実施形態では、薄膜トランジスタアレイはさらに、画素電極と走査線との間、または画素電極とデータ線との間に配置された誘電体層を含む。

本発明の一実施形態では、複数の画素電極を有する薄膜トランジスタアレイであって、画素電極がそれらの間の残渣を介して電気的に相互に接続されている薄膜トランジスタアレイを修復するための方法を提供する。本発明の本実施形態に係る修復方法は、残渣に隣接する画素電極が電気的に分離されるように、１／２０秒から１／４秒の間のパルス幅を有する少なくとも一回のパルスビームを残渣に照射して、残渣の少なくとも一部分を除去するステップを含む。

本発明の一実施形態では、本発明は、複数の蓄積コンデンサを走査線上（Ｃｓｔオンゲート）または共通線上（Ｃｓｔオンコモン）に有する薄膜トランジスタアレイであって、画素電極および該画素電極に対応する走査線の一つまたは共通線の一つがそれらの間に粒子または欠陥部を有している薄膜トランジスタアレイを修復する方法を提供する。該修復方法は、１／２０秒から１／４秒の間のパルス幅を有する少なくとも一回のパルスビームを画素電極に照射して、粒子または欠陥部の上の画素電極の少なくとも一部分を除去するステップを含む。

本発明の一実施形態に係る修復方法では、パルス幅は例えば１／１１秒から１／４秒の間であり、好適なパルス幅は０．１秒である。さらに、パルスビームは３００ｎｍから５００ｎｍの間の波長のパルスレーザビームとすることができる。

本発明の一実施形態では、薄膜トランジスタアレイ上に形成された膜を除去するのに適した方法を提供する。該膜除去方法は、１／２０秒から１／４秒の間のパルス幅を有する少なくとも一回のパルスビームを膜に照射して、膜の少なくとも一部分を除去するステップを含む。

本発明の膜除去方法では、パルス幅は例えば１／１１秒から１／４秒の間であり、好適なパルス幅は０．１秒である。さらに、パルスビームは３００ｎｍから５００ｎｍの間の波長のパルスレーザビームとすることができる。

本発明の一実施形態に係る修復方法では、二つの隣接画素電極間の異常な電気接続を低減するために、画素電極間の残渣を除去する。さらに、ＴＦＴアレイの修復方法は、蓄積コンデンサが安定して動作できることを確実にするために、粒子または欠陥部の上の画素電極の一部分を除去するステップをも含むことができる。該修復方法は制御しかつ微調整することができるパルスビームを用いて行なわれるので、デバイスの上の残渣を正確に除去することができ、製造プロセスの歩留まりが改善される。

上述した概略的説明および以下の詳細な説明は両方とも例証であって、特許請求の範囲に記載する本発明のさらなる説明の提供を意図したものであることを理解されたい。

添付の図面は、本発明のさらなる理解をもたらすために含まれており、本明細書に組み込まれ、その一部を構成する。図面は本発明の実施形態を示し、説明と併せて本発明の原理を説明するのに役立つものである。

図１は、本発明の一実施形態に係る薄膜トランジスタアレイの平面図である。図１を参照すると、本発明の一実施形態に係る薄膜トランジスタアレイ１００は基板１１０（図３Ｂ参照）、複数の走査線１２０、複数のデータ線１３０、複数の薄膜トランジスタ１４０、および複数の画素電極１５０を含む。走査線１２０およびデータ線１３０は基板１００上に配置され、基板１００は走査線１２０およびデータ線１３０によって複数の画素領域１１０ａに構成される。各薄膜トランジスタ１４０は画素領域１１０ａの一つに配置され、相応して走査線１２０およびデータ線１３０と接続される。さらに、各画素電極１５０は画素領域１１０ａの一つに配置され、相応して薄膜トランジスタ１４０の一つに電気的に接続される。本発明の一実施形態では、画素電極１５０の材料は、インジウムスズ酸化物（ＩＴＯ）またはインジウム亜鉛酸化物のような透明な導電材を含む。図面を簡素化するために、図１に関連して少数の要素しか記載していない。実際、薄膜トランジスタアレイ１００はさらに、走査線上のＣｓｔ（Ｃｓｔオンゲート）または共通線上のＣｓｔ（Ｃｓｔオンコモン）を有する蓄積コンデンサを含む。

図１に関連して、画素電極１５０のパターニングプロセス中に、ＩＴＯ残渣またはＩＺＯ残渣のような残渣１６０がデータ線１３０上の間に残ることがある。これに関して、データ線１３０に隣接する画素電極１５０は、残渣１６０を介して相互に電気的に接続されることがある。したがって、薄膜トランジスタアレイ１００は規則正しく動作することができない。この理由から、本発明は、残渣１６０から生じる問題を解決するために、薄膜トランジスタアレイ１００の修復方法を提供する。

図１に示す通り、薄膜トランジスタアレイ１００の修復方法は、残渣１６０と画素電極１５０との間の接合領域１７０に、１／２０秒から１／４秒の間のパルス幅を有する少なくとも一回のパルスビームを照射するステップを含む。したがって、残渣１６０に隣接する画素電極１５０は相互に電気的に分離される。しかし、本発明の別の実施形態では、残渣１６０は完全に、または部分的に除去することができる。さらに、接合領域１７０以外に、残渣１６０の他の部分を除去して、画素電極１５０を電気的に分離することができる。さらに、パルスビームのパルス幅は例えば１／２０秒から１／４秒の間である。本発明の一実施形態では、パルス幅は例えば１／１１秒から１／４秒の間であり、好適なパルス幅は約０．１秒である。さらに、パルスビームは３００ｎｍから５００ｎｍの間の波長のパルスレーザビームである。

上述したパルス幅は各パルスビームの作用期間である。換言すれば、パルスビームのパルス幅がＴであるならば、パルスビームのＦ値は１／Ｔに等しい。作用期間中、パルスビームのパルス幅および頻度（すなわち毎秒ショット数であって、Ｆ値ではない）が全作用を決定する。例えば、パルスビームのパルス期間が０．１秒（すなわちパルスビームのＦ値が１０）であり、パルスビームの頻度が２（すなわち毎秒２回のショット）である場合、全作用期間は０．２秒である。

本発明の一実施形態に係る修復方法では、パルスビームを照射することによって残渣を除去する。パルスビームのパルス幅および頻度が全作用期間を決定するので、パルスビームのエネルギの正確な制御および微調整が可能になる。したがって、修復操作を正確に実行することができる。しかし、残渣の位置は本発明の実施形態を説明するために示したものであって、残渣は薄膜トランジスタアレイのどの位置にでもあり得る。例えば残渣は走査線または薄膜トランジスタの上に位置することがある。本発明の修復方法を使用することによって、過度のエネルギを有するパルスビームによって生じる残渣の下の回路またはデバイスの損傷は、実質的に低減することができる。

図２を参照すると、残渣１６０は薄膜トランジスタ１４０の上に位置しており、同様に薄膜トランジスタ１４０の上に位置する残渣１６０は、本発明の修復方法によって完全に、または部分的に除去することができる。したがって、残渣１６０に隣接する画素電極１５０は相互に電気的に分離される。しかし、修復手順は、図１に示した実施形態と同様であり、したがって詳細な説明は省略する。

図３Ａは、本発明の別の実施形態に係る薄膜トランジスタアレイの平面図であり、図３Ｂは図３Ａの線Ａ−Ａ’に沿った断面図である。図３Ａおよび図３Ｂに関連して、図１、図３Ａ、および図３Ｂに示した同一参照番号は同一要素を表わしており、その詳細な説明は省略する。本発明の一実施形態では、画素電極１５０は走査線１２０の上の領域まで延在する。薄膜トランジスタ１４０から延在するゲート絶縁層１８２およびパッシベーション層１８４を含む誘電体層１８１は、画素電極１５０と走査線１２０との間に配置される。画素電極１５０および走査線１２０は蓄積コンデンサを形成する。さらに、汚染の結果生じる粒子または欠陥部１８６が誘電体層１８１に残り、画素電極１５０と走査線１２０との間に位置する粒子または欠陥部１８６は、蓄積コンデンサの漏れを生じさせることがある。

図４Ａおよび図４Ｂは、図３Ａおよび図３Ｂに示した薄膜トランジスタアレイの修復後である。図４Ａおよび図４Ｂに関連して、画素電極１５０と走査線１２０との間の蓄積コンデンサの漏れを低減するために、本発明の修復技術が適用される。この実施形態では、パルスビームを画素電極１５０に照射して、粒子または欠陥部１８６の上に位置する画素電極１５０の少なくとも一部分を除去し、粒子または欠陥部１８６の上に開口１８８を形成する。したがって、画素電極１５０と走査線１２０との間の粒子または欠陥部１８６から結果的に生じる蓄積コンデンサの漏れを効果的に低減することができる。

さらに、本発明の修復方法は、共通線上のＣｓｔ（Ｃｓｔオンコモン）を有するＴＦＴアレイに適用することができる。図５Ａは、本発明のさらに別の実施形態に係る薄膜トランジスタアレイの平面図を概略的に示し、図５Ｂは図５Ａの線Ｂ−Ｂ’に沿った断面図である。図５Ａおよび図５Ｂに関連して、図１、図５Ａ、および図５Ｂに示した同一参照番号は同一要素を表わしており、その詳細な説明は省略する。本発明の実施形態では、画素電極１５０の一部分が共通線１２２の上にある。薄膜トランジスタ１４０から延在するゲート絶縁層１８２およびパッシベーション層１８４を含む誘電体層１８１は、画素電極１５０と共通線１２２との間に配置される。画素電極１５０と共通線１２２との間に蓄積コンデンサが形成される。さらに、汚染の結果生じる粒子または欠陥部１８６が誘電体層１８１に残り、画素電極１５０と共通線１２２との間に位置する粒子または欠陥部１８６は、蓄積コンデンサの漏れを生じさせることがある。

図６Ａおよび図６Ｂは、図５Ａおよび図５Ｂに示した薄膜トランジスタアレイの修復後である。図６Ａおよび図６Ｂに関連して、画素電極１５０と共通線１２２との間に形成された蓄積コンデンサの漏れを低減するために、本発明の修復技術が適用される。この実施形態では、パルスビームを画素電極１５０に照射して、粒子または欠陥部１８６の上に位置する画素電極１５０の少なくとも一部分を除去し、粒子または欠陥部１８６の上に開口１８８を形成する。したがって、画素電極１５０と共通線１２２との間の粒子または欠陥部１８６から結果的に生じる蓄積コンデンサの漏れを効果的に低減することができる。

ＴＦＴアレイおよびその修復方法は、画素電極間の異常な電気的接続、およびその中の粒子または欠陥部から生じる蓄積コンデンサの漏れを低減することができる。加えて、本発明の修復方法は、パルスビームを照射して、ＴＦＴアレイの上に形成された薄膜を除去するステップを含み、パルスビームのエネルギは正確に制御しかつ微調整することができ、したがって製造プロセスの歩留まりを改善することができる。上記に示した実施形態は、本発明を説明するために用いたものであることに注意されたい。当業者は、本発明の修復方法をパターン形成薄膜を製造するのに適用できることを理解されるであろう。適切な変形により、本発明の修復方法は、ＴＦＴアレイの上に形成された薄膜を除去するために使用することができるので、どの位置の薄膜でも除去することができる。

本発明の範囲および精神から逸脱することなく、本発明の構造に対し様々な変形および変化を施すことができることを当業者は理解されるであろう。以上に鑑み、本発明は、発明の変形および変化が特許請求の範囲およびその均等物に該当することを前提として、それらをも網羅するものである。

本発明の一実施形態に係る薄膜トランジスタアレイの平面図である。 本発明の一実施形態に係る薄膜トランジスタアレイの平面図である。 本発明の別の実施形態に係る薄膜トランジスタアレイの平面図である。 図３Ａの線Ａ−Ａ’に沿った断面図である。 図３Ａに示した薄膜トランジスタアレイの修復後の平面図である。 図３Ｂに示した薄膜トランジスタアレイの修復後の断面図である。 本発明のさらに別の実施形態に係る薄膜トランジスタアレイの平面図である。 図５Ａの線Ｂ−Ｂ’に沿った断面図である。 図５Ａに示した薄膜トランジスタアレイの修復後の平面図である。 図５Ｂに示した薄膜トランジスタアレイの修復後の断面図である。

符号の説明

１００ 薄膜トランジスタアレイ
１１０ 基板
１１０ａ画素領域
１２０ 走査線
１３０ データ線
１４０ 薄膜トランジスタ
１５０ 画素電極
１６０ 残渣
１７０ 接合領域
１８１ 誘電体層
１８２ ゲート絶縁層
１８４ パッシベーション層
１８６ 欠陥部
１８８ 開口

Claims (19)

1. 基板と、
   前記基板上に配置された複数の走査線と、
   前記基板上に配置された複数のデータ線であって、前記基板が前記走査線および前記データ線により多数の画素領域に画成されるように構成されるデータ線と、
   前記走査線および前記データ線に接続された複数の薄膜トランジスタであって、各々が前記画素領域の一つに相応して配置された薄膜トランジスタと、
   各々が前記画素領域の一つに配置されかつ前記薄膜トランジスタの一つに相応して電気的に接続された複数の画素電極であって、前記走査線の一つの上に位置する各画素電極の一部分と前記走査線との間に蓄積コンデンサが形成され、前記走査線の一つおよび前記画素電極のうちの欠陥画素電極がそれらの間に粒子または欠陥部を有し、前記欠陥画素電極がさらに前記粒子または欠陥部に対応する開口を含むように構成される画素電極とを備えることを特徴とする薄膜トランジスタアレイ。
2. 前記画素電極と前記走査線との間に配置された誘電体層をさらに含むことを特徴とする請求項１に記載の薄膜トランジスタアレイ。
3. 基板と、
   前記基板上に配置された複数の走査線と、
   前記基板上に配置された複数のデータ線であって、前記基板が前記走査線および前記データ線によって複数の画素領域に画成されるように構成されるデータ線と、
   前記走査線および前記データ線に接続された複数の薄膜トランジスタであって、各々が前記画素領域の一つに相応して配置された薄膜トランジスタと、
   各々が前記画素領域の一つに配置されかつ前記薄膜トランジスタの一つに相応して電気的に接続される複数の画素電極と、
   前記基板上に配置された複数の共通線であって、前記共通線の一つの上に位置する各画素電極の一部分と前記共通線との間に蓄積コンデンサが形成され、前記共通線の一つおよび前記画素電極のうちの欠陥画素電極がそれらの間に粒子または欠陥部を有し、前記欠陥画素電極がさらに前記粒子または欠陥部に対応する開口を含むように構成される画素電極とを備えることを特徴とする薄膜トランジスタアレイ。
4. 前記画素電極と前記共通線との間に配置された誘電体層をさらに含むことを特徴とする請求項３に記載の薄膜トランジスタアレイ。
5. 複数の画素電極を有する薄膜トランジスタアレイであって、前記画素電極がそれらの間の残渣を介して相互に電気的に接続されている薄膜トランジスタアレイを修復する方法において、
   前記残渣に隣接する画素電極が電気的に分離されるように、１／２０秒から１／４秒の間のパルス幅を有する少なくとも一回のパルスビームを前記残渣に照射して前記残渣の少なくとも一部分を除去するステップを含むことを特徴とする方法。
6. 前記パルス幅が１／１１秒から１／４秒の間であることを特徴とする請求項５に記載の方法。
7. 前記パルス幅が０．１秒であることを特徴とする請求項５に記載の方法。
8. 前記パルスビームがパルスレーザビームを含むことを特徴とする請求項５に記載の方法。
9. 前記パルスビームの波長が３００ｎｍから５００ｎｍの間であることを特徴とする請求項５に記載の方法。
10. 走査線上（Ｃｓｔオンゲート）または共通線上（Ｃｓｔオンコモン）の複数の蓄積コンデンサを有する薄膜トランジスタアレイであって、画素電極および前記画素電極に対応する走査線の一つまたは共通線の一つがそれらの間に粒子または欠陥部を有している薄膜トランジスタアレイを修復するための方法において、
    １／２０秒から１／４秒の間のパルス幅を有する少なくとも一回のパルスビームを前記画素電極に照射して、前記粒子または欠陥部の上の前記画素電極の少なくとも一部分を除去するステップを含むことを特徴とする方法。
11. 前記パルス幅が１／１１秒から１／４秒の間であることを特徴とする請求項１０に記載の方法。
12. 前記パルス幅が０．１秒であることを特徴とする請求項１０に記載の方法。
13. 前記パルスビームがパルスレーザビームを含むことを特徴とする請求項１０に記載の方法。
14. 前記パルスビームの波長が３００ｎｍから５００ｎｍの間であることを特徴とする請求項１０に記載の方法。
15. 薄膜トランジスタアレイの上に形成された膜を除去するのに適した膜除去方法において、
    １／２０秒から１／４秒の間のパルス幅を有する少なくとも一回のパルスビームを前記膜に照射して、前記膜の少なくとも一部分を除去するステップを含むことを特徴とする方法。
16. 前記パルス幅が１／１１秒から１／４秒の間であることを特徴とする請求項１５に記載の方法。
17. 前記パルス幅が０．１秒であることを特徴とする請求項１５に記載の方法。
18. 前記パルスビームがパルスレーザビームを含むことを特徴とする請求項１５に記載の方法。
19. 前記パルスビームの波長が３００ｎｍから５００ｎｍの間であることを特徴とする請求項１５に記載の方法。
    

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