JP2005309194A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】 光近接効果補正したマスクパターンデータについて信頼性を向上させつつＤＲＣの確認に要する時間を短縮する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 半導体集積回路の設計データに基づいたフォトリソグラフィ用のマスクパターン製作のため、少なくとも、設計データに従った原形のパターンデータ階層として構築されるオリジナルレイヤー、光近接効果補正用のパターンデータ階層として構築される補正レイヤー、設計ルール検証専用のパターンデータ階層として構築される検証レイヤー、を有してマスクパターンのデータを作成する工程（Ｓ１）と、マスクパターンのデータに対し、所定条件に応じた設計ルールに反しているパターンを検出し、デバッグする設計ルール検証／データ修正工程（Ｓ２）と、オリジナルレイヤーの中に、検証レイヤーのパターンが重ねられる所定部位を有する検査パターンのデータＤ１inspが設けられ、検査パターンをチェックし（Ｓ３）、設計ルール検証／データ修正工程の確度を評価する。
【選択図】 図１

Description

本発明は、半導体装置製造に係り、特に半導体集積回路のレイアウト設計やマスクデータの作製に利用されるパターン補正処理に対し、補正パターンの設計ルール検証を必要とする半導体装置の製造方法及び半導体装置に関する。

半導体集積回路のレイアウト設計に対応して、複数のフォトリソグラフィ用のマスクパターンが作製される。これらマスクパターンは、微細になるにつれ、設計に忠実なパターンをウェハ上に形成することが困難になる。対策の一つとしてＯＰＣ（光近接効果補正）がある。ＯＰＣは、レイアウト設計段階で、マスクパターンへの図形付加、サイズ補正といった光近接効果を利用したパターン補正を自動的に行う。これにより、ウェハ上の実際のパターン仕上がりを設計時の理想パターンにより近付ける。

一方、ＤＲＣ（設計ルール検証）は、半導体集積回路のレイアウト設計データまたはレイアウト設計データに応じて設計されるマスクパターン（データ）が所定の設計ルールに則して作成されているか否かを検証する支援ツールである。通常、マスクパターンは、設計段階でＤＲＣを介してルール違反がないように、ルール検証、デバッグがなされる。検証結果としての検証データのうち、設計ルールに反するエラー部分についてはエラー内容ごとにエラー解析データとして検出される。エラー解析データに関するエラー表示は、ディスプレイ上での機能記述のハイライト表示、または論理回路図上の座標表示、エラー部分の図形表示等があり、ＤＲＣに費やす時間の短縮に寄与する（例えば、特許文献１）。これにより、設計効率、信頼性の向上を達成する。
特開平７−１４１４０４号公報（３頁、４頁、図１）

ＯＰＣには少なくともルールベースＯＰＣとモデルベースＯＰＣの２種類ある。ルールベースＯＰＣは、テストパターンの転写実測値をベースに相関を求め、構築されたデータを基にパターン変更を加える。モデルベースＯＰＣは、シミュレーションによるモデル式で、加工後のマスクパターン寸法が設計パターンと一致するように算出したデータを基にパターン変更を加える。いずれのＯＰＣにしても、転写イメージまたはシミュレーション上で設計パターンと実際パターンを合致させる機能である。このため、ＯＰＣを介して得られたマスクパターンデータは、改めてＤＲＣを行った結果、設計ルールに反する微小な箇所が所々に発生し、パターン不適合となる箇所が少なくない。

このように、特にＯＰＣ後のマスクパターンデータは、ＤＲＣによって検出された設計ルールに反するエラー部分がかなり微小で、数も多くなる。よって、エラー表示が工夫されていても時間的、コスト的な制約から一つ一つ全部確認するのは困難である。さらに、デバッグ後のＤＲＣによる効果を確認する再検証は、経験則による幾つかのピックアップ箇所の選定、または使うＤＲＣの仕様、アルゴリズムに依存する。従って、マスクパターンデータが適切にデバッグされたかどうか、ＤＲＣの確認すべき箇所が不適当になる、あるいはデバッグと再検証の繰り返しで長時間になる恐れがあった。

本発明は上記のような事情を考慮してなされたもので、光近接効果補正したマスクパターンデータについて信頼性を向上させつつＤＲＣの確認に要する時間を短縮する半導体装置の製造方法及び半導体装置を提供しようとするものである。

本発明に係る半導体装置の製造方法は、半導体集積回路の設計データに基づいたフォトリソグラフィ用のマスクパターン製作のため、少なくとも、前記設計データに従った原形のパターンデータ階層として構築されるオリジナルレイヤー、光近接効果補正用のパターンデータ階層として構築される補正レイヤー、設計ルール検証専用のパターンデータ階層として構築される検証レイヤー、を有して前記マスクパターンのデータを作成する工程と、前記マスクパターンのデータに対し、所定条件に応じた設計ルールに反しているパターンを検出し、デバッグする設計ルール検証／データ修正工程と、前記オリジナルレイヤーの中に、前記検証レイヤーのパターンが重ねられる所定部位を有する検査パターンのデータが設けられ、前記検査パターンを検証することにより前記設計ルール検証／データ修正工程の確度を評価する工程と、を含む。

上記本発明に係る半導体装置の製造方法によれば、マスクパターンのデータを作成するにあたり、設計ルール検証専用の検証レイヤーを設けると共に、オリジナルレイヤー中に検証レイヤーのパターンと関係を持たせる検査パターンを設ける。マスクパターンのデータは補正レイヤーによるパターン補正を経ることにより、設計ルールに反する箇所が複数発生する。所定の設計ルール検証／データ修正工程の後、検査パターンを検証することによって、設計ルール検証／データ修正工程の確度を評価する。評価の信頼性を高めることで、検査パターンの確認のみでマスクパターン全体のデータ評価と等価にする。

なお、上記本発明に係る半導体装置の製造方法において、好ましくは次のような特徴を少なくともいずれか一つ有することにより、設計ルール検証／データ修正の作業を容易にし、評価の信頼性を向上させる。
前記検証レイヤーのパターンデータは、前記所定条件に応じた設計ルールに反する複数種類の微小図形のパターンデータである。
前記検証レイヤーのパターンと前記検査パターンはデータ上で論理和がとられ前記所定部位におけるパターンの重なり部分が評価の対象となる。
前記検証レイヤーのパターンと前記検査パターンはデータ上で論理差がとられ前記所定部位におけるパターンの重なり部分が評価の対象となる。
前記検査パターンのデータは、最小デザインルールの線幅及び隣り合う間隔を有する同等のパターンの集まりが前記半導体集積回路の任意の領域に配されるようにする。

また、上記本発明に係る半導体装置の製造方法において、前記マスクパターンのデータに対し、前記所定条件に応じた設計ルールに反しているパターンについて発生要素となる情報をデータベースに記憶させる工程、をさらに含み、前記設計ルール検証／データ修正工程は、少なくとも前記データベースに応じて導き出される情報と同等の条件を有するパターンに対して行われる。
さらに好ましくは、前記マスクパターンのデータに対し、前記所定条件に応じた設計ルールに反しているパターンに関して発生源となるセル構造（セルの組み合わせ）、構成されるレイヤー及び座標位置の情報をデータベースに記憶させる工程、をさらに含み、前記設計ルール検証／データ修正工程は、少なくとも前記データベースに応じて導き出される情報と同等の条件を有するパターンに対して行われる。
上記それぞれ本発明に係る半導体装置の製造方法によれば、データベースの有効利用によって、効率的な設計ルール検証／データ修正工程の達成に寄与する。

本発明に係る半導体装置の製造方法は、半導体集積回路の設計データに基づいたフォトリソグラフィ用のマスクパターン製作のため複数階層（レイヤー）で構成される前記マスクパターンのデータを作成する工程と、前記マスクパターンのデータに対し、所定条件に応じた設計ルールに反しているパターンを検出し、前記パターンについて発生要素となる情報をデータベースに記憶させる工程と、少なくとも前記データベースに応じて導き出される情報と同等の条件を有するパターンをデバッグの対象とする設計ルール検証／データ修正工程と、を含む。

本発明に係る半導体装置の製造方法は、半導体集積回路の設計データに基づいたフォトリソグラフィ用のマスクパターン製作のため複数階層（レイヤー）で構成される前記マスクパターンのデータを作成する工程と、前記マスクパターンのデータに対し、所定条件に応じた設計ルールに反しているパターンを検出し、前記パターンに関して発生源となるセル構造（セルの組み合わせ）、構成されるレイヤー及び座標位置の情報をデータベースに記憶させる工程と、少なくとも前記データベースに応じて導き出される情報と同等の条件を有するパターンをデバッグの対象とする設計ルール検証／データ修正工程と、を含む。

上記それぞれ本発明に係る半導体装置の製造方法によれば、データベースを有効利用する。データベースの情報は、設計ルールに反しているパターンについて、発生要素となる項目の情報でありパターン自体のデータではない。これにより、データ量が小さくて済む。より好ましくは、セル構造（セル名の組み合わせ）、構成されるレイヤー及び座標位置の情報である。これにより、効率的な設計ルール検証／データ修正工程の達成に寄与する。

上記それぞれ本発明に係る半導体装置の製造方法において、オブジェクトを構成する最小単位を共通とする前記マスクパターンのデータとは別のマスクパターンのデータに対して前記データベースの情報を利用し、前記設計ルール検証／データ修正工程が行われることを特徴とする。すなわち、データベースの有効利用により、効率的な設計ルール検証／データ修正工程の達成に寄与する。

また、上記本発明に係る半導体装置の製造方法において、前記データベース化する工程は、前記第２工程及び前記第３工程で得られたパターン寸法測定箇所に応じたパターンデータをデータベース化することを特徴とする。

本発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられた集積回路パターン領域と、前記集積回路パターン領域内の空き領域所定数箇所にそれぞれ設けられた、最小デザインルールの線幅及び隣り合う間隔を有して配列する同等のパターン複数個を１ユニットとした少なくともマスクパターンデータ作成時における設計ルール検証／データ修正確認用の検査パターンと、を含む。

上記本発明に係る半導体装置によれば、検査パターンは、設計ルール検証／データ修正確認を経て実際に集積回路パターン領域内の空き領域所定数箇所に設けられている。検査パターンは、空き領域を有効利用するので特段のパターン領域を必要とせず、設計に応じた精度の高い集積回路パターンの製作に寄与する。

発明を実施するための形態

図１は、本発明の第１実施形態に係る半導体装置の製造方法の要部を工程順に示す流れ図である。実現しようとする半導体集積回路に関し、ＣＡＤツール、いわゆるコンピュータ支援設計装置を利用し、レイアウト設計データに従った原形のパターンデータＤ１を作成する。パターンデータＤ１は、ここでは所定のパターンデータ階層としてオリジナルレイヤーというレイヤーに構築される。パターンデータＤ１は、設計段階でＤＲＣ（設計ルール検証）が行われ、設計ルールに反するパターンがないように作成される。このパターンデータＤ１には、後述する検査パターンのデータＤ１inspが含まれる。

上記パターンデータＤ１に対しＯＰＣ（光近接効果補正）処理が実施される。ここでのＯＰＣ処理はモデルベースＯＰＣとする。これにより、パターンデータＤ１に基づいたマスクパターンとウェハ上に転写されるパターンとの差異をなくすべく、ＯＰＣ用のパターンデータＤ２が作成される。パターンデータＤ２は、ここでは所定のパターンデータ階層として補正レイヤーというレイヤーに構築される。すなわち、オリジナルレイヤーのパターンデータＤ１に補正レイヤーのパターンデータＤ２が重ねられ、ＯＰＣ処理を含んだマスクパターンデータとなる。

さらに、上記マスクパターンデータにおいては、設計ルール検証専用のパターンデータ階層として構築される検証レイヤーが付加される。検証レイヤーのパターンデータＤ３は、所定条件に応じた設計ルールに反する複数種類の微小図形のパターンデータで構成される。検証レイヤーをマスクパターンデータに加えることにより、仮想的なＤＲＣエラー箇所が構成される。

なお、上記マスクパターンデータにおいて、オリジナルレイヤー中に、上記検証レイヤーのパターンが重ねられる所定部位を有する検査パターンのデータＤ１inspが設けられている。検査パターンのデータＤ１inspは、この集積回路設計上の最小デザインルールの線幅及び隣り合う間隔を有する同等のパターンの集まりで構成される。検査パターンのデータＤ１inspは、半導体集積回路パターンの任意の領域、例えば半導体集積回路パターン中の空き領域に配されるようにする。
このように所定のマスクパターンデータは、データベースを利用しつつ少なくとも上記各パターンデータＤ１（Ｄ１insp含む）、Ｄ２、Ｄ３を有して作成される（処理Ｓ１）。

図２は、検査パターンのデータＤ１inspに関するパターンイメージの一例を示す。また、図３は、検査パターン上に重ねられる検証レイヤーのパターンイメージの一例を示す。
図２に示すように、検査パターン２０は、Ｌ字パターン９個（２０１〜２０９）の集まりで構成される。各パターン２０１〜２０９は、上述のように最小デザインルールの線幅Ｗmin及び隣り合う間隔Ｐminを有する。この検査パターン２０が１ユニットパターンとして半導体集積回路パターン中の空き領域に所定数個配されるようにする。
図３における検証レイヤーのデータＤ３は、検査パターン２０の各パターン２０１〜２０９に対し、所定箇所に微小図形パターンＭ１ｎ〜Ｍ９ｎが重ねられるように構成される。この図ではｎは１〜８であり、Ｍ１ｎの群からＭ９ｎの群までそれぞれ図形幅Ｘの値を様々変えてある。

図４は、微小図形のフラグを立たせた検査パターン２０に関する一部の拡大パターンイメージの一例を示す。検証レイヤーの微小図形パターンＭ１ｎ〜Ｍ９ｎと検査パターン２０はデータ上で論理和がとられ、所定部位におけるパターンの重なり部分が評価の対象となる。例えば図２における検査パターン２０３の所定の辺や端部、内外のコーナーに図３の微小図形Ｍ３１〜Ｍ３８が付加され、初期段階のＤＲＣにおいてエラーを示すフラグ（斜線部）が立つ。

また、図５は、図４の他の例で、微小図形のフラグを立たせた検査パターン２０に関する一部の拡大パターンイメージの一例を示す。検証レイヤーの微小図形パターンＭ１ｎ〜Ｍ９ｎと検査パターン２０はデータ上で論理差がとられ、所定部位におけるパターンの重なり部分が評価の対象となる。図４と同様に、初期段階のＤＲＣにおいてエラーを示すフラグ（斜線部）が立つ。

一方、マスクパターンデータ全体では、必要な条件を設定したＤＲＣ及びそれに対する適当なデバッグ処理（設計ルール検証／データ修正工程）が行われる（図１の処理Ｓ２）。すなわち上記初期段階のＤＲＣから、デバッグ、再度のＤＲＣ、かつ必要ならそれに応じたデバッグ処理が行われる。例えば、微小欠陥が生じるセルパターンやパターンピッチの狭い部分、最小線幅を有するパターン、パターンの疎密等に応じてＯＰＣパターンを別途調整するなど、設計ルール検証に反するパターンとならないよう所定条件で設定する。

このようなＤＲＣ／デバッグ（設計ルール検証／データ修正工程）の処理Ｓ２に関し、その効果の確認を上記検査パターンのチェックで行う（図１の処理Ｓ３）。ＯＰＣ後のマスクパターンデータは、ＤＲＣによって検出された設計ルールに反するエラー部分がかなり微小で、数も多く全部確認するのは時間的、コスト的な制約から困難である。よって、検査パターンのチェック処理Ｓ３は、有効な手段である。

図６は、微小図形のフラグが消えた正常な形状を保った検査パターン２０に関する一部の拡大パターンイメージの一例を示す。例えば、図４において微小図形Ｍ３１〜Ｍ３８によるエラーを示すフラグが、ＤＲＣ／デバッグ処理Ｓ２で行われる内容のモデルを含んで構成されていることにより、エラーが解消される。これにより、ＤＲＣ／デバッグ処理Ｓ２が適切に行われたことが判断できる。ＤＲＣ／デバッグの処理Ｓ２が適切かどうかは、検査パターン２０の一部あるいは全体のチェックで判断することが考えられる。

上記チェック結果が望む結果でなかった場合、あるいは確認箇所が妥当な結果でも検査パターン２０の他の部分からのフラグで、さらなるＯＰＣ等の調整が必要な場合がある。そのときは、マスクパターンデータの作成に関するＯＰＣ用のパターンデータ等の一部変更が行われる（処理Ｓ４）。ＤＲＣ／デバッグ終了判定がなされれば、実際のフォトリソグラフィ用のマスク製作工程に移行する（処理Ｓ５）。その後は、マスクパターンを利用したフォトリソグラフィ、微細加工等のウェハプロセスを経る半導体装置の製作のための各作業へ移行していく。

上記実施形態の方法によれば、マスクパターンのデータを作成するにあたり、設計ルール検証専用の検証レイヤーを設けると共に、オリジナルレイヤー中に検証レイヤーのパターンと関係を持たせる検査パターンを設ける。マスクパターンのデータはＯＰＣの補正レイヤーによるパターン補正を経ることにより、設計ルールに反する箇所が複数発生する。所定のＤＲＣ／デバッグ（設計ルール検証／データ修正工程）の後、検査パターンを検証することによって、設計ルール検証／データ修正工程の確度を評価する。評価の信頼性を高めることで、検査パターンの確認のみでマスクパターン全体のデータ評価と等価にする。これにより、ＤＲＣ箇所全部確認の消費時間の節約、経験則によるピックアップ箇所選定の不的確性の解消を実現し、信頼性を向上させつつＤＲＣの確認に要する時間を短縮し、効率的なＤＲＣ／デバッグ（設計ルール検証／データ修正工程）の達成に寄与する。

なお、上記実施形態の方法において、検査パターンのデータＤ１inspは、一つの検査パターンとして、Ｌ字パターン９個（２０１〜２０９）の集まりで構成されるとしたが、最小デザインルールの線幅や隣り合う間隔を有する他の形状パターンでもよい。また、検証レイヤーにおける微小図形パターンの付け方、数、形状等は図３に限定されない。検査パターンの形状に合わせて検査パターンの一部の所望箇所にそれぞれ図形幅Ｘの値を変えて重ねられるように設計すればよい。

図７は、本発明の第２実施形態に係る半導体装置の製造方法の要部を工程順に示す流れ図である。第１実施形態に比べてＤＲＣエラー箇所について発生要素を抽出し、その情報をデータベースに認識させる（記憶させる）工程が付加されている（処理Ｓ２１）。その他の工程は、第１実施形態と同様である。処理Ｓ２１により、再度のＤＲＣ／デバッグ（設計ルール検証／データ修正工程）の処理（Ｓ２）は、少なくともデータベースに応じて導き出される情報と同等の条件を有するパターンに対して行われるようにする。これにより、ＤＲＣ／デバッグ処理時間のいっそうの短縮に寄与する。

図８は、ＤＲＣエラー箇所について発生要素の情報を抽出する方法を具体的に示す説明図である。所定条件に応じた設計ルールに反しているパターン（微小欠陥）に関し、発生源となるセル構造、例えばセルＡとＢの組み合わせでパターンが構成されているものなら、ライブラリデータからセル名の組み合わせの情報、構成されるレイヤー及び座標位置の情報をデータベースにテキスト形式で記憶させる。これにより、含まれているポリゴン、すなわちオブジェクトを構成する最小単位を共通とするデータであれば、データベースから同等の条件、例えば同じ名前を持つセルのパターンをデバッグの対象とするようピックアップすることができる。

上記実施形態の方法によれば、検査パターンのチェックに加え、要所のＤＲＣ／デバッグ箇所が予め認識できるようになる。データベースに、ＤＲＣエラーの発生要素となる情報がテキスト形式で構築されるため、汎用性があり、用意すべきデータベース容量も比較的小さくて済む。パターン自体のデータを記憶させるわけではないからである。

また、ＤＲＣエラー箇所に関する発生要素の情報がデータベースとして充実されれば、ある機種に対してＤＲＣを行う場合、データベースを積極的に活用することもできる。すなわち、以前のＤＲＣ結果でエラーとなった条件と同じセル構造を抽出し、該当するパターンに対して即座にエラーとみなし、対応するＤＲＣ／デバッグ処理を行うようにする。これにより、ＤＲＣ／デバッグ処理時間のいっそうの短縮に寄与する。

また、本発明に係る半導体装置では、ＤＲＣ／デバッグ（設計ルール検証／データ修正工程）の確度を評価する検査パターンが形成される。半導体基板において、例えば図２に示した検査パターン（２０）、Ｌ字パターン９個の集まりが確認され得る。すなわち、この検査パターン（２０）が１ユニットパターンとして、半導体集積回路パターン中、いずれかの層における空き領域に所定数個配される。

以上説明したように本発明によれば、マスクパターンのデータを作成するにあたり、設計ルール検証専用の検証レイヤーを設けると共に、オリジナルレイヤー中に検証レイヤーのパターンと関係を持たせる検査パターンを設ける。マスクパターンのデータは補正レイヤーによるパターン補正を経ることにより、設計ルールに反する箇所が複数発生する。所定の設計ルール検証／データ修正工程の後、検査パターンを検証することによって、設計ルール検証／データ修正工程の確度を評価する。評価の信頼性を高めることで、検査パターンの確認のみでマスクパターン全体のデータ評価と等価にする。また、データベースに、ＤＲＣエラーの発生要素となる情報を認識させることにより、ＤＲＣ／デバッグ対象のパターンを絞り込むことができる。この結果、光近接効果補正したマスクパターンデータについて信頼性を向上させつつＤＲＣの確認に要する時間を短縮する半導体装置の製造方法及び半導体装置を提供することができる。

第１実施形態に係る半導体装置の製造方法の要部を工程順に示す流れ図。 検査パターンのデータに関するパターンイメージの一例を示す図。 検証レイヤーのパターンイメージの一例を示す図。 検査パターンに関する一部の拡大パターンイメージの一例を示す図。 検査パターンに関する一部の拡大パターンイメージの他の例を示す図。 検査パターンに関する一部の拡大パターンイメージの正常な例を示す図。 第２実施形態に係る半導体装置の製造方法の要部を工程順に示す流れ図。 ＤＲＣエラー箇所の発生要素の情報を抽出する方法の具体例を示す図。

符号の説明

Ｓ１〜Ｓ５，Ｓ２１…処理ステップ、２０，２０１〜２０９…検査パターン（イメージ）、Ｍ１ｎ〜Ｍ９ｎ（ｎは１〜８）…微小図形パターン。

Claims (11)

1. 半導体集積回路の設計データに基づいたフォトリソグラフィ用のマスクパターン製作のため、少なくとも、前記設計データに従った原形のパターンデータ階層として構築されるオリジナルレイヤー、光近接効果補正用のパターンデータ階層として構築される補正レイヤー、設計ルール検証専用のパターンデータ階層として構築される検証レイヤー、を有して前記マスクパターンのデータを作成する工程と、
   前記マスクパターンのデータに対し、所定条件に応じた設計ルールに反しているパターンを検出し、デバッグする設計ルール検証／データ修正工程と、
   前記オリジナルレイヤーの中に、前記検証レイヤーのパターンが重ねられる所定部位を有する検査パターンのデータが設けられ、前記検査パターンを検証することにより前記設計ルール検証／データ修正工程の確度を評価する工程と、
   を含む半導体装置の製造方法。
2. 前記検証レイヤーのパターンデータは、前記所定条件に応じた設計ルールに反する複数種類の微小図形のパターンデータである請求項１記載の半導体装置の製造方法。
3. 前記検証レイヤーのパターンと前記検査パターンはデータ上で論理和がとられ前記所定部位におけるパターンの重なり部分が評価の対象となる請求項１または２記載の半導体装置の製造方法。
4. 前記検証レイヤーのパターンと前記検査パターンはデータ上で論理差がとられ前記所定部位におけるパターンの重なり部分が評価の対象となる請求項１または２記載の半導体装置の製造方法。
5. 前記検査パターンのデータは、最小デザインルールの線幅及び隣り合う間隔を有する同等のパターンの集まりが前記半導体集積回路の任意の領域に配されるようにする請求項１〜４いずれか一つに記載の半導体装置の製造方法。
6. 前記マスクパターンのデータに対し、前記所定条件に応じた設計ルールに反しているパターンについて発生要素となる情報をデータベースに記憶させる工程、をさらに含み、
   前記設計ルール検証／データ修正工程は、少なくとも前記データベースに応じて導き出される情報と同等の条件を有するパターンに対して行われる請求項１〜５いずれか一つに記載の半導体装置の製造方法。
7. 前記マスクパターンのデータに対し、前記所定条件に応じた設計ルールに反しているパターンに関して発生源となるセル構造、構成されるレイヤー及び座標位置の情報をデータベースに記憶させる工程、をさらに含み、
   前記設計ルール検証／データ修正工程は、少なくとも前記データベースに応じて導き出される情報と同等の条件を有するパターンに対して行われる請求項１〜６いずれか一つに記載の半導体装置の製造方法。
8. 半導体集積回路の設計データに基づいたフォトリソグラフィ用のマスクパターン製作のため複数階層で構成される前記マスクパターンのデータを作成する工程と、
   前記マスクパターンのデータに対し、所定条件に応じた設計ルールに反しているパターンを検出し、前記パターンについて発生要素となる情報をデータベースに記憶させる工程と、
   少なくとも前記データベースに応じて導き出される情報と同等の条件を有するパターンをデバッグの対象とする設計ルール検証／データ修正工程と、
   を含む半導体装置の製造方法。
9. 半導体集積回路の設計データに基づいたフォトリソグラフィ用のマスクパターン製作のため複数階層で構成される前記マスクパターンのデータを作成する工程と、
   前記マスクパターンのデータに対し、所定条件に応じた設計ルールに反しているパターンを検出し、前記パターンに関して発生源となるセル構造、構成されるレイヤー及び座標位置の情報をデータベースに記憶させる工程と、
   少なくとも前記データベースに応じて導き出される情報と同等の条件を有するパターンをデバッグの対象とする設計ルール検証／データ修正工程と、
   を含む半導体装置の製造方法。
10. オブジェクトを構成する最小単位を共通とする前記マスクパターンのデータとは別のマスクパターンのデータに対して前記データベースの情報を利用し、前記設計ルール検証／データ修正工程が行われる請求項８または９記載の半導体装置の製造方法。
11. 半導体基板と、
    前記半導体基板上に設けられた集積回路パターン領域と、
    前記集積回路パターン領域内の空き領域所定数箇所にそれぞれ設けられた、最小デザインルールの線幅及び隣り合う間隔を有して配列する同等のパターン複数個を１ユニットとした少なくともマスクパターンデータ作成時における設計ルール検証／データ修正確認用の検査パターンと、
    を含む半導体装置。

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