JP2005294858A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に関するものであり、特に、保護回路を通して基板の内部から内部回路に流れ込む電流を防止する半導体装置の構造に関するものである。 The present invention relates to a semiconductor device, and more particularly to a structure of a semiconductor device that prevents a current flowing from the inside of a substrate into an internal circuit through a protection circuit.
半導体装置は、内部回路の入出力端子又は出力端子に動作範囲外のサージ電圧がかかると、過剰な電流であるサージ電流が内部回路に流れて、この内部回路の誤動作の原因となる。そのため、保護回路を設けて、サージ電圧が加わった場合には、電源側又はグラウンド側に電流を放出するようにしている。 In a semiconductor device, when a surge voltage outside the operating range is applied to an input / output terminal or an output terminal of an internal circuit, a surge current that is an excessive current flows to the internal circuit, causing a malfunction of the internal circuit. For this reason, a protection circuit is provided to discharge a current to the power supply side or the ground side when a surge voltage is applied.
この保護回路は、例えば、入出力用のパッドに電源側と接続された第1のダイオード(例えば、PチャネルMOSトランジスタ(以下、PMOSと呼ぶ)で構成)と、グラウンド側に接続された第2のダイオード(例えば、NチャネルMOSトランジスタ(以下、NMOSと呼ぶ)で構成)と、内部回路の入出力端子と接続された負荷抵抗とにより構成されている。そして、正のサージ電圧は、第1のダイオードを介して電源側に放出し、負のサージ電圧は、第2のダイオードを介して、グラウンド側に放出している。従来、この保護回路は、内部回路と同じ基板上に搭載する構成であった。 This protection circuit includes, for example, a first diode (for example, constituted by a P-channel MOS transistor (hereinafter referred to as PMOS)) connected to the power supply side to an input / output pad and a second diode connected to the ground side. And a load resistance connected to an input / output terminal of the internal circuit. The positive surge voltage is discharged to the power supply side via the first diode, and the negative surge voltage is discharged to the ground side via the second diode. Conventionally, this protection circuit is configured to be mounted on the same substrate as the internal circuit.
これに関連する従来の技術文献としては、例えば、次のようなものがあった。 Related art documents related to this include, for example, the following.
しかしながら、従来の半導体装置には、以下の課題があった。
上述したように、保護回路から電流を放出する場合には、電流は必ず基板を通して電源側又はグラウンド側へ放出される。ところが、MOSトランジスタなどで保護回路を構成する場合、この保護回路と基板の内部とにより寄生バイポーラトランジスタを構成し、この寄生バイポーラトランジスタがオンして、基板の内部の電位が上昇する。さらに、内部回路と基板の内部とにより寄生バイポーラトランジスタを構成し、基板の内部の電位が上昇することにより、この寄生バイポーラトランジスタがオンしてしまい、一部の電流は基板の内部から内部回路に到達して内部回路誤動作の原因になっていた。
However, the conventional semiconductor device has the following problems.
As described above, when current is discharged from the protection circuit, the current is always discharged to the power supply side or the ground side through the substrate. However, when a protection circuit is constituted by a MOS transistor or the like, a parasitic bipolar transistor is constituted by the protection circuit and the inside of the substrate, and the parasitic bipolar transistor is turned on to increase the potential inside the substrate. Furthermore, a parasitic bipolar transistor is constituted by the internal circuit and the inside of the substrate, and when the potential inside the substrate rises, the parasitic bipolar transistor is turned on, and a part of current flows from the inside of the substrate to the internal circuit. It reached the cause of internal circuit malfunction.
前記課題を解決するために、本発明は、基板上に形成された複数のパッドと、前記各パッドに接続され、該パッドに印加されるサージ電圧によるサージ電流を前記基板を通して外部に、一部を前記基板の内部に放出する複数の保護回路と、入力端子又は出力端子が前記各パッドと電気的に接続された内部回路とを備えた半導体装置において、前記保護回路と前記内部回路との間に、前記保護回路の下層から前記基板の裏面の方向に前記一部の前記サージ電流の電流パスに基づいて設定される一定の距離離間する位置の深さよりも前記基板の裏面から表面方向にかけて深く掘った溝の内部に絶縁体層、電極、あるいは再結合中心層を設けている。 In order to solve the above-described problems, the present invention provides a plurality of pads formed on a substrate and a surge current that is connected to each of the pads and is applied to the pad, partly to the outside through the substrate. In a semiconductor device comprising: a plurality of protection circuits that release the inside of the substrate; and an internal circuit in which an input terminal or an output terminal is electrically connected to each pad, between the protection circuit and the internal circuit In addition, the depth from the back surface of the substrate to the front surface direction is deeper than the depth of the fixed distance from the lower layer of the protection circuit in the direction of the back surface of the substrate based on the current path of the part of the surge current. An insulator layer, an electrode, or a recombination center layer is provided inside the dug groove.
本発明のうちの請求項1に係る発明によれば、絶縁体層により基板の内部を通してサージ電流が内部回路に流れるのを阻止するので、内部回路が誤動作をしなくなる。 According to the first aspect of the present invention, since the surge current is prevented from flowing into the internal circuit through the inside of the substrate by the insulator layer, the internal circuit does not malfunction.
請求項2、3に係る発明によれば、保護回路の直下のサージ電流のパスに電極又は再結合中心層を設けたので、基板のバルクに流れるサージ電流が内部回路に流れるのを阻止するので、該内部回路が誤動作をしなくなる。 According to the second and third aspects of the invention, since the electrode or the recombination center layer is provided in the surge current path directly under the protection circuit, the surge current flowing in the bulk of the substrate is prevented from flowing into the internal circuit. The internal circuit does not malfunction.
半導体装置は、基板上に形成された複数のパッドと、前記各パッドに接続され、該パッドに印加されるサージ電圧によるサージ電流を前記基板を通して外部に、一部を前記基板の内部に放出する複数の保護回路と、入力端子又は出力端子が前記各パッドと電気的に接続された内部回路とを備えている。そして、前記保護回路と前記内部回路との間に、前記保護回路の下層から前記基板の裏面の方向に前記一部の前記サージ電流の電流パスに基づいて設定される一定の距離離間する位置の深さよりも前記基板の裏面から表面方向にかけて深く掘った溝の内部に絶縁体層が設けられている。 The semiconductor device has a plurality of pads formed on the substrate, and is connected to each pad, and discharges a surge current due to a surge voltage applied to the pad to the outside through the substrate and a part to the inside of the substrate. A plurality of protection circuits and an internal circuit in which input terminals or output terminals are electrically connected to the pads are provided. And, between the protection circuit and the internal circuit, at a position spaced apart from the lower layer of the protection circuit by a certain distance set based on the current path of the part of the surge current in the direction of the back surface of the substrate. An insulator layer is provided in a groove dug deeper from the back surface to the front surface of the substrate than the depth.
図2(a)、(b)は、本発明の実施例1に関連する参考例を示す半導体装置の構成図であり、特に、同図(a)は平面図であり、同図(b)は断面図である。 2A and 2B are configuration diagrams of a semiconductor device showing a reference example related to the first embodiment of the present invention. In particular, FIG. 2A is a plan view, and FIG. Is a cross-sectional view.
この半導体装置は、例えば、P型シリコン基板からなる第1、第2の基板1,2により構成されている。基板1には、入出力用の複数個のパッド1cと、各パッド1c毎に保護回路1bが設けられている。パッド1cと保護回路1bとは、配線パターン1dにより接続されている。
This semiconductor device is composed of first and
一方、基板2には、内部回路2aが設けられている。内部回路2aの図示しない入出力端子は、図示しない配線パターン、図示しないパッド、半田バンプ3、及び保護回路1bの負荷抵抗を介して、電気的・物理的に各パッド1cに接続されている。
On the other hand, the
保護回路1bは、例えば、MOSトランジスタにより構成され、正のサージ電圧がパッド1cに印加されるとオンするPMOSにより形成した第1のダイオードを介して、図示しない電源に電気的に接続され、負のサージ電圧がパッド1cに印加されるとオンするNMOSにより形成した第2のダイオードを介して、グラウンド側に電気的に接続され、パッド1cにサージ電圧が印加されない場合は、負荷抵抗、及び図示しないパッドを介して、内部回路2aの入出力端子に接続される構成となっている。
The
パッド1cは、実装の際にボンディングワイヤによりリードと電気的に接続される端子であり、例えば、80μm×80μm程度の大きさであり、アルミニウムなどの導電体により形成されている。配線パターン1dは、パッド1cと保護回路1bの入力端子とを電気的に接続するための配線であり、アルミニウムなどの導電体により形成されている。
The
内部回路2aは、メモリやロジック回路などの半導体集積回路で構成されている。半田バンプ3は、保護回路1bを構成する負荷抵抗の出力端子と、内部回路2aの入出力端子とを、それぞれの図示しないパッドにより電気的・物理的に接続するためのものである。
The
以下、図2の半導体装置の動作(a)、(b)の説明をする。
(a) サージ電圧が印加された場合
パッド1cに正又は負のサージ電圧が印加されると、保護回路1bのPMOS又はNMOSのダイオードがオンして電源側又はグラウンド側にサージ電流が放出されるとともに、その保護回路1bを介して基板1の内部に一部のサージ電流が流れる。
Hereinafter, operations (a) and (b) of the semiconductor device of FIG. 2 will be described.
(A) When a surge voltage is applied When a positive or negative surge voltage is applied to the
内部回路2aは、基板1とは異なる基板2に形成してあるので、これらのサージ電流が内部回路2aの入出力端子に流れ込むことはない。又、内部回路2aの入出力端子は、保護回路1bの負荷抵抗、及び半田バンプ3を介してパッド1cに接続され、負荷抵抗の方がダイオードのオン抵抗よりも大きいので、内部回路2aに、サージ電流が流れることがない。そのため、内部回路2aが誤動作をすることがなくなる。
Since the
(b) サージ電圧が印加されない場合
パッド1cにサージ電圧が印加されない場合は、PMOS及びNMOSが共にオフし、内部回路2aは、半田バンプ3及び保護回路1bの負荷抵抗を通して、パッド1cと電気的に接続されて、通常動作を行う。
(B) When no surge voltage is applied When no surge voltage is applied to the
次に、図2の半導体装置の製造方法例の説明をする。
P型シリコン基板などの基板1上に、通常のMOSプロセスなどにより、保護回路1b、アルミニウム配線などの配線パターン1d、半田バンプ3用の図示しないパッド、及びワイヤボンディング用のパッド1cを形成した後、その基板1のダイシングを行う。
Next, an example of a method for manufacturing the semiconductor device of FIG. 2 will be described.
After forming a
又、P型シリコン基板などの基板2上に、通常のMOSプロセスなどにより、内部回路2a、アルミニウム配線などの図示しない配線パターンや、半田バンプ3と接続するための図示しないパッドを形成した後、その基板2のダイシングを行う。
Further, after forming a wiring pattern (not shown) such as an
そして、基板1上の保護回路1bの出力側に形成した図示しないパッド上に、半田バンプ3を搭載し、さらに搭載機により基板2の表面を下にして、内部回路2aの入出力端子に接続されるパッドが半田バンプ3と接触するように、その基板2を搭載する。その後、半田バンプ3を溶解して、基板1と基板2とを電気的・物理的に接続し、基板1,2をケースにマウントし、パッド1cをワイヤボンディングし、及び封止をして実装を終える。
Then,
以上説明したように、本参考例によれば、以下の利点がある。
サージ電圧がパッド1cに印加された場合には、保護回路1bを通して電源側又はグラウンド側に電流を放出し、サージ電圧の印加に伴って発生する電流は、基板1の中を流れ、電源側又はグラウンド側に吸収される。このため、内部回路2aが形成された基板2には電流が流れ込まないため、その内部回路2aの誤動作が発生しない。
As described above, according to this reference example, there are the following advantages.
When a surge voltage is applied to the
図1(a)、(b)は、本発明の実施例1を示す半導体装置の構成図であり、特に、同図(a)は平面図であり、同図(b)は断面図である。
FIGS. 1A and 1B are configuration diagrams of a semiconductor
図1に示すように、基板11には、内部回路12、複数個の保護回路13、複数個のパッド14、複数本の配線パターン15、及び絶縁体層16が形成されている。
As shown in FIG. 1, an
各保護回路13の入力端子と各パッド14は、配線パターン15により電気的に接続されている。保護回路13の出力端子と内部回路12の入出力端子は、図示しない配線パターンにより電気的に接続されている。
The input terminal of each
絶縁体層16は、内部回路12を取り囲み、且つ、保護回路13と内部回路12とを隔て、その保護回路13の下層から100μm〜10μm程度の所まで、基板11の裏面から表面にかけて掘った溝の内部にSiO2 などにより形成されている。
The
内部回路12及び保護回路13は、図2中の内部回路2a及び保護回路1bとそれぞれ同様の構成である。パッド14は、ワイヤボンディングされる端子であり、配線パターン15は、パッド14と保護回路13の入力端子とを接続するための配線である。絶縁体層16は、電源側やグラウンド側ではなく基板11のバルクに流れるサージ電流が内部回路12に流れ込むのを阻止するための層である。
The
以下、図1の半導体装置の動作の説明をする。
パッド14に正又は負のサージ電圧が印加されると、保護回路13のPMOS又はNMOSのダイオードがオンして、電源側又はグラウンド側にサージ電流が放出される。また、一部(電源側又はグラウンド側に流れる電流の10-4程度)のサージ電流は、保護回路13を通して、基板11の内部に流れる。
Hereinafter, the operation of the semiconductor device of FIG. 1 will be described.
When a positive or negative surge voltage is applied to the
この電流は、デバイスシミュレーションによると、基板11の保護回路13の下層から一定の深さ(例えば、100μm程度)よりも深い該基板11の内部から、内部回路12へ流れ込もうとすることが判明している。そして、保護回路13と内部回路12との間のこのサージ電流の電流パスとなる所には、絶縁体層16を形成しているので、この絶縁体層16が内部回路12へサージ電流が流れ込むことを阻止する。そのため、内部回路12が誤動作をすることがなくなる。
According to the device simulation, it is found that this current tries to flow into the
次に、図1の半導体装置の製造方法例の説明をする。
P型シリコン基板などの厚みが300μm程度の基板11上に、通常のMOSプロセスなどにより、内部回路12、保護回路13、配線パターン15、及びパッド14を形成する。
Next, an example of a method for manufacturing the semiconductor device of FIG. 1 will be described.
An
そして、基板11の裏面全面に、CVD法によりSi3 N4 膜を形成し、ホトリソエッチングにより、溝を形成する領域のSi3 N4 をエッチングしてパターニングする。Si3 N4 のパターンをマスクとして、基板11を異方性ドライエッチングにより選択エッチングして、250μm程度の深さの溝を形成する(以下、この溝を掘る工程をトレンチエッチングと呼ぶ)。その後、CVD法によりSiO2 などの酸化膜を堆積し、裏面を研磨などして平坦にし、基板11をダイシングし、ケースにマウントし、パッド14のワイヤボンディングを行い、及び封止をして実装を終える。
Then, on the entire back surface of the
以上説明したように、本実施例1によれば、以下の利点がある。
サージ電圧がパッド14に印加された場合には、保護回路13を通じて電源側又はグラウンド側に電流を放出し、基板11のバルクに流れる一部のサージ電流は、絶縁体層16により阻止される。このため、内部回路12にサージ電流が流れ込まないため、該内部回路12の誤動作が発生しない。
As described above, the first embodiment has the following advantages.
When a surge voltage is applied to the
図3(a)、(b)は、本発明の実施例2を示す半導体装置の構成図であり、特に、同図(a)は平面図であり、同図(b)は断面図である。 FIGS. 3A and 3B are configuration diagrams of a semiconductor device showing a second embodiment of the present invention. In particular, FIG. 3A is a plan view and FIG. 3B is a cross-sectional view. .
この半導体装置では、基板21に、内部回路22、複数個の保護回路23、複数個のパッド24、複数個の配線パターン25、2つの高濃度層26、及び2個の電極27が形成されている。
In this semiconductor device, an
各保護回路23の入力端子と各パッド24は、配線パターン25により電気的に接続されている。保護回路23の出力端子と内部回路22の入出力端子は、図示しない配線パターンにより電気的に接続されている。
The input terminal of each
高濃度層26は、基板21と同じ型の不純物が注入された層であり、保護回路23の下層の直下から100μm〜10μm程度の所まで、その基板21の裏面から表面にかけて掘った溝の面に沿って形成されている。溝の内部及び基板21の裏面全面には、アルミニウムなどの導電体からなる電極27が形成されている。
The
内部回路22及び保護回路23は、図2中の内部回路2a及び保護回路1bと同様の構成である。パッド24は、ワイヤボンディングされる端子であり、配線パターン25は、パッド24と保護回路23の入力端子とを接続するための配線である。高濃度層26は、電極27のオーミックコンタクトをとるための層であり、例えば、P+ 又はN+ などの不純物濃度が、1×1020cm-3程度である。電極27は、アルミニウムなどの導電体からなり、基板21の内部に流れるサージ電流を吸収するためのものである。
The
以下、図3の半導体装置の動作の説明をする。
パッド24に正又は負のサージ電圧が印加されると、保護回路23のPMOS又はNMOSのダイオードがオンして、電源側又はグラウンド側にサージ電流が放出される。又、一部(電源側又はグラウンド側に流れる電流の10-4程度)のサージ電流は、保護回路23を通して、基板21の内部に流れる。
Hereinafter, the operation of the semiconductor device of FIG. 3 will be described.
When a positive or negative surge voltage is applied to the
この電流は、保護回路23の下層から一定の深さ(例えば、100μm程度)よりも深い所から内部回路22へ流れ込もうとする。ところが、このサージ電流の電流パスとなる所には、電極27を設けているので、この電極27が、このサージ電流を吸収し、サージ電流が内部回路22に流れ込むことを阻止する。そのため、内部回路22が誤動作をすることがなくなる。
This current tends to flow into the
次に、図3の半導体装置の製造方法例の説明をする。
P型シリコン基板などの厚みが300μm程度の基板21上に、通常のMOSプロセスなどにより、内部回路22、保護回路23、配線パターン25、及びパッド24を形成する。
Next, an example of a method for manufacturing the semiconductor device of FIG. 3 will be described.
On a
そして、基板21の裏面からトレンチエッチングにより溝を形成し、オーミックコンタクトを取るために、その基板21と同じ型の不純物イオンを、例えば、濃度1.5×1015cm-2、エネルギー70keV(BF2 の場合)(40keV(ASの場合))でイオンインプラし、アニーリングする。
Then, trenches are formed from the back surface of the
その後、アルミニウムなどをスパッタリングし、溝の内部及び基板21の裏面に電極27を形成する。そして、裏面を研磨などして平坦にし、基板21をダイシングし、ケースにマウントし、パッド24のワイヤボンディングを行い、封止をして実装を終える。
Thereafter, aluminum or the like is sputtered to form the
以上説明したように、本実施例2によれば、以下の利点がある。
サージ電圧がパッド24に印加された場合には、保護回路23を通して電源側又はグラウンド側に電流を放出し、基板21の内部に流れる一部のサージ電流を、電極27に吸収する。このため、内部回路22にサージ電流が流れ込まないため、該内部回路22の誤動作が発生しない。
As described above, the second embodiment has the following advantages.
When a surge voltage is applied to the
図4(a),(b)は、本発明の実施例3を示す半導体装置の構成図であり、特に、同図(a)は平面図であり、同図(b)は断面図であり、図3中の要素に共通する要素には共通の符号を付してある。
FIGS. 4A and 4B are configuration diagrams of a semiconductor
本実施例3では、実施例2の高濃度層26及び電極27を、再結合中心層36及び絶縁体層37に変更している。
In the third embodiment, the
再結合中心層36は、キャリアが再結合するための再結合中心が形成された層であり、保護回路23の下層の直下から基板21の裏面の方向に一定の距離離間(例えば、10μm〜100μm程度)する位置よりも該基板21の裏面から表面にかけて深く掘った溝の面に沿って形成されている。溝の内部及び裏面全面には、SiO2 などの絶縁体層37が形成されている。
The
以下、図4の半導体装置の動作の説明をする。
パッド24に正又は負のサージ電圧が印加されると、保護回路23のPMOS又はNMOSのダイオードがオンして、電源側又はグラウンド側にサージ電流が放出される。又、一部(電源側又はグラウンド側に流れる電流の10-4程度)のサージによるキャリア電流は、保護回路23を通して、基板21の内部に流れる。
Hereinafter, the operation of the semiconductor device of FIG. 4 will be described.
When a positive or negative surge voltage is applied to the
このキャリア電流は、保護回路23の下層から一定の深さ(例えば、100μm程度)の基板21の内部から内部回路22へ流れ込もうとするが、この電流パスとなる所には、再結合中心層36を設けているので、この再結合中心層36でこのキャリアが再結合して吸収される。
The carrier current tries to flow from the lower layer of the
キャリア電流は、電源側やグラウンド側に流れるサージ電流の10-4程度のオーダであり、このキャリアの再結合(再結合中心の濃度を設定することにより)よって、内部回路22に電流が流れ込むのを阻止する。そのため、内部回路22が誤動作をすることがなくなる。
The carrier current is of the order of 10 −4 of the surge current flowing on the power supply side or the ground side, and current flows into the
次に、図4の半導体装置の製造方法例の説明をする。
P型シリコン基板などの厚みが300μm程度の基板21上に、通常のMOSプロセスなどにより、内部回路22、保護回路23、配線パターン25、及びパッド24を形成する。
Next, an example of a method for manufacturing the semiconductor device of FIG. 4 will be described.
On a
そして、基板21の裏面からトレンチエッチングにより溝を形成する。溝の形成後、Au、Feなどの再結合中心のイオンインプラあるいは溝の表面のSiに格子欠陥を生じさせることにより、再結合中心層36を形成する。
Then, grooves are formed from the back surface of the
その後、CVD法により、SiO2 などの酸化膜を溝の内部及び基板21の裏面全面に被着して絶縁体層37を形成し、裏面を研磨などして平坦にし、該基板21をダイシングし、ケースにマウントし、パッド24のワイヤボンディングを行い、及び封止をして実装を終える。
Thereafter, an insulating
以上説明したように、本実施例3によれば、以下の利点がある。
サージ電圧がパッド24に印加された場合には、保護回路23を通して電源側又はグラウンド側に電流を放出し、基板21の内部に流れる一部のサージ電流を、再結合中心層36に吸収する。このため、内部回路22にサージ電流が流れ込まないため、該内部回路22の誤動作が発生しない。
As described above, the third embodiment has the following advantages.
When a surge voltage is applied to the
なお、本発明は、上記参考例や実施形態に限定されず種々の変形が可能である。その変形例としては、例えば次のようなものがある。 The present invention is not limited to the reference examples and embodiments described above, and various modifications can be made. Examples of such modifications include the following.
(1) 参考例や実施形態では、MOSトランジスタの場合を例に説明したが、バイポーラトランジスタなどの他のトランジスタにより内部回路2a,12,22及び保護回路1b,13,23を構成する場合であっても、適用可能である。
(1) In the reference example and the embodiment, the case of the MOS transistor has been described as an example. However, the
(2) 参考例と同様に、保護回路1bを内部回路2aとは別の基板に形成し、2つの異なる基板に形成した内部回路2aの出力パッドと入力パッドと保護回路1bを介して電気的・物理的に半田バンプ3により接続する構成にしてもよい。これにより、保護回路1bを2つの内部回路2aで共有することが可能となる。
(2) Similarly to the reference example, the
(3) 参考例や実施形態では、パッド1c,14,24は、周辺に形成する構成にしたが、基板1,11,21のどこにあってもよい。
(3) In the reference example and the embodiment, the
(4) 実施例2では、電極27は、保護回路23の直下と基板21との電気的な接続が取れれば、サージ電流は、基板21の裏面に放出されるので、溝の内部を覆う必要はなく、溝の内部には、絶縁体層を埋め込んでもよい。
(4) In the second embodiment, the
1,2,11,21 基板
1b,13,23 保護回路
1c,14,24 パッド
2a,12,22 内部回路
3 半田バンプ
36 再結合中心層
1, 2, 11, 21
Claims (3)
前記各パッドに接続され、該パッドに印加されるサージ電圧によるサージ電流を前記基板を通して外部に、一部を前記基板の内部に放出する複数の保護回路と、
入力端子又は出力端子が前記各パッドと電気的に接続された内部回路とを備えた半導体装置において、
前記保護回路と前記内部回路との間に、前記保護回路の下層から前記基板の裏面の方向に前記一部の前記サージ電流の電流パスに基づいて設定される一定の距離離間する位置の深さよりも前記基板の裏面から表面方向にかけて深く掘った溝の内部に絶縁体層を設けたことを特徴とする半導体装置。 A plurality of pads formed on the substrate;
A plurality of protection circuits connected to each of the pads, and discharging a surge current due to a surge voltage applied to the pads to the outside through the substrate, and a part to the inside of the substrate;
In a semiconductor device including an internal circuit in which an input terminal or an output terminal is electrically connected to each pad,
From the depth of a position spaced apart from the protection circuit and the internal circuit by a certain distance set based on the current path of the part of the surge current from the lower layer of the protection circuit to the back surface of the substrate A semiconductor device characterized in that an insulator layer is provided in a groove dug deeply from the back surface to the front surface of the substrate.
前記各パッドに接続され、該パッドに印加されるサージ電圧によるサージ電流を前記基板を通して外部に、一部を前記基板の内部に放出する複数の保護回路と、
入力端子又は出力端子が前記各パッドと電気的に接続された内部回路とを備えた半導体装置において、
前記保護回路の直下に、前記保護回路の下層から前記基板の深さ方向に前記一部の前記サージ電流が流れる電流パスに基づいて設定される一定の距離離間する位置の深さよりも前記基板の裏面から表面方向にかけて深く掘った溝の内部と該内部と電気的に接続するように前記基板の裏面とに電極を設けたことを特徴とする半導体装置。 A plurality of pads formed on the substrate;
A plurality of protection circuits connected to each of the pads, and discharging a surge current due to a surge voltage applied to the pads to the outside through the substrate, and a part to the inside of the substrate;
In a semiconductor device including an internal circuit in which an input terminal or an output terminal is electrically connected to each pad,
Immediately below the protection circuit, the depth of the substrate is less than a certain distance away from the lower layer of the protection circuit, which is set based on a current path through which the part of the surge current flows in the depth direction of the substrate. 2. A semiconductor device, wherein an electrode is provided on the inside of a groove deeply dug from the back surface to the front surface and on the back surface of the substrate so as to be electrically connected to the inside.
前記各パッドに接続され、該パッドに印加されるサージ電圧によるサージ電流を前記基板を通して外部に、一部を前記基板の内部に放出する複数の保護回路と、
入力端子又は出力端子が前記各パッドと電気的に接続された内部回路とを備えた半導体装置において、
前記保護回路の直下に、前記保護回路の下層から前記基板の深さ方向に前記一部の前記サージ電流が流れる電流パスに基づいて設定される一定の距離離間する位置よりも前記基板の裏面から表面方向にかけて深く掘った溝に再結合中心層を設けたことを特徴とする半導体装置。 A plurality of pads formed on the substrate;
A plurality of protection circuits connected to each of the pads, and discharging a surge current due to a surge voltage applied to the pads to the outside through the substrate, and a part to the inside of the substrate;
In a semiconductor device including an internal circuit in which an input terminal or an output terminal is electrically connected to each pad,
Directly below the protection circuit, from the back surface of the substrate than a position spaced apart from the lower layer of the protection circuit by a certain distance set based on a current path through which the part of the surge current flows in the depth direction of the substrate. A semiconductor device characterized in that a recombination center layer is provided in a groove deeply dug in the surface direction.
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