JPH1084073A - Semiconductor device - Google Patents
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- JPH1084073A JPH1084073A JP23763996A JP23763996A JPH1084073A JP H1084073 A JPH1084073 A JP H1084073A JP 23763996 A JP23763996 A JP 23763996A JP 23763996 A JP23763996 A JP 23763996A JP H1084073 A JPH1084073 A JP H1084073A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置に関す
るものであり、特に、保護回路を通して基板の中内部か
ら内部回路に流れ込む電流を防止する半導体装置の構造
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a structure of a semiconductor device for preventing a current flowing from inside a substrate to an internal circuit through a protection circuit.
【０００２】[0002]
【従来の技術】半導体装置は、内部回路の入出力端子又
は出力端子に動作範囲外のサージ電圧がかかると過剰な
電流であるサージ電流が内部回路に流れて、この内部回
路の誤動作の原因となる。そのため、保護回路を設け
て、サージ電圧が加わった場合には、電源側又はグラウ
ンド側に電流を放出するようにしている。この保護回路
は、例えば、入出力用のパッドに電源側と接続された第
１のダイオード（例えば、ＰチャネルＭＯＳトランジス
タ（以下、ＰＭＯＳと呼ぶ）で構成）と、グラウンド側
に接続された第２のダイオード（例えば、ＮチャネルＭ
ＯＳトランジスタ（以下、ＮＭＯＳと呼ぶ）で構成）
と、内部回路の入出力端子と接続された負荷抵抗とによ
り構成されている。そして、正のサージ電圧は、第１の
ダイオードを介して電源側に放出し、負のサージ電圧
は、第２のダイオードを介して、グラウンド側に放出し
ている。従来、この保護回路は、内部回路と同じ基板上
に搭載する構成であった。2. Description of the Related Art In a semiconductor device, when a surge voltage out of an operation range is applied to an input / output terminal or an output terminal of an internal circuit, a surge current, which is an excessive current, flows through the internal circuit, causing a malfunction of the internal circuit. Become. Therefore, a protection circuit is provided so that when a surge voltage is applied, a current is released to the power supply side or the ground side. The protection circuit includes, for example, a first diode (for example, a P-channel MOS transistor (hereinafter, referred to as a PMOS)) connected to a power supply side to an input / output pad and a second diode connected to a ground side. Diode (eg, N-channel M
OS transistor (hereinafter, referred to as NMOS)
And a load resistor connected to the input / output terminal of the internal circuit. The positive surge voltage is discharged to the power supply via the first diode, and the negative surge voltage is discharged to the ground via the second diode. Conventionally, this protection circuit has been configured to be mounted on the same substrate as the internal circuit.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、従来の
半導体装置には、以下の課題があった。上述したよう
に、保護回路から電流を放出する場合には、電流は必ず
基板を通じて電源側またはグラウンド側へ放出される。
ところが、ＭＯＳトランジスタなどで保護回路を構成す
る場合、この保護回路と基板の内部とにより寄生バイポ
ーラトランジスタを構成し、この寄生バイポーラトラン
ジスタがオンして、基板の内部の電位が上昇する。さら
に、内部回路と基板の内部とにより寄生バイポーラトラ
ンジスタを構成し、基板の内部の電位が上昇することに
より、この寄生バイポーラトランジスタがオンしてしま
い、一部の電流は基板の内部から内部回路に到達して内
部回路誤動作の原因になっていた。However, the conventional semiconductor device has the following problems. As described above, when a current is emitted from the protection circuit, the current is always emitted to the power supply side or the ground side through the substrate.
However, when a protection circuit is formed by MOS transistors or the like, a parasitic bipolar transistor is formed by the protection circuit and the inside of the substrate, and the parasitic bipolar transistor is turned on, so that the potential inside the substrate increases. Furthermore, a parasitic bipolar transistor is formed by the internal circuit and the inside of the substrate, and when the potential inside the substrate rises, the parasitic bipolar transistor is turned on, and a part of the current flows from the inside of the substrate to the internal circuit. And the internal circuit malfunctioned.
【０００４】[0004]
【課題を解決するための手段】本発明は、前記課題を解
決するために、半導体装置において、複数のパッドと前
記各パッドに接続され該パッドに印加されるサージ電圧
によるサージ電流を外部に放出する複数の保護回路とを
有する第１の基板と、入力端子又は出力端子が前記各パ
ッドと導電体の接合材により電気的・物理的に接続され
た内部回路を有する第２の基板とを備えている。以上の
ように本発明を構成したので、パッドにサージ電圧が印
加されると、第１の基板に設けた保護回路から外部の電
源側やグラウンド側にサージ電流を放出する。保護回路
を通して基板のバルクに流れる電流は、第２の基板側に
は流れ込むことがないため、内部回路にサージ電流が流
れない。また、サージ電圧がパッドに印加されない場合
は、パッドと内部回路の入力端子又は出力端子は、導電
性の接合材により電気的に接続されているので内部回路
は通常動作をする。According to the present invention, in order to solve the above-mentioned problems, in a semiconductor device, a plurality of pads and a surge current connected to each of the pads and discharged by a surge voltage applied to the pads are emitted to the outside. A first substrate having a plurality of protection circuits, and a second substrate having an internal circuit in which an input terminal or an output terminal is electrically and physically connected to each pad by a bonding material of a conductor. ing. Since the present invention is configured as described above, when a surge voltage is applied to the pad, a surge current is emitted from the protection circuit provided on the first substrate to the external power supply side or the ground side. Since the current flowing through the protection circuit to the bulk of the substrate does not flow into the second substrate side, no surge current flows to the internal circuit. When no surge voltage is applied to the pad, the pad and the input terminal or output terminal of the internal circuit are electrically connected by a conductive bonding material, so that the internal circuit operates normally.
【０００５】[0005]
【発明の実施の形態】第１の実施形態 図１（ａ），（ｂ）は、本発明の第１の実施形態の半導
体装置を示す構成図であり、特に、同図（ａ）は平面図
であり、同図（ｂ）は断面図である。この半導体装置
は、例えば、Ｐ型シリコン基板からなる２つの基板１，
２により構成されている。基板１には、入出力用の複数
個のパッド１ｃと各パッド１ｃ毎に保護回路１ｂが設け
られている。パッド１ｃと保護回路１ｂとは、配線パタ
ーン１ｄにより接続されている。一方、基板２には、内
部回路２ａが設けられている。内部回路２ａの図示しな
い入出力端子は、図示しない配線パターン、図示しない
パッド、半田バンプ３、及び保護回路１ｂの負荷抵抗を
介して、電気的・物理的に各パッド１ｃに接続されてい
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIGS. 1A and 1B are views showing the configuration of a semiconductor device according to a first embodiment of the present invention. In particular, FIG. FIG. 3B is a cross-sectional view. This semiconductor device includes, for example, two substrates 1 made of a P-type silicon substrate,
2. The substrate 1 is provided with a plurality of input / output pads 1c and a protection circuit 1b for each pad 1c. The pad 1c and the protection circuit 1b are connected by a wiring pattern 1d. On the other hand, the substrate 2 is provided with an internal circuit 2a. Input / output terminals (not shown) of the internal circuit 2a are electrically and physically connected to the respective pads 1c via wiring patterns (not shown), pads (not shown), solder bumps 3, and load resistors of the protection circuit 1b.
【０００６】保護回路１ｂは、例えば、ＭＯＳトランジ
スタにより構成され、正のサージ電圧がパッド１ｃに印
加されるとオンするＰＭＯＳより形成した第１のダイオ
ードを介して図示しない電源に電気的に接続され、負の
サージ電圧がパッド１ｃに印加されるとオンするＮＭＯ
Ｓにより形成した第２のダイオードを介してグラウンド
側に電気的に接続され、パッド１ｃにサージ電圧が印加
されない場合は、負荷抵抗、及び図示しないパッドを介
して、内部回路２ａの入出力端子に接続される構成とな
っている。パッド１ｃは、実装の際にボンディングワイ
ヤによりリードと電気的に接続される端子であり、例え
ば、８０μｍ×８０μｍ程度の大きさであり、アルミニ
ウムなどの導電体により形成されている。配線パターン
１ｄは、パッド１ｃと保護回路１ｂの入力端子とを電気
的に接続するための配線であり、アルミニウムなどの導
電体により形成されている。内部回路２ａは、メモリや
ロジック回路などの半導体集積回路で構成されている。
半田バンプ３は、保護回路１ｂが構成する負荷抵抗の出
力端子と内部回路２ａの入出力端子とをそれぞれの図示
しないパッドにより電気的・物理的に接続するためのも
のである。The protection circuit 1b is composed of, for example, a MOS transistor, and is electrically connected to a power supply (not shown) via a first diode formed of a PMOS which turns on when a positive surge voltage is applied to the pad 1c. Turn on when a negative surge voltage is applied to pad 1c.
When a surge voltage is not applied to the pad 1c via a second diode formed by S and is not applied to the pad 1c, the input / output terminal of the internal circuit 2a is connected to a load resistor and a pad (not shown). It is configured to be connected. The pad 1c is a terminal that is electrically connected to the lead by a bonding wire during mounting, and has a size of, for example, about 80 μm × 80 μm, and is formed of a conductor such as aluminum. The wiring pattern 1d is a wiring for electrically connecting the pad 1c and the input terminal of the protection circuit 1b, and is formed of a conductor such as aluminum. The internal circuit 2a is configured by a semiconductor integrated circuit such as a memory or a logic circuit.
The solder bumps 3 are used to electrically and physically connect the output terminal of the load resistor formed by the protection circuit 1b and the input / output terminal of the internal circuit 2a by respective pads (not shown).
【０００７】以下、図１の半導体装置の動作（ａ），
（ｂ）の説明をする。 （ａ） サージ電圧が印加された場合 パッド１ｃに正又は負のサージ電圧が印加されると、保
護回路１ｂのＰＭＯＳ又はＮＭＯＳのダイオードがオン
して電源側又はグラウンド側にサージ電流が放出される
とともに、その保護回路１ｂを介して基板１の内部に一
部のサージ電流が流れる。内部回路２ａは、基板１とは
異なる基板２に形成してあるので、これらのサージ電流
が内部回路２ａの入出力端子に流れ込むことはない。ま
た、内部回路２ａの入出力端子は、保護回路１ｂの負荷
抵抗、及び半田バンプ３を介してパッド１ｃに接続さ
れ、負荷抵抗の方がダイオードのオン抵抗よりも大きい
ので、内部回路２ａに、サージ電流が流れることがな
い。そのため、内部回路２ａが誤動作をすることがなく
なる。 （ｂ） サージ電圧が印加されない場合 パッド１ｃにサージ電圧が印加されない場合は、ＰＭＯ
Ｓ及びＮＭＯＳが共にオフし、内部回路２ａは、半田バ
ンプ３及び保護回路１ｂの負荷抵抗を通して、パッド１
ｃと電気的に接続されて、通常動作を行う。The operation (a) of the semiconductor device shown in FIG.
(B) will be described. (A) When a surge voltage is applied When a positive or negative surge voltage is applied to the pad 1c, the PMOS or NMOS diode of the protection circuit 1b is turned on and a surge current is emitted to the power supply side or the ground side. At the same time, a part of surge current flows inside the substrate 1 via the protection circuit 1b. Since the internal circuit 2a is formed on the substrate 2 different from the substrate 1, these surge currents do not flow into the input / output terminals of the internal circuit 2a. The input / output terminal of the internal circuit 2a is connected to the load resistance of the protection circuit 1b and the pad 1c via the solder bump 3, and the load resistance is larger than the ON resistance of the diode. No surge current flows. Therefore, the internal circuit 2a does not malfunction. (B) When no surge voltage is applied When no surge voltage is applied to the pad 1c, the PMO
S and NMOS are both turned off, and the internal circuit 2a passes through the pad 1
c and is electrically connected to perform normal operation.
【０００８】次に、図１の半導体装置の製造方法例の説
明をする。Ｐ型シリコン基板などの基板１上に通常のＭ
ＯＳプロセスなどにより、保護回路１ｂ、アルミニウム
配線などの配線パターン１ｄ、半田バンプ３用の図示し
ないパッド及びワイヤボンディング用のパッド１ｃを形
成した後、その基板１のダイシングを行う。また、Ｐ型
シリコン基板などの基板２上に通常のＭＯＳプロセスな
どにより、内部回路２ａ、アルミニウム配線などの図示
しない配線パターンや半田バンプ３と接続するための図
示しないパッドを形成した後、その基板２のダイシング
を行う。そして、基板１上の保護回路１ｂの出力側に形
成した図示しないパッド上に半田バンプ３を搭載し、さ
らに搭載機により基板２の表面を下にして、内部回路２
ａの入出力端子に接続されるパッドが半田バンプ３と接
触するようにその基板２を搭載する。その後、半田バン
プ３を溶解して、基板１と基板２とを電気的・物理的に
接続し、基板１，２をケースにマウントし、パッド１ｃ
をワイヤボンディングし、及び封止をして実装を終え
る。Next, an example of a method of manufacturing the semiconductor device of FIG. 1 will be described. Ordinary M on a substrate 1 such as a P-type silicon substrate
After forming a protection circuit 1b, a wiring pattern 1d such as an aluminum wiring, a pad (not shown) for the solder bump 3 and a pad 1c for wire bonding by an OS process or the like, the substrate 1 is diced. Further, after forming an internal circuit 2a, a wiring pattern (not shown) such as an aluminum wiring, and a pad (not shown) for connecting to the solder bump 3 on the substrate 2 such as a P-type silicon substrate by a normal MOS process or the like, 2 is performed. Then, the solder bumps 3 are mounted on pads (not shown) formed on the output side of the protection circuit 1b on the substrate 1, and the surface of the substrate 2 is turned down by a mounting machine to form the internal circuit 2
The substrate 2 is mounted so that the pad connected to the input / output terminal a contacts the solder bump 3. Thereafter, the solder bumps 3 are melted, the substrate 1 and the substrate 2 are electrically and physically connected, the substrates 1 and 2 are mounted on a case, and the pads 1c
Is subjected to wire bonding and sealing to complete the mounting.
【０００９】以上説明したように、本第１の実施形態に
よれば、以下の利点がある。サージ電圧がパッド１ｃに
印加された場合には、保護回路１ｂを通じて電源側又は
グラウンド側に電流を放出し、サージ電圧の印加に伴っ
て発生する電流は、基板１の中を流れ、電源側又はグラ
ウンド側に吸収される。このため、内部回路２ａが形成
される基板２には電流が流れ込まないため、その内部回
路２ａの誤動作が発生しない。As described above, the first embodiment has the following advantages. When a surge voltage is applied to the pad 1c, a current is released to the power supply side or the ground side through the protection circuit 1b, and a current generated by the application of the surge voltage flows through the substrate 1 and is supplied to the power supply side or the ground. Absorbed on the ground side. Therefore, no current flows into the substrate 2 on which the internal circuit 2a is formed, so that no malfunction of the internal circuit 2a occurs.
【００１０】第２の実施形態 図２（ａ），（ｂ）は、本発明の第２の実施形態の半導
体装置を示す構成図であり、特に、同図（ａ）は平面図
であり、同図（ｂ）は断面図である。図２に示すよう
に、基板１１には、内部回路１２、複数個の保護回路１
３、複数個のパッド１４、複数個の配線パターン１５、
及び絶縁体層１６が形成されている。各保護回路１３の
入力端子と各パッド１４は、配線パターン１５により電
気的に接続されている。保護回路１３の出力端子と内部
回路１２の入出力端子は、図示しない配線パターンによ
り電気的に接続されている。絶縁体層１６は、内部回路
１２を取り囲み、且つ、保護回路１３と内部回路１２と
を隔て、その保護回路１３の下層から１００μｍ〜１０
μｍ程度の所まで、基板１１の裏面から表面にかけて掘
った溝の内部にＳｉＯ2 などにより形成されている。内
部回路１２及び保護回路１３は、図１中の内部回路２ａ
及び保護回路１ｂとそれぞれ同様の構成である。パッド
１４は、ワイヤボンディングされる端子であり、配線パ
ターン１５は、パッド１４と保護回路１３の入力端子と
を接続するための配線である。絶縁体層１６は、電源側
やグラウンド側ではなく基板１１のバルクに流れるサー
ジ電流が内部回路１２に流れ込むのを阻止するための層
である。 Second Embodiment FIGS. 2A and 2B are configuration diagrams showing a semiconductor device according to a second embodiment of the present invention. In particular, FIG. 2A is a plan view, FIG. 2B is a cross-sectional view. As shown in FIG. 2, the substrate 11 includes an internal circuit 12 and a plurality of protection circuits 1.
3, a plurality of pads 14, a plurality of wiring patterns 15,
And an insulator layer 16. The input terminal of each protection circuit 13 and each pad 14 are electrically connected by a wiring pattern 15. The output terminal of the protection circuit 13 and the input / output terminal of the internal circuit 12 are electrically connected by a wiring pattern (not shown). The insulator layer 16 surrounds the internal circuit 12 and separates the protection circuit 13 and the internal circuit 12 from the lower layer of the protection circuit 13 by 100 μm to 10 μm.
It is formed of SiO 2 or the like in a groove dug from the back surface to the front surface of the substrate 11 up to about μm. The internal circuit 12 and the protection circuit 13 correspond to the internal circuit 2a in FIG.
And the protection circuit 1b. The pad 14 is a terminal to be wire-bonded, and the wiring pattern 15 is a wiring for connecting the pad 14 and an input terminal of the protection circuit 13. The insulator layer 16 is a layer for preventing a surge current flowing not on the power supply side or the ground side but on the bulk of the substrate 11 from flowing into the internal circuit 12.
【００１１】以下、図２の半導体装置の動作の説明をす
る。パッド１４に正又は負のサージ電圧が印加される
と、保護回路１３のＰＭＯＳ又はＮＭＯＳのダイオード
がオンして電源側又はグラウンド側にサージ電流が放出
される。また、一部（電源側又はグラウンド側に流れる
電流の１０-4程度）のサージ電流は、保護回路１３を通
して、基板１１の内部に流れる。この電流は、デバイス
シミュレーションにより基板１１の保護回路１３の下層
から一定の深さ（例えば、１００μｍ程度）よりも深い
該基板１１の内部から内部回路１２へ流れ込もうとする
ことが判明している。そして、保護回路１３と内部回路
１２との間のこのサージ電流の電流パスとなる所には、
絶縁体層１６を形成してあるので、この絶縁体層１６が
内部回路１２へこのサージ電流が流れ込むことを阻止す
る。そのため、内部回路１２が誤動作をすることがなく
なる。Hereinafter, the operation of the semiconductor device of FIG. 2 will be described. When a positive or negative surge voltage is applied to the pad 14, the PMOS or NMOS diode of the protection circuit 13 turns on, and a surge current is emitted to the power supply side or the ground side. Further, a part of the surge current (about 10 −4 of the current flowing on the power supply side or the ground side) flows into the substrate 11 through the protection circuit 13. This current has been found by device simulation to attempt to flow into the internal circuit 12 from inside the substrate 11 deeper than a certain depth (for example, about 100 μm) from the lower layer of the protection circuit 13 of the substrate 11. . Then, where the current path of the surge current between the protection circuit 13 and the internal circuit 12 is,
Since the insulator layer 16 is formed, the insulator layer 16 prevents the surge current from flowing into the internal circuit 12. Therefore, the internal circuit 12 does not malfunction.
【００１２】次に、図２の半導体装置の製造方法例の説
明をする。Ｐ型シリコン基板などの厚みが３００μｍ程
度の基板１１上に通常のＭＯＳプロセスなどにより、内
部回路１２、保護回路１３、配線パターン１５、及びパ
ッド１４を形成する。そして、基板１１の裏面全面にＣ
ＶＤ法によりＳｉ3 Ｎ4 膜を形成し、ホトリソエッチン
グにより、溝を形成する領域のＳｉ3 Ｎ4 をエッチング
してパターニングする。Ｓｉ3 Ｎ4 のパターンをマスク
として、基板１１を異方性ドライエッチングにより選択
エッチングして２５０μｍ程度の深さの溝を形成する
（以下、この溝を掘る工程をトレンチエッチングと呼
ぶ）。その後、ＣＶＤ法によりＳｉＯ2 などの酸化膜を
堆積し、裏面を研磨などして平坦にし、基板１１をダイ
シングし、ケースにマウントし、パッド１４のワイヤボ
ンディングを行い、及び封止をして実装を終える。以上
説明したように、本第２の実施形態によれば、以下の利
点がある。サージ電圧がパッド１４に印加された場合に
は、保護回路１３を通じて電源側又はグラウンド側に電
流を放出し、基板１１のバルクに流れる一部のサージ電
流は、絶縁体層１６により阻止される。このため、内部
回路１２にサージ電流が流れ込まないため、該内部回路
１２の誤動作が発生しない。Next, an example of a method for manufacturing the semiconductor device of FIG. 2 will be described. An internal circuit 12, a protection circuit 13, a wiring pattern 15, and a pad 14 are formed on a substrate 11 having a thickness of about 300 μm, such as a P-type silicon substrate, by a normal MOS process or the like. Then, C is applied to the entire back surface of the substrate 11.
The the Si 3 N 4 film was formed by VD method, a photolithographic etching, and patterning by etching the Si 3 N 4 in the region for forming the grooves. Using the Si 3 N 4 pattern as a mask, the substrate 11 is selectively etched by anisotropic dry etching to form a groove having a depth of about 250 μm (hereinafter, the step of digging this groove is referred to as trench etching). After that, an oxide film such as SiO 2 is deposited by a CVD method, the back surface is flattened by polishing or the like, the substrate 11 is diced, mounted on a case, pad 14 is wire-bonded, sealed, and mounted. Finish. As described above, the second embodiment has the following advantages. When a surge voltage is applied to the pad 14, a current is emitted to the power supply side or the ground side through the protection circuit 13, and a part of the surge current flowing through the bulk of the substrate 11 is blocked by the insulator layer 16. Therefore, no surge current flows into the internal circuit 12, so that no malfunction of the internal circuit 12 occurs.
【００１３】第３の実施形態 図３（ａ），（ｂ）は、本発明の第３の実施形態の半導
体装置を示す構成図であり、特に、同図（ａ）は平面図
であり、同図（ｂ）は断面図である。この半導体装置で
は、基板２１に、内部回路２２、複数個の保護回路２
３、複数個のパッド２４、複数個の配線パターン２５、
２つの高濃度層２６、及び２個の電極２７が形成されて
いる。各保護回路２３の入力端子と各パッド２４は、配
線パターン２５により電気的に接続されている。保護回
路２３の出力端子と内部回路２２の入出力端子は、図示
しない配線パターンにより電気的に接続されている。高
濃度層２６は、基板２１と同じ型の不純物が注入された
層であり、保護回路２３の下層の直下から１００μｍ〜
１０μｍ程度の所まで、その基板２１の裏面から表面に
かけて掘った溝の面に沿って形成されている。溝の内部
及び基板２１の裏面全面には、アルミニウムなどの導電
体からなる電極２７が形成されている。内部回路２２及
び保護回路２３は、図１中の内部回路２ａ及び保護回路
１ｂと同様の構成である。パッド２４は、ワイヤボンデ
ィングされる端子であり、配線パターン２５は、パッド
２４と保護回路２３の入力端子とを接続するための配線
である。高濃度層２６は、電極２７のオーミックコンタ
クトをとるための層であり、例えば、Ｐ+ 又はＮ+ など
の不純物濃度が、１×１０20cm-3程度である。電極２７
は、アルミニウムなどの導電体からなり、基板２１の内
部に流れるサージ電流を吸収するためのものである。 Third Embodiment FIGS. 3A and 3B are configuration diagrams showing a semiconductor device according to a third embodiment of the present invention. In particular, FIG. 3A is a plan view, FIG. 2B is a cross-sectional view. In this semiconductor device, an internal circuit 22, a plurality of protection circuits 2
3, a plurality of pads 24, a plurality of wiring patterns 25,
Two high concentration layers 26 and two electrodes 27 are formed. The input terminal of each protection circuit 23 and each pad 24 are electrically connected by a wiring pattern 25. The output terminal of the protection circuit 23 and the input / output terminal of the internal circuit 22 are electrically connected by a wiring pattern (not shown). The high-concentration layer 26 is a layer into which impurities of the same type as the substrate 21 are implanted, and is 100 μm to
It is formed along the surface of the groove dug from the back surface to the front surface of the substrate 21 up to about 10 μm. An electrode 27 made of a conductor such as aluminum is formed inside the groove and on the entire back surface of the substrate 21. The internal circuit 22 and the protection circuit 23 have the same configuration as the internal circuit 2a and the protection circuit 1b in FIG. The pad 24 is a terminal to be wire-bonded, and the wiring pattern 25 is a wiring for connecting the pad 24 and an input terminal of the protection circuit 23. The high concentration layer 26 is a layer for making ohmic contact with the electrode 27, and has an impurity concentration of, for example, P + or N + of about 1 × 10 20 cm −3 . Electrode 27
Is made of a conductor such as aluminum and is for absorbing a surge current flowing inside the substrate 21.
【００１４】以下、図３の半導体装置の動作の説明をす
る。パッド２４に正又は負のサージ電圧が印加される
と、保護回路２３のＰＭＯＳ又はＮＭＯＳのダイオード
がオンして電源側又はグラウンド側にサージ電流が放出
される。また、一部（電源側又はグラウンド側に流れる
電流の１０-4程度）のサージ電流は、保護回路２３を通
して、基板２１の内部に流れる。この電流は、保護回路
２３の下層から一定の深さ（例えば、１００μｍ程度）
よりも深い所から内部回路２２へ流れ込もうとする。と
ころが、このサージ電流の電流パスとなる所には、電極
２７を設けてあるので、電極２７が、このサージ電流を
吸収し、サージ電流が内部回路２２に流れ込むことを阻
止する。そのため、内部回路２２が誤動作をすることが
なくなる。The operation of the semiconductor device shown in FIG. 3 will be described below. When a positive or negative surge voltage is applied to the pad 24, a PMOS or NMOS diode of the protection circuit 23 is turned on, and a surge current is emitted to the power supply side or the ground side. Further, a part of the surge current (about 10 −4 of the current flowing on the power supply side or the ground side) flows into the substrate 21 through the protection circuit 23. This current has a certain depth (for example, about 100 μm) from the lower layer of the protection circuit 23.
Attempts to flow into the internal circuit 22 from a deeper place. However, since the electrode 27 is provided in the current path of the surge current, the electrode 27 absorbs the surge current and prevents the surge current from flowing into the internal circuit 22. Therefore, the internal circuit 22 does not malfunction.
【００１５】次に、図３の半導体装置の製造方法例の説
明をする。Ｐ型シリコン基板などの厚みが３００μｍ程
度の基板２１上に通常のＭＯＳプロセスなどにより、内
部回路２２、保護回路２３、配線パターン２５、及びパ
ッド２４を形成する。そして、基板２１の裏面からトレ
ンチエッチングにより溝を形成し、オーミックコンタク
トを取るために、その基板２１と同じ型の不純物イオン
を、例えば、濃度１．５×１０15cm-2、エネルギー７０
ｋｅＶ（ＢＦ2 の場合）（４０ｋｅＶ（ＡＳの場合））
でイオンインプラし、アニーリングする。その後、アル
ミニウムなどをスパッタリングし、溝の内部及び基板２
１の裏面に電極２７を形成する。そして、裏面を研磨な
どして平坦にし、基板２１をダイシングし、ケースにマ
ウントし、パッド２４のワイヤボンディングを行い、封
止をして実装を終える。以上説明したように、本第３の
実施形態によれば、以下の利点がある。サージ電圧がパ
ッド２４に印加された場合には、保護回路２３を通じて
電源側又はグラウンド側に電流を放出し、基板２１の内
部に流れる一部のサージ電流を、電極２７に吸収する。
このため、内部回路２２にサージ電流が流れ込まないた
め、該内部回路２２の誤動作が発生しない。Next, an example of a method of manufacturing the semiconductor device of FIG. 3 will be described. An internal circuit 22, a protection circuit 23, a wiring pattern 25, and a pad 24 are formed on a substrate 21 having a thickness of about 300 μm such as a P-type silicon substrate by a normal MOS process or the like. Then, in order to form a groove from the back surface of the substrate 21 by trench etching and obtain an ohmic contact, impurity ions of the same type as that of the substrate 21 are, for example, 1.5 × 10 15 cm −2 in concentration and energy 70
keV (for BF 2 ) (40 keV (for AS))
For ion implantation and annealing. After that, aluminum or the like is sputtered so that the inside of the groove and the substrate 2
The electrode 27 is formed on the back surface of the substrate 1. Then, the back surface is flattened by polishing or the like, the substrate 21 is diced, mounted on a case, wire-bonded to the pad 24, sealed, and the mounting is completed. As described above, the third embodiment has the following advantages. When a surge voltage is applied to the pad 24, a current is emitted to the power supply side or the ground side through the protection circuit 23, and a part of the surge current flowing inside the substrate 21 is absorbed by the electrode 27.
Therefore, no surge current flows into the internal circuit 22, and no malfunction of the internal circuit 22 occurs.
【００１６】第４の実施形態 図４（ａ），（ｂ）は、本発明の第４の実施形態の半導
体装置を示す構成図であり、特に、同図（ａ）は平面図
であり、同図（ｂ）は断面図であり、図３中の要素に共
通する要素には共通の符号を付してある。本第４の実施
形態では、第３の実施形態の高濃度層２６及び電極２７
を再結合中心層３６及び絶縁体層３７に変更してある。
再結合中心層３６は、キャリアが再結合するための再結
合中心が形成された層であり、保護回路２３の下層の直
下から基板２１の裏面の方向に一定の距離離間（例え
ば、１０μｍ〜１００μｍ程度）する位置よりも該基板
２１の裏面から表面にかけて深く掘った溝の面に沿って
形成されている。溝の内部及び裏面全面には、ＳｉＯ2
などの絶縁体層３７が形成されている。 Fourth Embodiment FIGS. 4A and 4B are configuration diagrams showing a semiconductor device according to a fourth embodiment of the present invention. In particular, FIG. 4A is a plan view, FIG. 3B is a cross-sectional view, in which components common to those in FIG. 3 are denoted by common reference numerals. In the fourth embodiment, the high concentration layer 26 and the electrode 27 of the third embodiment are used.
Are changed to a recombination center layer 36 and an insulator layer 37.
The recombination center layer 36 is a layer in which a recombination center for carriers to recombine is formed, and is separated by a predetermined distance from immediately below the lower layer of the protection circuit 23 toward the back surface of the substrate 21 (for example, 10 μm to 100 μm). ) Is formed along the surface of the groove dug deeper from the back surface to the front surface of the substrate 21 than the position where the substrate 21 is located. The inside of the groove and the entire back surface are made of SiO 2
An insulator layer 37 is formed.
【００１７】以下、図４の半導体装置の動作の説明をす
る。パッド２４に正又は負のサージ電圧が印加される
と、保護回路２３のＰＭＯＳ又はＮＭＯＳのダイオード
がオンして電源側又はグラウンド側にサージ電流が放出
される。また、一部（電源側又はグラウンド側に流れる
電流の１０-4程度）のサージによるキャリア電流は、保
護回路２３を通して、基板２１の内部に流れる。このキ
ャリア電流は、保護回路２３の下層から一定の深さ（例
えば、１００μｍ程度）の基板２１の内部から内部回路
２２へ流れ込もうとするが、この電流パスとなる所に
は、再結合中心層３６を設けてあるので、この再結合中
心層３６でこのキャリアが再結合して吸収される。キャ
リア電流は、電源側やグラウンド側に流れるサージ電流
の１０-4程度のオーダであり、このキャリアの再結合
（再結合中心の濃度を設定することにより）よって、内
部回路２２に電流が流れ込むのを阻止する。そのため、
内部回路２２が誤動作をすることがなくなる。The operation of the semiconductor device shown in FIG. 4 will be described below. When a positive or negative surge voltage is applied to the pad 24, a PMOS or NMOS diode of the protection circuit 23 is turned on, and a surge current is emitted to the power supply side or the ground side. In addition, a carrier current due to a part of the surge (about 10 −4 of the current flowing to the power supply side or the ground side) flows into the substrate 21 through the protection circuit 23. This carrier current tries to flow into the internal circuit 22 from the inside of the substrate 21 having a certain depth (for example, about 100 μm) from the lower layer of the protection circuit 23. Since the layer 36 is provided, the carriers are recombined and absorbed by the recombination center layer 36. The carrier current is on the order of 10 −4 of the surge current flowing on the power supply side or the ground side, and the current flows into the internal circuit 22 by the recombination of the carrier (by setting the concentration of the recombination center). To block. for that reason,
The internal circuit 22 does not malfunction.
【００１８】次に、図４の半導体装置の製造方法例の説
明をする。Ｐ型シリコン基板などの厚みが３００μｍ程
度の基板２１上に通常のＭＯＳプロセスなどにより、内
部回路２２、保護回路２３、配線パターン２５、及びパ
ッド２４を形成する。そして、基板２１の裏面からトレ
ンチエッチングにより溝を形成する。溝の形成後、Ａ
ｕ、Ｆｅなどの再結合中心のイオンインプラあるいは溝
の表面のＳｉに格子欠陥を生じさせることにより、再結
合中心層３６を形成する。その後、ＣＶＤ法により、Ｓ
ｉＯ2 などの酸化膜を溝の内部及び基板２１の裏面全面
に絶縁体層３７を形成して、裏面を研磨などして平坦に
し、該基板２１をダイシングし、ケースにマウントし、
パッド２４のワイヤボンディングを行い、及び封止をし
て実装を終える。以上説明したように、本第４の実施形
態によれば、以下の利点がある。サージ電圧がパッド２
４に印加された場合には、保護回路２３を通じて電源側
又はグラウンド側に電流を放出し、基板２１の内部に流
れる一部のサージ電流を、再結合中心層３７に吸収す
る。このため、内部回路２２にサージ電流が流れ込まな
いため、該内部回路２２の誤動作が発生しない。Next, an example of a method for manufacturing the semiconductor device of FIG. 4 will be described. An internal circuit 22, a protection circuit 23, a wiring pattern 25, and a pad 24 are formed on a substrate 21 having a thickness of about 300 μm such as a P-type silicon substrate by a normal MOS process or the like. Then, a groove is formed from the back surface of the substrate 21 by trench etching. After the formation of the groove, A
The recombination center layer 36 is formed by causing lattice defects in the ion implantation of the recombination center such as u or Fe or Si on the surface of the groove. After that, by CVD, S
An insulating film 37 is formed on the inside of the groove and on the entire back surface of the substrate 21 with an oxide film such as iO 2 , the back surface is flattened by polishing or the like, the substrate 21 is diced, and mounted on a case.
The pad 24 is subjected to wire bonding and sealing, and the mounting is completed. As described above, the fourth embodiment has the following advantages. Surge voltage is pad 2
4, the current is emitted to the power supply side or the ground side through the protection circuit 23, and a part of the surge current flowing inside the substrate 21 is absorbed by the recombination center layer 37. Therefore, no surge current flows into the internal circuit 22, and no malfunction of the internal circuit 22 occurs.
【００１９】第５の実施形態 図５（ａ），（ｂ）は、本発明の第５の実施形態の半導
体装置を示す構成図であり、特に、同図（ａ）は平面図
であり、同図（ｂ）は断面図である。この半導体装置
は、例えば、Ｐ型シリコン基板からなるリードフレーム
用基板４１及び回路形成用基板４２と、回路形成用基板
４３とで構成されている。基板４１には、リード４１ｃ
が設けられている。基板４２には、内部回路４２ａ及び
リード４１ｃに対応して複数個のパッド４２ｃが設けら
れている。基板４３には、各パッド４２ｃ毎に保護回路
４３ｂが設けられている。基板４２は、基板４１上に接
着材により接着されている。内部回路４２ａの入出力端
子とパッド４２ｃは、図示しない配線パターンにより電
気的に接続されている。基板４２のパッド４２ｃと基板
４３の保護回路４３ｂの図示しないパッド（出力端
子）、及び基板４１のリード４１ｃと保護回路４３ｂの
パッド（入力端子）は、半田バンプ４４により、電気的
・物理的に接続されている。内部回路４２ａ、保護回路
４３ｂは、図１中の内部回路２ａ、保護回路１ｂと同様
に構成されている。 Fifth Embodiment FIGS. 5A and 5B are configuration diagrams showing a semiconductor device according to a fifth embodiment of the present invention. In particular, FIG. 5A is a plan view, FIG. 2B is a cross-sectional view. This semiconductor device includes, for example, a lead frame substrate 41 and a circuit formation substrate 42 made of a P-type silicon substrate, and a circuit formation substrate 43. The lead 41c is provided on the substrate 41.
Is provided. The substrate 42 is provided with a plurality of pads 42c corresponding to the internal circuits 42a and the leads 41c. On the substrate 43, a protection circuit 43b is provided for each pad 42c. The substrate 42 is bonded onto the substrate 41 with an adhesive. The input / output terminal of the internal circuit 42a and the pad 42c are electrically connected by a wiring pattern (not shown). Pads 42c of the substrate 42 and pads (output terminals) of the protection circuit 43b (not shown) of the substrate 43, and leads 41c of the substrate 41 and pads (input terminals) of the protection circuit 43b are electrically and physically connected by the solder bumps 44. It is connected. The internal circuit 42a and the protection circuit 43b are configured similarly to the internal circuit 2a and the protection circuit 1b in FIG.
【００２０】以下、図５の半導体装置の動作の説明をす
る。リード４１ｃ又はパッド４２ｃに正又は負のサージ
電圧が印加されると、保護回路４３ｂのＰＭＯＳ又はＮ
ＭＯＳのダイオードがオンして電源側又はグラウンド側
にサージ電流が放出されるとともに、その保護回路４３
ｂを介して基板４３のバルクに一部のサージ電流が流れ
る。内部回路４２ａは、基板４３とは異なる基板４２に
形成してあるので、これらのサージ電流が該内部回路４
２ａの入出力端子に流れ込むことはない。また、内部回
路４２ａの入出力端子は、保護回路４３ｂの負荷抵抗及
び半田バンプ４４を介してリード４１ｃに電気的に接続
され、負荷抵抗の方がダイオードのオン抵抗よりも十分
大きいので、該内部回路４２ａには、サージ電流が流れ
ることがない。そのため、内部回路４２ａが誤動作をす
ることがなくなる。以上説明したように、本第５の実施
形態によれば、第１の実施形態と同様の利点がある。The operation of the semiconductor device shown in FIG. 5 will be described below. When a positive or negative surge voltage is applied to the lead 41c or the pad 42c, the PMOS or N
The MOS diode is turned on, a surge current is released to the power supply side or the ground side, and the protection circuit 43
A part of the surge current flows through the bulk of the substrate 43 via b. Since the internal circuit 42a is formed on the substrate 42 different from the substrate 43, these surge currents
It does not flow into the input / output terminal 2a. Further, the input / output terminal of the internal circuit 42a is electrically connected to the lead 41c via the load resistance of the protection circuit 43b and the solder bump 44, and the load resistance is sufficiently larger than the on-resistance of the diode. No surge current flows through the circuit 42a. Therefore, the internal circuit 42a does not malfunction. As described above, according to the fifth embodiment, there are the same advantages as the first embodiment.
【００２１】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） 実施形態では、ＭＯＳトランジスタの場合を例
に説明したが、バイポーラトランジスタなどの他のトラ
ンジスタにより内部回路２ａ，１２，２２，４２ａ及び
保護回路１ｂ，１３，２３，４２ｂを構成する場合であ
っても適用可能である。 （２） 第１及び第５の実施形態と同様に保護回路１
ｂ，４３ｂを内部回路２ａ，４２ａとは別の基板に形成
して、２つの異なる基板に形成した内部回路２ａ，４２
ａの出力パッドと入力パッドと保護回路１ｂ，４３ｂを
介して電気的・物理的に半田バンプ３，４４により接続
する構成にしてもよい。これにより、保護回路１ｂ，４
３ｂを２つの内部回路２ａ，４２ａで共有することが可
能となる。 （３） 実施形態では、パッド１ｃ，１４，２４，４２
ｃは、周辺に形成する構成にしたが、基板１，１１，２
１，４２のどこにあってもよい。 （４） 第３の実施形態では、電極２７は、保護回路２
３の直下と基板２１との電気的な接続が取れれば、サー
ジ電流は、基板２１の裏面に放出されるので、溝の内部
を覆う必要はなく、溝の内部には、絶縁体層を埋め込ん
でもよい。Note that the present invention is not limited to the above embodiment, and various modifications are possible. For example, there are the following modifications. (1) In the embodiment, the case of the MOS transistor has been described as an example. However, in the case where the internal circuits 2a, 12, 22, and 42a and the protection circuits 1b, 13, 23, and 42b are configured by other transistors such as bipolar transistors. Even if there is, it is applicable. (2) Protection circuit 1 as in the first and fifth embodiments
b and 43b are formed on a different substrate from the internal circuits 2a and 42a, and the internal circuits 2a and 42b are formed on two different substrates.
The output pad a and the input pad a may be electrically and physically connected to each other by the solder bumps 3 and 44 via the protection circuits 1b and 43b. Thereby, the protection circuits 1b, 4
3b can be shared by the two internal circuits 2a and 42a. (3) In the embodiment, the pads 1c, 14, 24, 42
Although c is configured to be formed in the periphery, the substrates 1, 11, and 12
1, 42. (4) In the third embodiment, the electrode 27 is connected to the protection circuit 2
If the electrical connection between the substrate 3 and the substrate 21 is established, the surge current is emitted to the back surface of the substrate 21. Therefore, it is not necessary to cover the inside of the groove, and an insulator layer is embedded in the groove. May be.
【００２２】[0022]
【発明の効果】以上詳細に説明したように、第１及び第
５の発明によれば、内部回路を構成する基板と保護回路
を構成する基板とを別々にして、接着材により内部回路
とパッドとを電気的に接続するようにしたので、内部回
路にサージ電流が流れることがなくなり、該内部回路が
誤動作をしなくなる。第２の発明によれば、絶縁体層に
より基板の内部を通してサージ電流が内部回路に流れる
のを阻止するので、内部回路が誤動作をしなくなる。第
３の発明及び第４の発明によれば、保護回路の直下のサ
ージ電流のパスに電極又は再結合中心層を設けたので、
基板のバルクに流れるサージ電流が内部回路に流れるの
を阻止するので、該内部回路が誤動作をしなくなる。As described above in detail, according to the first and fifth aspects of the present invention, the substrate constituting the internal circuit and the substrate constituting the protection circuit are separated, and the internal circuit and the pad are separated by an adhesive. Are electrically connected to each other, so that a surge current does not flow through the internal circuit, and the internal circuit does not malfunction. According to the second invention, the surge current is prevented from flowing to the internal circuit through the inside of the substrate by the insulator layer, so that the internal circuit does not malfunction. According to the third and fourth aspects of the present invention, since the electrode or the recombination center layer is provided in the surge current path immediately below the protection circuit,
Since the surge current flowing through the bulk of the substrate is prevented from flowing through the internal circuit, the internal circuit does not malfunction.
【図１】本発明の第１の実施形態の半導体装置の構成図
である。FIG. 1 is a configuration diagram of a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第２の実施形態の半導体装置の構成図
である。FIG. 2 is a configuration diagram of a semiconductor device according to a second embodiment of the present invention.
【図３】本発明の第３の実施形態の半導体装置の構成図
である。FIG. 3 is a configuration diagram of a semiconductor device according to a third embodiment of the present invention.
【図４】本発明の第４の実施形態の半導体装置の構成図
である。FIG. 4 is a configuration diagram of a semiconductor device according to a fourth embodiment of the present invention.
【図５】本発明の第５の実施形態の半導体装置の構成図
である。FIG. 5 is a configuration diagram of a semiconductor device according to a fifth embodiment of the present invention.
１，２，１１，２１，４１，４２，４３ 基板 １ｂ，１３，２３，４３ｂ 保護回
路 １ｃ，１４，２４，４２ｃ パッド ２ａ，１２，２２，４２ａ 内部回
路 ３，４４ 半田バ
ンプ ３６ 再結合
中心層 ４１ｃ リード1,2,11,21,41,42,43 Substrate 1b, 13,23,43b Protection circuit 1c, 14,24,42c Pad 2a, 12,22,42a Internal circuit 3,44 Solder bump 36 Recombination center layer 41c lead
Claims (5)
該パッドに印加されるサージ電圧によるサージ電流を外
部に放出する複数の保護回路とを有する第１の基板と、 入力端子又は出力端子が前記各パッドと導電体の接合材
により電気的・物理的に接続された内部回路を有する第
２の基板とを、 備えたことを特徴とする半導体装置。A first substrate having a plurality of pads and a plurality of protection circuits connected to the pads and discharging a surge current due to a surge voltage applied to the pads to the outside; A semiconductor device, comprising: a second substrate having an internal circuit electrically and physically connected to each of the pads by a bonding material of a conductor.
電圧によるサージ電流を前記基板を通して外部に、一部
を前記基板の内部に放出する複数の保護回路と、 入力端子又は出力端子が前記各パッドと電気的に接続さ
れた内部回路とを備えた半導体装置において、 前記保護回路と前記内部回路との間に、前記保護回路の
下層から前記基板の裏面の方向に前記一部の前記サージ
電流の電流パスに基づいて設定される一定の距離離間す
る位置の深さよりも前記基板の裏面から表面方向にかけ
て深く掘った溝の内部に絶縁体層を設けたことを特徴と
する半導体装置。2. A plurality of pads on a substrate, and a plurality of pads connected to each of the pads and configured to discharge a surge current due to a surge voltage applied to the pads to the outside and a part of the surge current through the substrate. A semiconductor device, comprising: a protection circuit; and an internal circuit in which an input terminal or an output terminal is electrically connected to each of the pads, wherein the substrate is disposed between the protection circuit and the internal circuit from a lower layer of the protection circuit. The insulator layer is formed inside a groove dug deeper from the back surface of the substrate toward the front surface than the depth of a position separated by a certain distance in the direction of the back surface in accordance with the current path of the part of the surge current. A semiconductor device, comprising:
電圧によるサージ電流を前記基板を通して外部に、一部
を前記基板の内部に放出する複数の保護回路と、 入力端子又は出力端子が前記前記各パッドと電気的に接
続された内部回路とを備えた半導体装置において、 前記保護回路の直下に、前記保護回路の下層から前記基
板の深さ方向に前記一部の前記サージ電流が流れる電流
パスに基づいて設定される一定の距離離間する位置の深
さよりも前記基板の裏面から表面方向にかけて深く掘っ
た溝の内部と該内部と電気的に接続するように前記基板
の裏面とに電極を設けたことを特徴とする半導体装置。3. A plurality of pads on a substrate, and a plurality of pads connected to each of the pads, for discharging a surge current due to a surge voltage applied to the pads to the outside through the substrate and partly to the inside of the substrate. In a semiconductor device comprising: a protection circuit; and an internal circuit in which an input terminal or an output terminal is electrically connected to each of the pads, a depth direction of the substrate from a lower layer of the protection circuit directly below the protection circuit. The inside of a groove dug deeper from the back surface of the substrate toward the front surface than the depth of a position separated by a certain distance set based on the current path through which the part of the surge current flows, and electrically connected to the inside A semiconductor device provided with electrodes on the back surface of the substrate.
電圧によるサージ電流を前記基板を通して外部に、一部
を前記基板の内部に放出する複数の保護回路と、 入力端子又は出力端子が前記前記各パッドと電気的に接
続された内部回路とを備えた半導体装置において、 前記保護回路の直下に、前記保護回路の下層から前記基
板の深さ方向に前記一部の前記サージ電流が流れる電流
パスに基づいて設定される一定の距離離間する位置より
も前記基板の裏面から表面方向にかけて深く掘った溝に
再結合中心層を設けたことを特徴とする半導体装置。4. A plurality of pads on a substrate, and a plurality of pads connected to each of the pads and for emitting a surge current due to a surge voltage applied to the pads to the outside through the substrate and partially into the inside of the substrate. In a semiconductor device comprising: a protection circuit; and an internal circuit in which an input terminal or an output terminal is electrically connected to each of the pads, a depth direction of the substrate from a lower layer of the protection circuit directly below the protection circuit. The recombination center layer is provided in a groove dug deeper from the back surface of the substrate toward the surface than at a position separated by a certain distance based on the current path through which the part of the surge current flows. Semiconductor device.
前記各パッドと電気的に接続された内部回路とを有する
第１の基板と、 前記第１の基板を収容し、前記複数の各パッドに対応す
る複数のリードを有する第２の基板と、 前記各パッド及び該パッドに対応する前記リードにそれ
ぞれ導電体の接合材により電気的・物理的に接続され、
前記パッド又は前記リードに印加されるサージ電圧によ
るサージ電流を外部に放出する複数の保護回路を有する
第３の基板とを、 備えたことを特徴とする半導体装置。5. A first substrate having a plurality of pads and an internal circuit in which an input terminal or an output terminal is electrically connected to each of said pads; and said plurality of pads accommodating said first substrate. A second substrate having a plurality of leads corresponding to, and electrically and physically connected to each of the pads and the leads corresponding to the pads by a conductive bonding material, respectively.
And a third substrate having a plurality of protection circuits for emitting a surge current due to a surge voltage applied to the pad or the lead to the outside.
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1996
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| US11127850B2 (en) | 2017-01-27 | 2021-09-21 | Rohm Co., Ltd. | Semiconductor device |
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