JP2005292017A

JP2005292017A - 位置ずれ量取得装置および欠陥検出装置

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Publication number: JP2005292017A
Application number: JP2004109623A
Authority: JP
Inventors: Yasushi Sasa; 泰志佐々
Original assignee: Dainippon Screen Manufacturing Co Ltd
Current assignee: Dainippon Screen Manufacturing Co Ltd
Priority date: 2004-04-02
Filing date: 2004-04-02
Publication date: 2005-10-20

Abstract

【課題】電気的回路においてダウンサンプリングサイズを自在に変更して適切な位置ずれ量を取得する。
【解決手段】位置ずれ量取得部６の比較加算回路マトリクス６３は、被検査画像の一の位置の画素値と参照画像の一の位置の周囲の複数の画素値とが入力される複数の比較回路を有し、複数の比較回路における比較結果はそれぞれ複数の加算回路に出力される。加算器選択回路６５は、所望のダウンサンプリングサイズに応じて設定された間隔で存在する画素に対応する加算回路のみを選択し、加算タイミング選択回路６６により選択された加算回路が実際に能動化されて比較結果を示す値が加算され、ずれ量決定回路６４により加算値に基づいて両画像の位置ずれ量が決定される。これにより、位置ずれ量取得部６ではダウンサンプリングサイズを自在に変更して適切な位置ずれ量を取得することができる。
【選択図】図２

Description

本発明は、２つの画像間の相対的な位置ずれ量を求める技術、および、これを利用して対象物上の欠陥を検出する技術に関する。

半導体基板、プリント配線基板、フォトマスク、あるいは、リードフレーム等の外観を検査する分野において、従来より様々な検査手法が用いられている。例えば、特許文献１では、２値の被検査画像を２値の参照画像に対して相対的に移動した複数の位置における画素値の不一致数をそれぞれカウントし、その最小値をとる相対位置を被検査画像と参照画像との間の位置ずれ量として両画像の位置ずれを補正することにより、被検査画像中の欠陥を検出する手法が開示されている。

また、特許文献２では、２値の被検査画像の位置を２値の参照画像に対して移動しつつ両画像の対応する局所的な領域の画素値を比較し、被検査画像がいずれの位置に位置してもこの局所的な領域に欠陥が検出される場合に欠陥が存在すると判定する手法が提案されている。さらに、特許文献３では、多階調の被検査画像を多階調の参照画像に対して複数の位置へと移動しつつ差分絶対値画像を求めて複数の差分絶対値画像を取得し、複数の差分絶対値画像に膨張処理を施して得られる複数の画像の各画素位置における最小画素値を抽出して最小値画像を生成し、この画像に基づいて欠陥を検出する手法が開示されている。

なお、２つの画像の位置合わせに関して、非特許文献１では、画像中の一方向における画素値の増減の符号に着目して画像を照合する手法（増分符号相関法）が記載されており、非特許文献２では、低解像度での位置合わせを行った後に高解像度にて位置合わせを行う手法について記載されている。
特公平５−１７４８１号公報特開昭６２−１４０００９号公報特開２００２−３１０９２８号公報村瀬一朗、外２名、「増分符号相関によるロバスト画像照合」、電子情報通信学会論文誌、２０００年５月、Ｊ８３−Ｄ−ＩＩ巻、第５号、ｐ．１３２３−１３３１高木幹雄、下田陽久監修、「画像解析ハンドブック」、東京大学出版会、１９９１年１月、ｐ．７０９−７１２

ところで、特許文献１の欠陥検出装置のように、一般的には電気的回路を利用して位置ずれ量を取得することにより、欠陥を高速に検出することが実現されている。一方、被検査画像が粗密の激しいパターン（例えば、粗いパターンと細かいパターンとが混ざったパターン）を示すものや小さいノイズを多く含む場合に、高解像度にて位置ずれ量を取得したのでは、細かいパターンやノイズの影響により適切な位置ずれ量を求めることができない場合がある。また、低解像度にて位置ずれ量を取得する場合にも、パターンの態様に応じたダウンサンプリングサイズにて画像の画素を間引く必要がある。

本発明は上記課題に鑑みなされたものであり、電気的回路においてダウンサンプリングサイズを自在に変更して適切な位置ずれ量を取得することを目的としている。

請求項１に記載の発明は、第１画像と第２画像との間の相対的な位置ずれ量を求める位置ずれ量取得装置であって、第１画像の一の位置の画素の値と第２画像の前記一の位置の周囲の複数の画素の値との比較結果をそれぞれ出力する複数の比較回路と、前記複数の比較回路から出力される値をそれぞれ加算する複数の加算回路と、前記複数の画素のうち設定された間隔で存在するものに対応する加算回路のみを実質的に能動化する信号を生成する加算器選択回路と、前記第１画像中に前記設定された間隔で存在する画素の値が、前記一の位置の画素の値として入力される際に前記加算器選択回路により選択された加算回路を能動化する加算タイミング選択回路と、前記複数の加算回路からの出力に基づいて前記第１画像と前記第２画像との間の位置ずれ量を決定するずれ量決定回路とを備える。

請求項２に記載の発明は、請求項１に記載の位置ずれ量取得装置であって、前記第１画像および前記第２画像にローパスフィルタを作用させるフィルタ回路をさらに備える。

請求項３に記載の発明は、請求項１または２に記載の位置ずれ量取得装置であって、前記第１画像および前記第２画像が多階調画像であり、前記第１画像および前記第２画像の各画素の値を、前記複数の比較回路に入力される前に、隣接する少なくとも１つの画素の値との大小関係を示す符号から導かれる値に置き換える符号化回路をさらに備える。

請求項４に記載の発明は、対象物上の欠陥を検出する欠陥検出装置であって、対象物を撮像して被検査画像を取得する撮像部と、前記被検査画像が前記第１画像および前記第２画像のいずれか一方の画像として入力され、参照画像が他方の画像として入力される請求項１ないし３のいずれかに記載の位置ずれ量取得装置と、前記位置ずれ量取得装置にて求められた位置ずれ量に基づいて前記被検査画像に対して前記参照画像の位置を相対的に合わせる位置補正部と、位置補正後の前記被検査画像と前記参照画像とを比較することにより、前記被検査画像中の欠陥を検出する欠陥検出部とを備える。

請求項１ないし３の発明では、電気的回路においてダウンサンプリングサイズを自在に変更して適切な位置ずれ量を取得することができる。

また、請求項３の発明では、演算量を削減して演算回路の簡素化を図ることができる。

請求項４の発明では、ダウンサンプリングサイズを自在に変更して適切な位置ずれ量を取得し、被検査画像中の欠陥を効率よく検出することができる。

図１は、本発明の第１の実施の形態に係る欠陥検出装置１の構成を示す図である。欠陥検出装置１は、半導体基板（以下、「基板」という。）９を保持するステージ２、基板９を撮像して基板９上の多階調の画像データを取得する撮像部３、撮像部３に対してステージ２を相対的に移動するステージ駆動部２１、および、各種演算処理を行うＣＰＵや各種情報を記憶するメモリ等により構成されたコンピュータ４を備え、コンピュータ４は欠陥検出装置１の各構成を制御する制御部としての役割を果たす。

撮像部３は、照明光を出射する照明部３１、基板９に照明光を導くとともに基板９からの光が入射する光学系３２、および、光学系３２により結像された基板９の像を電気信号に変換する撮像デバイス３３を有し、撮像デバイス３３から画像データが出力される。ステージ駆動部２１はステージ２を図１中のＸ方向に移動するＸ方向移動機構２２、および、Ｙ方向に移動するＹ方向移動機構２３を有する。Ｘ方向移動機構２２はモータ２２１にボールねじ（図示省略）が接続され、モータ２２１が回転することにより、Ｙ方向移動機構２３がガイドレール２２２に沿って図１中のＸ方向に移動する。Ｙ方向移動機構２３もＸ方向移動機構２２と同様の構成となっており、モータ２３１が回転するとボールねじ（図示省略）によりステージ２がガイドレール２３２に沿ってＹ方向に移動する。

欠陥検出装置１は、予め準備される参照画像を記憶する参照画像メモリ５１、撮像部３により取得される基板９上の所定の検査領域の画像（すなわち、被検査画像）と参照画像との間の相対的な位置ずれ量を求める電気回路である位置ずれ量取得部６、位置ずれ量に基づいて被検査画像に対して参照画像の位置を合わせる位置補正部５２、および、位置補正後の被検査画像と参照画像とを比較することにより被検査画像中の欠陥を検出する欠陥検出部５３をさらに備え、これらの構成は、例えば、コンピュータ４に追加された専用の回路基板上に設けられる。

位置ずれ量取得部６には撮像部３から被検査画像の画素値が順次入力されるとともに、参照画像メモリ５１から参照画像の対応する画素値も入力される。また、参照画像メモリ５１と位置補正部５２との間、および、撮像部３と欠陥検出部５３との間には遅延回路５４１，５４２がそれぞれ設けられる。遅延回路５４１では参照画像メモリ５１から入力される参照画像の画素値が所定の画素数（被検査画像または参照画像の画素数よりも多い画素数）だけ遅延されて位置補正部５２に出力され、遅延回路５４２では撮像部３から入力される被検査画像の画素値が、遅延回路５４１による遅延量よりも多い画素数だけ遅延されて欠陥検出部５３に出力される。なお、欠陥検出装置１では被検査画像を記憶するメモリが設けられ、メモリから読み出された被検査画像の画素値が位置ずれ量取得部６および遅延回路５４２に順次入力されてもよい。

図２は、位置ずれ量取得部６の構成を示す図である。位置ずれ量取得部６は、被検査画像および参照画像にローパスフィルタを作用させるフィルタ回路６１、フィルタ回路６１による処理後の被検査画像および参照画像の各画素の画素値を後述する増分符号化手法にて変換した値（以下、「変換値」という。）に置き換える符号化回路６２、および、被検査画像および参照画像の各画素の変換値が入力されるずれ量算出部６０を有し、ずれ量算出部６０は、２つの値の比較結果を加算する複数の比較加算回路を配列して有する比較加算回路マトリクス６３（二次元展開回路とも呼ばれる。）、および、比較加算回路マトリクス６３からの出力に基づいて被検査画像と参照画像との間の位置ずれ量を決定するずれ量決定回路６４を有する。図２では符号化回路６２から出力される参照画像の各画素の変換値および被検査画像の対応する画素の変換値をそれぞれ符号ｂ１，ｂ２を付して示している。

また、位置ずれ量取得部６は、被検査画像および参照画像の画素の間引き数に係るダウンサンプリングサイズＤＳＳを示す信号がコンピュータ４からそれぞれ入力される加算器選択回路６５および加算タイミング選択回路６６をさらに有する。ここで、ＤＳＳとは被検査画像および参照画像の画素のうち位置ずれ量取得部６における処理の対象として設定される画素の間隔のことである。加算器選択回路６５はＤＳＳに基づいて比較加算回路マトリクス６３の複数の比較加算回路のうち能動化する比較加算回路を選択する加算回路イネーブル信号ＡＥＮＡを生成し、加算タイミング選択回路６６は選択された比較加算回路を実際に能動化する画像イネーブル信号ＩＥＮＡを生成する。

図３は、ずれ量算出部６０の構成を示す図である。図３に示す比較加算回路マトリクス６３は、符号化回路６２から参照画像の変換値ｂ１が順次入力されるラインバッファ６３２ａ、および、所定の２つの行方向および列方向に関してｓ行ｓ列に配列された複数の比較加算回路６３１を有する。

行方向に並ぶ比較加算回路６３１の列においてラインバッファ６３２ａ側の先頭の比較加算回路６３１には、その行番号に応じて遅延された変換値ｂ１がラインバッファ６３２ａから入力される。すなわち、参照画像の一の注目画素の変換値ｂ１が最上段の行（第１行）の先頭の比較加算回路６３１ａに入力される際には、次の行（第２行）の先頭の比較加算回路６３１には参照画像において注目画素より１ライン分だけ先行して入力された画素の変換値ｂ１が入力され、再下段の行（第ｓ行）の先頭の比較加算回路６３１には注目画素より（ｓ−１）ライン分だけ先行して入力された画素の変換値ｂ１が入力される。

行方向に並ぶ複数の比較加算回路６３１のそれぞれでは、ラインバッファ６３２ａ側の比較加算回路６３１またはラインバッファ６３２ａから一の変換値ｂ１が入力されると、次のクロックのパルスに応じてラインバッファ６３２ａとは反対側に（すなわち、下流側に）隣接する比較加算回路６３１へとこの変換値ｂ１を出力する（ただし、下流側に隣接する比較加算回路６３１が存在する場合に限る。）。したがって、比較加算回路マトリクス６３全体では、参照画像の一部の領域に含まれる各画素の変換値ｂ１が同時に対応する比較加算回路６３１に入力されることとなる。

比較加算回路マトリクス６３は、さらに、符号化回路６２から被検査画像の各画素の変換値ｂ２が順次入力されるラインバッファ６３２ｂを有する。ラインバッファ６３２ｂでは、比較加算回路６３１の配列における中央の位置（以下、「基準位置」という。）の比較加算回路６３１に入力される変換値ｂ１の画素に対応する被検査画像の画素の変換値ｂ２を各比較加算回路６３１に同時に出力する。言い換えると、被検査画像の一の画素の変換値ｂ２が各比較加算回路６３１に入力される際には、一の画素に対応する参照画像の画素およびその周囲の複数の画素の変換値ｂ１が比較加算回路６３１にそれぞれ入力されることとなる。なお、後述するように変換値ｂ１，ｂ２は、それぞれ２ビットの値である。

図４は１つの比較加算回路６３１の構成を示す図である。比較加算回路６３１は、順次入力される被検査画像の各画素の変換値ｂ２と参照画像の対応する画素またはその周囲の画素の変換値ｂ１との比較結果を示す値を出力する比較回路（コンパレータ）６３３、比較回路６３３から出力される値を加算する加算回路６３４、並びに、加算回路イネーブル信号ＡＥＮＡおよび画像イネーブル信号ＩＥＮＡが入力されるＡＮＤ回路６３５を有する。ＡＮＤ回路６３５では、例えばＡＥＮＡおよびＩＥＮＡが共に加算回路６３４を能動化すべきことを示す値「１」である場合にイネーブル信号ＥＮＡを加算回路６３４に出力する。加算回路６３４はＥＮＡが１とされる毎に能動化されて比較回路６３３からの値を順次加算し、その後、加算結果を図３のずれ量決定回路６４に出力する。

図５は欠陥検出装置１が基板９上の欠陥を検出する処理の流れを示す図である。図１の欠陥検出装置１では、例えば、検査対象となる基板９と同じパターンが形成された基板である参照基板を撮像部３により撮像することにより参照画像が取得され、参照画像メモリ５１に記憶されて準備される（ステップＳ１１）。なお、参照画像は基板９上に形成されるパターンの設計データ等から生成されてもよく、基板９上の別の箇所を撮像して取得されてもよい。続いて、基板９がステージ２上に載置され、ステージ駆動部２１により基板９上の検査領域が撮像部３による撮像位置に合わせられて被検査画像が取得される（ステップＳ１２）。なお、既述のように実際には被検査画像の画素値が位置ずれ量取得部６に順次入力され、後述する演算処理が並行して行われる。

図６は参照画像７１および被検査画像７２の一例を示す図であり、図６では参照画像７１および被検査画像７２の一部を上下に並べて図示している。参照画像７１には２つの矩形パターン７１１，７１２が含まれており、被検査画像７２にも参照画像７１の矩形パターン７１１，７１２とそれぞれほぼ同じ大きさの矩形パターン７２１，７２２が含まれている。

図６に示すように、参照画像７１中の矩形パターン７１１に対して被検査画像７２中の矩形パターン７２１の位置が（＋Ｘ）方向に距離ｄ１だけずれており、参照画像７１中の矩形パターン７１２に対して被検査画像７２中の矩形パターン７２２の位置は、（＋Ｘ）方向に距離（ｄ１＋ｄ２）だけずれている。すなわち、図６の参照画像７１と被検査画像７２との間には、例えば被検査画像７２を取得する際におけるステージ駆動部２１の位置決め精度に起因する全体的な位置ずれが距離ｄ１だけ生じており、矩形パターン７１２と矩形パターン７２２との間には、例えば基板９上にパターンを形成する際に利用されるフォトマスクの伸縮や電子ビームを利用したパターン描画装置における描画対象のチャージアップによる電子ビームのずれ等に起因する局所的な位置ずれが距離ｄ２だけさらに生じている。なお、一般的には、全体的な位置ずれは局所的な位置ずれよりも大きい。

図１の欠陥検出装置１では、撮像部３から被検査画像７２の各画素値が順次出力され、参照画像メモリ５１から参照画像７１の対応する画素値が出力され、位置ずれ量取得部６により、参照画像７１と被検査画像７２との間の全体的な位置ずれ量（上記説明における距離ｄ１に相当する位置ずれ量）が求められる（ステップＳ１３）。

図７は被検査画像７２における検査の有効領域７２３を示す図である。ここで、位置ずれ量取得部６において想定される参照画像７１と被検査画像７２との間の全体的な最大位置ずれ量はＸ方向およびＹ方向に関してｎ画素（ｎは正の整数）とされ、この場合、図７に示す被検査画像７２では外縁からｎ画素だけ内側の部分が、検査の有効領域７２３とされる。なお、位置ずれ量を求める処理については欠陥検出処理の全体説明の終了後に詳述する。

位置ずれ量取得部６において位置ずれ量が取得されると、図１の遅延回路５４１から遅延された参照画像７１の画素値が位置補正部５２へと順次入力される。位置補正部５２は、例えば、図３に示す比較加算回路マトリクス６３における複数の比較加算回路６３１がそれぞれが１つの画素値を１画素分遅延する複数のシフトレジスタに置き換えられた回路を有しており（ただし、被検査画像７２の画素値は入力されず、シフトレジスタの数は（２ｎ＋１）×（２ｎ＋１）とされる。）、複数のシフトレジスタのうち取得された位置ずれ量に対応する位置のシフトレジスタからの画素値が選択されて欠陥検出部５３へと出力される。

一方、遅延回路５４２では位置補正部５２の基準位置に位置するシフトレジスタから出力される参照画像７１の画素値に合わせて遅延して被検査画像７２の画素値を欠陥検出部５３に入力する。したがって、欠陥検出部５３には、順次入力される被検査画像７２の画素値に対して取得された位置ずれ量だけずれた位置の参照画像７１の画素値が入力されることとなる。このようにして、位置補正部５２では被検査画像７２に対して参照画像７１の位置が実質的に合わせられて、参照画像７１と被検査画像７２との間の全体的な位置ずれが補正される（ステップＳ１４）。このとき、シフトレジスタの数は（（２ｎ＋１）×（２ｎ＋１））とされるため、位置補正部５２における位置合わせ可能な範囲はＸ方向およびＹ方向に±ｎ画素内となる。なお、位置補正部５２における両画像７１，７２の位置ずれの補正は、上記の例のように画素値の遅延量を調整する以外に、例えば、参照画像メモリ５１から欠陥検出部５３に画素値が直接出力されるようにしておき、参照画像メモリ５１から読み出すアドレスを調整することにより実現されてもよい。

続いて、欠陥検出部５３では、位置補正後の参照画像７１の一部の領域（以下、「局所領域」という。）を、被検査画像７２上の対応する位置から２次元的に移動しつつ局所領域に含まれる画素値と被検査画像７２の対応する画素値とを比較することにより、被検査画像７２中の欠陥が局所的に検出される（ステップＳ１５）。欠陥検出の手法としては、例えば、上述の特許文献３に記載された手法が利用される。これにより、より適切に欠陥を検出することができる。

具体的には、まず、被検査画像７２を分割して得られる同じ大きさの複数の局所領域が設定される。続いて、位置補正後の参照画像７１において被検査画像７２の一の局所領域に対応する局所領域をＸ方向およびＹ方向に移動し、複数の位置（そのままの位置を含む）への移動後の参照画像７１の局所領域と被検査画像７２との差分絶対値画像を求めることにより複数の差分絶対値画像が取得される。このとき、参照画像７１の局所領域が位置補正後の位置から移動する際の最大移動距離は、位置ずれ量取得部６において想定される最大位置ずれ量ｎよりも小さく設定される。

続いて、各差分絶対値画像に対して膨張処理が施され、各画素位置における複数の差分絶対値画像の画素値の最小値を画素値として有する最小値画像が欠陥検出結果として生成される。その際、欠陥検出部５３では被検査画像７２の有効領域７２３に含まれる画素値のみが欠陥検出に有効な画素値として取り扱われる。なお、必要に応じて、最小値画像が所定のしきい値にて２値化されて欠陥部分と非欠陥（正常）部分とが明確に区別されてもよい。

欠陥検出部５３では、複数の局所領域のそれぞれに対して上記処理が繰り返される。これにより、図６に示す被検査画像７２のように参照画像７１に対して全体的な位置ずれに加えて局所的な位置ずれが生じている場合であっても、被検査画像７２の全体に対して適切にかつ効率よく欠陥が検出される。すなわち、仮に、全体的な位置補正を行うことなく欠陥検出部５３にて欠陥を検出する場合、被検査画像７２に対して参照画像７１を移動させる範囲を広くする必要が生じ、多値の画素値を保存するハードウェアリソースが非常に大きくなってしまう。これに対し、欠陥検出装置１では全体的な位置合わせが予め行われるため、参照画像７１を移動させる範囲を大幅に縮小することができ、少ないハードウェアリソースにて効率よく欠陥を検出することが実現される。特に、欠陥検出部５３における参照画像７１の最大移動距離を位置ずれ量取得部６において想定される最大位置ずれ量よりも小さくすることにより、欠陥検出の処理をさらに効率よく行うことができる。

欠陥検出結果はコンピュータ４に出力されてコンピュータ４の記憶部に記憶され、必要に応じて表示部に表示される。なお、位置補正後の参照画像７１を分割することにより複数の局所領域が設定され、各局所領域を被検査画像７２の対応する位置からＸ方向およびＹ方向に揺すらせつつ比較して局所的な欠陥検出が行われてもよい。

また、欠陥検出部５３における局所的な欠陥検出の他の手法として、上述の特許文献２における２値の被検査画像および２値の参照画像に対する欠陥検出手法を多値画像に応用したものが採用されてもよい。具体的には、まず、位置補正後の参照画像の一の局所領域を被検査画像に対してＸ方向およびＹ方向に移動し、各位置（そのままの位置を含む）への移動後の参照画像の局所領域と被検査画像との差分絶対値画像を求めることにより複数の差分絶対値画像を取得する。そして、いずれかの差分絶対値画像から欠陥が検出されなかった場合に（例えば、差分絶対値画像を２値化した場合にいずれかの２値画像が画素値が１の所定の大きさの領域を有さない場合に）、参照画像のこの局所領域に対応する被検査画像の局所領域が欠陥を含まないと判定される。

以上のように、図１の欠陥検出装置１では、位置ずれ量に基づいて位置補正部５２により位置ずれが補正された被検査画像７２および参照画像７１において、一の画像の局所領域を他の画像の対応する位置から揺すらせつつ局所領域と他の画像とを比較することにより被検査画像７２中の欠陥が局所的に検出される。このとき、欠陥検出装置１では全体的な位置ずれが予め補正されることにより局所領域の最大移動距離を小さくすることができるため、局所的な位置ずれを考慮した基板９上の欠陥検出を効率よく行うことができる。

次に、図５のステップＳ１３における位置ずれ量を求める処理について説明する。図８は位置ずれ量を求める処理の流れを示す図である。欠陥検出装置１では、欠陥検出処理を開始する前にダウンサンプリングサイズＤＳＳがコンピュータ４から図２の位置ずれ量取得部６に予め入力され、位置ずれ量取得部６における処理対象の画素が特定される。以下、位置ずれ量を求める処理の基本的な例としてＤＳＳが１の場合について最初に説明し、その後、ＤＳＳが１以外の場合について説明する。

図９はＤＳＳが１の場合の被検査画像７２中の画素を示す図であり、処理対象の画素を平行斜線を付して図示している。また、図９では有効領域７２３のコーナー部分を示している。図９に示すように、ＤＳＳが１の場合には全ての画素が処理対象の画素として設定される。

ＤＳＳが１として設定された図２の位置ずれ量取得部６に参照画像７１および被検査画像７２の各画素値が入力されると、フィルタ回路６１は実質的に参照画像７１および被検査画像７２に対して平均値フィルタ等のローパスフィルタを作用させ、処理後の参照画像７１の画素値および被検査画像７２の画素値が符号化回路６２へと順次出力される（ステップＳ２１）。

図１０は符号化回路６２において変換値を算出する際に利用される画素の位置を説明するための図である。符号化回路６２では、参照画像７１および被検査画像７２の各画素について周囲の画素値を利用して変換値が算出され、画素値が変換値に置き換えられる。例えば、図１０において符号７３を付して示す画素が処理される際には、画素７３に対して互いに垂直な２つの画素配列方向（すなわち、Ｘ方向およびＹ方向）および２つの画素配列方向に対して傾斜した方向にそれぞれ隣接する３つの画素７３１の画素値を用いて変換値が算出される。より具体的には、参照画像７１の変換値ｂ１（ｘ，ｙ）は参照画像７１の画素値ｇ１（ｘ，ｙ）を用いて数１により求められ、同様に被検査画像７２の変換値ｂ２（ｘ，ｙ）は被検査画像７２の画素値ｇ２（ｘ，ｙ）を用いて数２により求められる。なお、数１および数２において、ｘはＸ方向の位置を示し、ｙはＹ方向の位置を示す。また、（？１：０）は直前の不等式が真である場合に１を返し、偽である場合には０を返すことを表している。

符号化回路６２では数１および数２に従って演算を行うことにより、多階調の参照画像７１および多階調の被検査画像７２の各画素の画素値ｇ１（ｘ，ｙ），ｇ２（ｘ，ｙ）を、異なる方向に隣接する複数の画素の画素値ｇ１（ｘ＋ｉ，ｙ＋ｊ），ｇ２（ｘ＋ｉ，ｙ＋ｊ）（ただし、ｉ，ｊは０または１）との大小関係を示す符号から導かれる変換値ｂ１（ｘ，ｙ），ｂ２（ｘ，ｙ）（２次元的な増分を符号化した値）に置き換える処理が行われ、２次元的な増分符号化がなされた画像として実質的に新たな参照画像および新たな被検査画像が生成される（ステップＳ２２）。このとき、変換値ｂ１，ｂ２は１〜４の値であり、位置ずれ量取得部６では２ビットデータとして取り扱われる。なお、実際には数１および数２におけるｉ，ｊが共に０である場合の演算は行われずに、変換値ｂ１，ｂ２が０〜３の値として出力される。

２ビットの変換値ｂ１，ｂ２は図３の比較加算回路マトリクス６３へと順次出力され、複数の比較加算回路６３１には、被検査画像７２の一の位置（以下、「注目位置」という。）の画素の変換値ｂ２が入力されると同時に、参照画像７１の注目位置の周囲（注目位置を含む。）の複数の画素の変換値ｂ１もそれぞれ入力される。そして、図４に示す比較回路６３３において、被検査画像７２の注目位置の画素の変換値ｂ２と参照画像７１の注目位置の周囲の一の画素の変換値ｂ１とが比較され、変換値ｂ１，ｂ２の双方の値が一致する場合には比較結果として、例えば「１」が加算回路６３４に出力され、一致しない場合には「０」が出力される。

加算器選択回路６５ではダウンサンプリングサイズＤＳＳが１とされるため、全ての加算回路６３４を能動化するための加算回路イネーブル信号ＡＥＮＡが生成され、加算タイミング選択回路６６では変換値ｂ１，ｂ２が比較加算回路マトリクス６３に入力される毎に加算回路６３４を能動化する１ビットの画像イネーブル信号ＩＥＮＡが生成される。これにより、変換値ｂ１，ｂ２が入力される毎にＡＮＤ回路６３５から加算回路６３４を能動化するイネーブル信号ＥＮＡが出力され、全ての加算回路６３４において対応する比較回路６３３から出力される値が加算される。なお、正確には、被検査画像７２の有効領域７２３に含まれない画素の変換値ｂ２に係る比較結果が入力される際には、全ての加算回路６３４が能動化されず、加算は行われない。

比較加算回路マトリクス６３では、参照画像７１および被検査画像７２の全ての画素の変換値ｂ１，ｂ２が順次入力され、変換値ｂ１，ｂ２の比較および比較結果を示す値の加算が繰り返される。このとき、比較回路６３３から出力される比較結果の値が１ビットであるため、例えば、被検査画像７２の有効領域７２３に（１０２４×１０２４）個の画素が含まれる場合には、加算回路６３４に必要なレジスタのビット数は２０ビット（２^１０×２^１０×２^０＝２^２０）となる。

参照画像７１および被検査画像７２の全ての画素の変換値ｂ１，ｂ２の入力が完了すると、最終的な加算結果を示す値（以下、「加算値」という。）は図３のずれ量決定回路６４に出力されて複数の加算値のうちの最大値が検出され、最大値を出力した比較加算回路６３１が特定される。比較加算回路６３１の配列の行方向および列方向はそれぞれＸ方向およびＹ方向に対応しており（回路は、実際に幾何学的に行方向および列方向に配列されるとは限らない）、基準位置は位置ずれ量が０の位置であるため、ずれ量決定回路６４では特定された比較加算回路６３１の基準位置に対するＸ方向およびＹ方向の相対位置を被検査画像７２に対する参照画像７１の位置ずれ量として決定する（ステップＳ２３）。そして、求められた位置ずれ量は位置補正部５２に入力され、被検査画像７２および参照画像７１の位置ずれの補正に利用される。

なお、各加算回路６３４では単なる加算値が参照画像７１と被検査画像７２との（または、これらを符号化した画像の）相関値として求められるのではなく、例えば、入力される比較結果を示す正規化された値が算出されてもよい。具体的には、加算回路６３４において数３に示す演算が行われて参照画像７１および被検査画像７２の画素数に依存しない濃淡の変化の相関値Ｒｉｓｃが算出されてもよい。この場合も、相関値が最大となる比較加算回路６３１の位置に基づいて位置ずれ量が決定される。なお、数３では有効領域７２３に（Ｎ×Ｎ）個の画素が含まれているものとしている。また、（？１：０）は直前の不等式が真である場合に１を返し、偽である場合には０を返すことを表している。

このように、専用の電気回路である位置ずれ量取得部６では、符号化回路６２により新たな被検査画像および新たな参照画像が生成され、ずれ量算出部６０（比較加算回路マトリクス６３およびずれ量決定回路６４）により新たな被検査画像に対して新たな参照画像を相対的に移動して実質的に新たな被検査画像と新たな参照画像との間の相関が最大となる時の新たな被検査画像と新たな参照画像との間のずれ量が位置ずれ量として求められる。これにより、適切な位置ずれ量を高速に求めることができる。なお、比較回路６３３において変換値ｂ１，ｂ２の双方の値が一致する場合には「０」が出力され、一致しない場合には「１」が出力されることにより、加算回路６３４による加算値が相違を示す値として出力され、新たな被検査画像と新たな参照画像との間の相違が最小となる時の位置ずれ量がずれ量決定回路６４により決定されてもよい。

次に、ＤＳＳが１以外の例として、ＤＳＳが２である場合について説明する。図１１はＤＳＳが２の場合の被検査画像７２中の画素を示す図であり、処理対象の画素を平行斜線を付して図示している。図１１に示すように、ＤＳＳが２の場合にはＸ方向およびＹ方向に関して１画素おきに処理対象の画素（以下、「対象画素」という。）が設定される。

位置ずれ量取得部６では、ＤＳＳが１の場合と同様に、フィルタ回路６１にて参照画像７１および被検査画像７２に対してローパスフィルタを作用させ、処理後の参照画像７１の画素値および被検査画像７２の画素値が符号化回路６２へと順次入力される（図８：ステップＳ２１）。

符号化回路６２では、例えば、図１０において画素７３の画素値が処理される際には、参照画像７１および被検査画像７２の画素７３の画素値が、Ｘ方向およびＹ方向並びにこれらの方向に対して傾斜した方向に関してそれぞれ１画素分だけ離れて隣接する３つの画素７３２の画素値との大小関係を示す符号から導かれる変換値ｂ１，ｂ２に置き換えられて比較加算回路マトリクス６３に出力される（ステップＳ２２）。各比較回路６３３では、被検査画像７２の一の位置（注目位置）の画素の変換値ｂ２と参照画像７１の注目位置の周囲のいずれかの画素の変換値ｂ１とが比較され、比較結果を示す値が加算回路６３４に出力される。

図１２は比較加算回路マトリクス６３において能動化される加算回路６３４を概念的に示す図であり、想定される最大位置ずれ量が２である比較加算回路マトリクス６３においてＤＳＳが２とされた場合を示している。図１２に示すように、加算器選択回路６５では参照画像７１の複数の画素のうちＤＳＳに基づいて設定された間隔で存在する対象画素に対応する加算回路６３４のみを実質的に能動化するための加算回路イネーブル信号ＡＥＮＡが生成される。具体的には、参照画像７１の対象画素に対応する比較加算回路６３１にはＥＮＡＢＬＥを示すＡＥＮＡが入力され、他の比較加算回路６３１にはＤＩＳＡＢＬＥを示すＡＥＮＡが入力される。

また、加算タイミング選択回路６６（図２参照）から画像イネーブル信号ＩＥＮＡが各比較加算回路６３１に順次入力され、被検査画像７２中の対象画素の変換値ｂ２が注目位置の画素の変換値として入力される際には加算器選択回路６５により選択された加算回路６３４が能動化され、被検査画像７２中の対象画素以外の画素の変換値が入力される際には全ての加算回路６３４が能動化されない。これにより、被検査画像７２の一の位置の対象画素の変換値と、参照画像７１の一の位置の周囲の複数の対象画素の変換値との比較結果を示す値のみが加算回路６３４において加算される。

そして、参照画像７１および被検査画像７２の全ての画素の変換値が比較加算回路マトリクス６３に入力された後、ずれ量決定回路６４では複数の加算回路６３４からそれぞれ入力される複数の加算値のうちの最大値を出力した加算回路６３４が特定される。これにより、実質的に縮小（すなわち、リサイズ）された新たな被検査画像および新たな参照画像に基づいて、ずれ量算出部６０により被検査画像と参照画像との間の位置ずれ量が決定される（ステップＳ２３）。

図１３．Ａおよび図１３．Ｂは、それぞれＤＳＳが３および４の場合の被検査画像７２中の画素を示す図であり、処理対象の画素を平行斜線を付して図示している。ＤＳＳが３の場合には図１３．Ａに示すようにＸ方向およびＹ方向に２画素おきに対象画素が設定され、図１０中の画素７３の変換値が算出される際には符号７３３を付す３つの画素の画素値が用いられる。また、ＤＳＳが４の場合には図１３．Ｂに示すようにＸ方向およびＹ方向に３画素おきに対象画素が設定され、図１０中の画素７３の変換値が算出される際には符号７３４を付す３つの画素の画素値が用いられる。そして、ＤＳＳに基づいてＡＥＮＡ、ＩＥＮＡが生成され、対象画素の変換値のみに基づく加算値が算出され、位置ずれ量が特定される。

以上のように、図２の位置ずれ量取得部６では、被検査画像７２の一の位置の画素の値と参照画像７１の対応する位置の周囲の複数の画素の値との比較結果をそれぞれ出力する複数の比較回路６３３が設けられ、複数の比較回路６３３に複数の加算回路６３４がそれぞれ接続される。そして、ダウンサンプリングサイズＤＳＳに基づいて選択された加算回路６３４が能動化されて比較結果が加算され、加算値に基づいて位置ずれ量が求められる。これにより、画像を縮小する回路を別途設けることなくダウンサンプリングサイズＤＳＳを変更して比較加算回路マトリクス６３のサイズを自在に変更することができ、被検査画像７２および参照画像７１中に粗密の激しいパターンやノイズを多く含む場合であっても、実質的に被検査画像７２および参照画像７１を任意に縮小して適切な位置ずれ量を容易に取得することが実現される。

また、位置ずれ量取得部６では、被検査画像７２および参照画像７１の各画素の画素値が、異なる方向に隣接する複数の画素の値との大小関係を示す符号から導かれる２ビットの値に置き換えられることにより、位置ずれ量を求める際の演算量が削減されるとともに、ラインバッファおよびシフトレジスタを有する比較加算回路マトリクス６３やずれ量決定回路６４を簡素化してハードウェアリソースを削減することもできる。

なお、上述の非特許文献１では、画像中の一方向における画素値の増減の符号に着目して画像を照合する手法（増分符号相関法）が記載されているが、この手法では１次元での画素値の変化のみが考慮されているだけであり、被検査画像と参照画像との間の一致の度合いを精度よく求めることができない可能性がある。これに対して、符号化回路６２では被検査画像７２および参照画像７１の各画素の値が、異なる方向に隣接する複数の画素の画素値を用いて変換値に置き換えられて加算値（すなわち、相関値）が算出されるため、被検査画像７２と参照画像７１との間の適切な位置ずれ量を容易に求めることができる。その結果、欠陥検出装置１では被検査画像７２中の欠陥を効率よく検出することができる。

図１４は、本発明の第２の実施の形態に係る欠陥検出装置１ａの構成を示す図である。図１４の欠陥検出装置１ａでは、第１の実施の形態に係る欠陥検出装置１に対して位置ずれ量取得部６ａ、遅延回路５４１ａ，５４２ａ、および、位置補正部５２ａが付加される。

例えば、位置ずれ量取得部６（図２参照）におけるダウンサンプリングサイズＤＳＳが２以上とされ、実質的に被検査画像７２および参照画像７１を縮小して画素数を減少させる（すなわち、解像度を粗くする）ことにより、Ｘ方向およびＹ方向に関してＤＳＳに応じて間引かれた画素数分の誤差を含む位置ずれ量が取得され（図５：ステップＳ１３）、この位置ずれ量に基づいて位置補正部５２にて被検査画像７２および参照画像７１の位置ずれが補正される（ステップＳ１４）。これにより、被検査画像７２および参照画像７１が粗いパターンと細かいパターンとが複雑に混ざったパターンである場合には、フィルタ回路６１による処理後の被検査画像７２および参照画像７１において、粗いパターンに基づいて全体的なおよその位置合わせが行われる。

続いて、位置ずれ量取得部６ａでは、ＤＳＳが１とされることにより位置補正後の被検査画像７２と参照画像７１とに基づいてより正確な位置ずれ量が求められる（ステップＳ１３）。このとき、位置ずれ量取得部６ａでは、位置ずれ量取得部６にてＸ方向およびＹ方向に間引かれた画素数が最大位置ずれ量とされる。したがって、およその位置合わせ後の誤差範囲において、全ての画素の値に基づいてより正確な位置ずれ量が取得される。位置補正部５２ａでは、入力される位置ずれ量に基づいて被検査画像７２に対して参照画像７１の位置が合わせられ、より正確に位置ずれが補正された被検査画像７２および参照画像７１を局所的に比較することにより、欠陥検出部５３において被検査画像７２中の欠陥が検出される。このように、欠陥検出装置１ａでは位置ずれ量を求めて位置ずれを補正する処理が実質的に２階層化される。

以上のように、欠陥検出装置１ａでは階層化を用いてよりロバストなパターンマッチングを実現することができるとともに、被検査画像７２と参照画像７１との間の適切な位置ずれ量を容易に求めて両画像７１，７２の位置ずれを補正することができる。なお、後段の位置ずれ量取得部６ａにおけるＤＳＳが１よりも大きくても（すなわち、最下層での処理を行わなくても）、欠陥検出部５３における局所領域の最大移動距離を考慮すれば、欠陥検出装置１ａでは精度よく欠陥を検出することが可能である。

上記の欠陥検出装置では符号化回路６２が省略されて比較加算回路マトリクス６３の各比較加算回路６３１に被検査画像７２および参照画像７１の画素値が直接入力されてもよい。この場合は、画像照合の手法として一般的に知られている残差検定法（Similarity detection algorithm）が採用されることが回路設計上好ましい。

図１５は残差検定法が採用される場合の比較加算回路６３１ｂの構成を示す図である。図１５の比較加算回路６３１ｂでは図４の比較加算回路６３１における比較回路６３３に代えて差分絶対値算出回路６３６が設けられ、差分絶対値算出回路６３６には被検査画像７２および参照画像７１の画素値が入力される。なお、図１５ではＡＮＤ回路６３５の図示を省略している。差分絶対値算出回路６３６では入力される被検査画像７２の画素値と参照画像７１の画素値との差分絶対値が算出され、加算回路６３４では差分絶対値が加算される。そして、被検査画像７２の全ての画素値が処理されると、複数の加算回路６３４からずれ量決定回路６４に複数の加算値が入力され、加算値が最小となる加算回路６３４（すなわち、差分残差が最小となる位置）が特定されてその位置に基づいて位置ずれ量が決定される。

このように、位置ずれ量取得部では被検査画像７２の一の位置の画素値と参照画像７１の対応する位置の周囲の画素値との比較結果を出力するものであれば、様々な比較回路を利用することが可能である。

以上、本発明の実施の形態について説明してきたが、本発明は上記実施の形態に限定されるものではなく、様々な変形が可能である。

上記実施の形態では、位置ずれ量に基づいて被検査画像７２に対して参照画像７１の位置が合わせられるが、参照画像７１に対して被検査画像７２の位置が合わせられてもよい。すなわち、位置補正部５２，５２ａでは被検査画像７２に対して参照画像７１の位置が相対的に合わせられる。

また、符号化回路６２では隣接する１または２の画素の画素値を用いて一の画素の変換値が算出されてもよい。特に、幾何学的なパターンの検査が行われる場合には、互いに垂直な２方向に隣接する２つの画素の画素値を用いて変換値を算出するだけでも十分に位置合わせを行うことができる。すなわち、被検査画像７２および参照画像７１の各画素に対して隣接する少なくとも１つの画素の画素値を用いて変換値が算出されることにより、位置ずれ量を求める際の演算量を削減して演算回路の簡素化を図ることができる。

上記実施の形態では、各比較回路６３３に対して被検査画像７２の一の画素の値が入力される際には、一の画素に対応する参照画像７１の画素およびその周囲の複数の画素の値のいずれかが同時に入力されるが、各比較回路６３３には参照画像７１の一の画素の値と一の画素に対応する被検査画像７２の画素およびその周囲の複数の画素のいずれかの値とが同時に入力されてもよい。

欠陥検出部５３では、被検査画像７２中の欠陥が必ずしも局所的に検出される必要はなく、全体的に検出されてもよい。

欠陥検出装置における欠陥検出の対象物は半導体基板に限定されず、例えばプリント配線基板、フォトマスク、あるいは、リードフレーム等であってもよい。また、位置ずれ量取得部は、例えば、基板処理装置における基板の位置決め等、欠陥検出以外の他の用途に利用することも可能である。

第１の実施の形態に係る欠陥検出装置の構成を示す図である。位置ずれ量取得部の構成を示す図である。ずれ量算出部の構成を示す図である。比較加算回路の構成を示す図である。基板上の欠陥を検出する処理の流れを示す図である。参照画像および被検査画像の一例を示す図である。被検査画像における検査の有効領域を示す図である。位置ずれ量を求める処理の流れを示す図である。ＤＳＳが１の場合の被検査画像中の処理対象の画素を示す図である。変換値を算出する際に利用される画素の位置を説明するための図である。ＤＳＳが２の場合の被検査画像中の処理対象の画素を示す図である。能動化される加算回路を概念的に示す図である。ＤＳＳが３の場合の被検査画像中の処理対象の画素を示す図である。ＤＳＳが４の場合の被検査画像中の処理対象の画素を示す図である。第２の実施の形態に係る欠陥検出装置の構成を示す図である。比較加算回路の構成を示す図である。

符号の説明

１，１ａ欠陥検出装置
３撮像部
６，６ａ位置ずれ量取得部
９基板
５２，５２ａ位置補正部
５３欠陥検出部
６１フィルタ回路
６２符号化回路
６４ずれ量決定回路
６５加算器選択回路
６６加算タイミング選択回路
６３３比較回路
６３４加算回路
６３６差分絶対値算出回路
７１参照画像
７２被検査画像

Claims

第１画像と第２画像との間の相対的な位置ずれ量を求める位置ずれ量取得装置であって、
第１画像の一の位置の画素の値と第２画像の前記一の位置の周囲の複数の画素の値との比較結果をそれぞれ出力する複数の比較回路と、
前記複数の比較回路から出力される値をそれぞれ加算する複数の加算回路と、
前記複数の画素のうち設定された間隔で存在するものに対応する加算回路のみを実質的に能動化する信号を生成する加算器選択回路と、
前記第１画像中に前記設定された間隔で存在する画素の値が、前記一の位置の画素の値として入力される際に前記加算器選択回路により選択された加算回路を能動化する加算タイミング選択回路と、
前記複数の加算回路からの出力に基づいて前記第１画像と前記第２画像との間の位置ずれ量を決定するずれ量決定回路と、
を備えることを特徴とする位置ずれ量取得装置。
請求項１に記載の位置ずれ量取得装置であって、
前記第１画像および前記第２画像にローパスフィルタを作用させるフィルタ回路をさらに備えることを特徴とする位置ずれ量取得装置。
請求項１または２に記載の位置ずれ量取得装置であって、前記第１画像および前記第２画像が多階調画像であり、
前記第１画像および前記第２画像の各画素の値を、前記複数の比較回路に入力される前に、隣接する少なくとも１つの画素の値との大小関係を示す符号から導かれる値に置き換える符号化回路をさらに備えることを特徴とする位置ずれ量取得装置。
対象物上の欠陥を検出する欠陥検出装置であって、
対象物を撮像して被検査画像を取得する撮像部と、
前記被検査画像が前記第１画像および前記第２画像のいずれか一方の画像として入力され、参照画像が他方の画像として入力される請求項１ないし３のいずれかに記載の位置ずれ量取得装置と、
前記位置ずれ量取得装置にて求められた位置ずれ量に基づいて前記被検査画像に対して前記参照画像の位置を相対的に合わせる位置補正部と、
位置補正後の前記被検査画像と前記参照画像とを比較することにより、前記被検査画像中の欠陥を検出する欠陥検出部と、
を備えることを特徴とする欠陥検出装置。