JP2005267580A

JP2005267580A - 同期シリアル通信の異常チェック方法

Info

Publication number: JP2005267580A
Application number: JP2004083222A
Authority: JP
Inventors: Makoto Shimizu; 誠清水
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2004-03-22
Filing date: 2004-03-22
Publication date: 2005-09-29

Abstract

【課題】パリティチェックでは検出できない異常を判断して、クロック同期で行うシリアル通信の確実性を向上させる同期シリアル通信の異常チェック方法を提供すること。
【解決手段】カスタムIC５は、CPU２から得るCLK信号から同期させるクロック数をカウントし、本来受信するビット数より多いと判断した場合、もしくは少ないと判断した場合には異常と判断した。
【選択図】図１

Description

本発明は、CPUとCPU以外の装置間で行われる同期シリアル通信の異常チェック方法の技術分野に属する。

従来では、CPUとそのCPU以外の装置間で行われる通信の異常検出方法として、データの合計が偶数か奇数かを計算し、その情報をビットのオン・オフ（パリティービットと呼ぶ）で受信側に送信し、受信側は、データの合計を計算し、パリティービットと一致するかどうかを判断し、違った場合に通信異常と判断する（例えば、特許文献１参照。）。
特開平６−１６８１４７号公報（第２−４頁、全図）

しかしながら、従来の同期シリアル通信の異常チェック方法にあってパリティチェックは、送受信するデータの合計が偶数か奇数かを判断しているため、CS（チップセレクト）やクロックなどに外乱ノイズが発生し通信情報が間違って送信された場合でも、ノイズが入る前のパリティビットとノイズが発生して間違った通信情報のパリティビットが同じになってしまう可能性があり、パリティチェックでは異常を検出できずに誤った情報を受信してしまう。

本発明は、上記問題点に着目してなされたもので、その目的とするところは、パリティチェックでは検出できない異常を判断して、クロック同期で行うシリアル通信の確実性を向上させる同期シリアル通信の異常チェック方法を提供することにある。

上記目的を達成するため、本発明では、クロック同期を行うシリアル通信の異常チェック方法において、同期させるクロック数をカウントする手段を備え、本来受信するビット数より多いと判断した場合、もしくは少ないと判断した場合には異常と判断することを特徴とする。

よって、本発明にあっては、パリティチェックでは、検知できない異常を検知してクロック同期で行うシリアル通信の確実性を向上させることができる。

以下、本発明の同期シリアル通信の異常チェック方法を実現する実施の形態を示す。

まず、構成を説明する。
本実施例１の同期シリアル通信の異常チェック方法は、車両のABS(Anti-lock Brake System)のECU１(コントロールユニット)に用いるものである。ECU１は、ABSのための各種演算・制御を行うCPU２、カスタムIC５を有している。ECU１のカスタムIC５には、ABSを構成するセンサ及びABSで制御上使用する外部のセンサの出力が送られる。図１においては総じて各種センサ６とする。
CPU２とカスタムIC５は、通信バスにより接続し、以下の通信手段を有する構成とする。まず、CPU２は、通信相手を選択したことを示すCS（チップセレクト）信号をカスタムIC５に送信する手段を有する。またCPU２は、CS信号をLoレベルにする間、クロックカウント機能を有しないカスタムIC５へ同期通信を行うためのCLK(クロック)信号を送信する手段を有する。さらにCPU２は、CS信号をカスタムIC５に対してLoレベルにする間、カスタムIC５とのデータ送受信をクロックに基づいて通信する手段を有する。
このデータ通信バスは、CS信号及びCLK信号と同じ通信バスを用いてもよく、その際には、合成信号を生成するものとする。本実施例１では、データ信号の送受信とCS信号及びCLK信号は別の通信バスで行うものとする。

ECU１のカスタムIC５は、CS信号がLoレベルの間、CLK信号に基づいてデータの送受信をCPU２との間で行う。さらにカスタムIC５は、各種センサからの出力データを一時的に保存するRAMを内部に有し、CPU２からの要求情報があると、それに応じたRAMのデータをCPU２へ通信出力する。

次に、作用効果について説明する。
［オーバーラン及びアンダーランの検知処理］
図２は実施例１におけるカスタムIC５で実行するオーバーラン及びアンダーランの検知処理の流れを示すフローチャートで、以下に各ステップについて説明する。

ステップＳ１では、CS信号がLoレベルになったかどうかを判断し、LoレベルになったならばステップＳ２に移行し、Loレベルにならないならば処理を終了する。

ステップＳ２では、CLK信号が立ち下がったかどうかを判断し、立ち下がったならばステップＳ３へ移行し、立ち下がらないならばステップＳ４へ移行する。

ステップＳ３では、カウンタＡをカウントアップする。

ステップＳ４では、CS信号がHiレベルとなったかどうかを判断し、HiレベルになったならばステップＳ５へ移行し、Hiレベルにならないならば本処理を終了する。

ステップＳ５では、カウンタＡが所定回数より大きくなったかどうかを判断し、大きくなったならばステップＳ６へ移行し、所定回数以下ならばステップＳ７へ移行する。実施例１の場合においては、この所定回数は８とする。

ステップＳ６では、オーバーランを検知したとして異常情報をCPU２へ送信する。

ステップＳ７では、カウンタＡが所定回数より小さくなったかどうかを判断し、小さくなったならばステップＳ８へ移行し、所定回数以上ならばステップＳ９移行する。実施例１の場合においては、この所定回数は８とする。

ステップＳ８では、アンダーランを検知したとして異常情報をCPU２へ送信する。

ステップＳ９では、正常と判断して本処理を終了する。

［カスタムICにおける異常検知］
(a)正常状態
本実施例１において、CPU２が各種センサの出力を制御に使用するために取り込みには、CS信号及びCLK信号をカスタムIC５に通信バスにより出力するとともに、要求情報を別の通信バスによりカスタムIC５へ送信する。
カスタムIC５では、CPU２からのCS信号がLoとなると、CLK信号の立下りをカウントする（ステップＳ１〜Ｓ３）。しかし、正常であるので、そのクロックを使用して８ビットデータに相当するデータ信号が生成され、CPU２へ送信される。

このデータ信号は、CPU２からの要求信号に応じて各種センサ出力を一時的に保存しておいたものから生成する。CPU２では、カスタムIC５からのデータ信号について、パリティチェックを行う。例えば、図３のデータ信号においては、CPU２で受信したデータ信号は、８ビットであり、「01010101」となっている。これは、偶数パリティビットで、７ビットのデータ「0101010」に対して「１」となるビット数が偶数となるように「１」をパリティビットとして加えたものである。図３の状態では、偶数が偶数のままであるので、正常と判断される。

(b)オーバーランの場合
CPU２からカスタムIC５へのCLK信号に外乱ノイズが発生し、CLK信号の立ち下がりを多くした場合（図４参照）、カスタムIC５から送信されるデータ信号は、CLK信号に基づくように生成されるため、図４の下段の図のように９ビットのデータとしてCPU２へ誤ったデータ信号が送信される。CPU２では、CS信号をLoにする間、カスタムIC５からのデータを受け付けるため、図４下段に示すデータをそのまま受け付けてしまう。しかしながら、CPU２で行うパリティチェックでは、この９ビットのデータの「１」となっているビット数は偶数であるので、異常と検知されない。

しかし、本実施例１では、カスタムIC５がCS信号がLoからHiとなるまでのCLK信号の立下り数をステップＳ１〜Ｓ４の処理でカウントするため、外乱ノイズにより同期させるクロック信号に生じた変化を捉え、ステップＳ５で検知してステップＳ６で異常と判断する。異常と判断した場合には、データ信号と別、もしくは合成され同時に異常情報はCPU２へ送られる。CPU２では、パリティチェックで正常と判断した際にも、カスタムIC５から異常情報を受信すると、異常に対応した処理を行う。これにより、パリティチェックで判断できないオーバーラン異常を検出して対応することができる。

(c)アンダーランの場合
CPU２からカスタムIC５へのCLK信号に外乱ノイズが発生し、CLK信号を周波数が少ない信号に変化させてしまった場合（図５参照）、カスタムIC５から送信されるデータ信号は、CLK信号に基づくように生成されるため、図５の下段の図のように７ビットのデータとしてCPU２へ誤ったデータ信号が送信される。
CPU２では、CS信号をLoにする間、カスタムIC５からのデータを受け付けるため、図５下段に示すデータをそのまま受け付けてしまう。CPU２のパリティチェックでは、図５に示すデータ「0101010」の場合には「1」の数が奇数となり異常が検出されるが、例えば「01010000」の場合にはパリティチェックでは、CPU２が異常を検知できないことになる。

しかし、本実施例１では、カスタムIC５がCS信号がLoからHiとなるまでのCLK信号の立下り数をステップＳ１〜Ｓ４の処理でカウントするため、外乱ノイズにより同期させるクロック信号に生じた変化を捉え、ステップＳ７で検知してステップＳ８で異常と判断する。異常と判断した場合には、データ信号と別、もしくは合成され同時に異常情報はCPU２へ送られる。CPU２では、パリティチェックで正常と判断した際にも、カスタムIC５から異常情報を受信すると、異常に対応した処理を行う。

これにより、パリティチェックで判断できないアンダーラン異常を検出して対応することができる。このように、実施例１の同期シリアル通信の異常チェック方法では、誤った情報を通信している場合は、異常であることを検知でき、シリアル通信異常による使用システムの性能劣化を防ぐことができる。

本実施例１において、ABSは多種類のセンサ出力データを制御に使用する。また、このセンサ出力データには、検知・出力タイミングの異なるものがある。これをABSのコントロールユニット１のCPU２で全て処理するのでは、負荷が大きく他の制御に支障が生じる可能性がある。また、制御負荷に対応するCPU性能を得るにはCPU２が非常に高価なものとなってしまう。しかしながら、センサ出力信号を処理する別のCPU２を設けるのでは、非常に高価となってしまう。本実施例１は、CPU２を比較的低コストに抑え、かつ制御負荷が過大とならないようにセンサ出力をカスタムIC５で処理するようにし、しかもカスタムIC５はCPU２のCLK信号を使用し、自らクロック生成部を持たないため、コストを抑制したシステムとなる。このようにコストを抑制しつつも、外乱ノイズに影響されないよう安定したシステムにできることは、ABSのシステム技術を向上させるものである。

以上、本発明の同期シリアル通信の異常チェック方法を実施例１に基づき説明してきたが、具体的な構成については、これらの実施例に限られるものではなく、特許請求の範囲の各請求項に係る発明の要旨を逸脱しない限り、設計の変更や追加等は許容される。例えば、実施例１ではパリティビットを８ビット目に設けるデータ構造にしたが、別のデータとして送信してもよい。

更に、上記実施の形態及び実施例から把握しうる請求項以外の技術的思想について、以下にその結果と共に記載する。
(イ)請求項１又は請求項２に記載の同期シリアル通信の異常チェック方法において、所定回数通信異常と判断した場合は、前回値を保持したり、システム上安全な情報をセットすることを特徴とする同期シリアル通信の異常チェック方法。すなわち、１度異常と判断した場合でもノイズなどで、誤判断している可能性があるので、これを排除し、さらに多い所定回数異常を検出した場合にシステムとして異常を確定するため、誤作動や誤検知を防止してさらに確実なシステムにすることができる。
例えば、実施例１では、CLK信号の立下りを検知したが、別の検知方法を用いるようにしてもよい。

実施例１の同期シリアル通信の異常チェック方法を実施する全体システム図である。実施例１の同期シリアル通信の異常チェック方法におけるカスタムICで実行する処理の流れを示すフローチャートである。実施例１の同期シリアル通信の異常チェック方法の正常な信号状態を示す説明図である。実施例１の同期シリアル通信の異常チェック方法のオーバーラン状態を示す説明図である。実施例１の同期シリアル通信の異常チェック方法のアンダーラン状態を示す説明図である。

符号の説明

１コントロールユニット
２ CPU
３（CS信号及びCLK信号を送信する）通信バス
４（データの送受信を行う）通信バス
５カスタムIC
６各種センサ

Claims

クロック同期を行うシリアル通信の異常チェック方法において、
同期させるクロック数をカウントする手段を備え、
本来受信するビット数より多いと判断した場合、もしくは少ないと判断した場合には異常と判断する、
ことを特徴とする同期シリアル通信の異常チェック方法。
請求項１に記載の同期シリアル通信の異常チェック方法において、
同期シリアル通信は、ICがCPUからのクロック信号に同期させて、CPUとのシリアル通信を行うものであり、
CPUは、ICからのデータ信号をパリティチェックし、
ICは前記カウント手段により、本来受信するビット数より多い、又は少ないことを判断し、異常の判定情報をCPUに送信し、
CPUは、前記パリティチェックで正常と判断しても、ICからの異常判定情報で異常情報を得ると、異常として対処する、
ことを特徴とする同期シリアル通信の異常チェック方法。