JP2005265770A

JP2005265770A - Ｉｃ信頼性評価方法および装置

Info

Publication number: JP2005265770A
Application number: JP2004082447A
Authority: JP
Inventors: Hirohito Yajima; 裕仁矢島
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2004-03-22
Filing date: 2004-03-22
Publication date: 2005-09-29
Anticipated expiration: 2024-03-22
Also published as: JP4403543B2

Abstract

【課題】１個以上のＤＳＰ／ＣＰＵ等のＩＣを実働状態で長時間動作させて信頼性を高精度で評価するＩＣ信頼性評価方法および装置を提供する。
【解決手段】ケーブルを介して相互に接続された共通部２０および評価部３０により構成される。評価部３０には、複数の評価デバイス４０およびクロック分配回路３２が設けられている。共通部２０には、クロック源２１、電源部２３、リセット回路２４および表示回路２５等が設けられている。各評価デバイス４０の動作を定期的に測定評価し、その結果を評価デバイス４０毎に表示回路２５にて表示する。
【選択図】図１

Description

本発明はＩＣ（半導体集積回路）信頼性評価方法および装置に関し、特にＤＳＰ（Digital
Signal Processor：デジタル信号処理装置）およびＣＰＵ（Central Processing Unit：中央処理装置）等のＩＣデバイスの動作信頼性を評価する信頼性評価方法および装置に関する。

ＩＣは、一般にシリコン等の半導体結晶のウエハに、露光、ドーピング（イオン打ち込み）、ワイヤボンディング、パッケージング等の各種製造技術を使用して量産される。ＩＣ、特にＬＳＩ（大規模半導体集積回路）により、多数の能動および受動素子を使用して複雑な機能を有するＤＳＰ、ＣＰＵその他の半導体デバイスを製造する。

複雑な製造工程を経て製造される斯かるＩＣが、製造組立後に意図した性能で安定的な動作を保証するために、このように製造された又は製造工程中のＩＣの動作信頼性を測定評価する必要がある。そのために行われるのが、信頼性試験である。

ＩＣ等の信頼性試験に関連する従来技術は、種々の文献に開示されている。外部回路から各種のテスト信号を供給して、プロセッサを構成するメモリ部、レジスタ部、演算部および制御部等の内部回路の全資源の動作を効率的に確認するテスト機能付きプロセッサが開示されている（例えば、特許文献１参照。）。

また、試験装置の内部で生成された同期ＲＡＴＥを有する信号とは別に、被試験ＬＳＩが出力する信号に基づいて、試験装置の内部で同期ＲＡＴＥを作成し、この同期ＲＡＴＥに基づいて被試験ＬＳＩの一部の端子に対する信号の入出力を制御することにより、温度／電圧／プロセス条件等の変動により、動作タイミングがシミュレーション時からずれた場合でも正確な試験結果を安定して得る半導体集積回路試験装置が開示されている（例えば、特許文献２参照。）。

特開平７−２３４８０３号公報（第３−４頁、第１図）特開２００２−３５０５１７号公報（第４頁、第１図）

従来の信頼性試験では、バイアスをかけないか又はバイアスをかけても実動作状態というよりは、単に電源を供給して動作させるのみのであるのが一般的であった。しかし、ＩＣデバイスを搭載した装置上で実動作中に動作不良となるデバイスが最近増加しているので、信頼性試験でも実動作状態を長時間評価する必要が生じているが、従来の信頼性試験では斯かる必要性に対応することができないという課題があった。

本発明は、従来技術の上述した課題に鑑みなされたものであり、効率的且つ簡単に実行可能な、特にＤＳＰおよびＣＰＵ等の種々の機能部を含むＩＣの信頼性評価方法および装置を提供することを目的とする。

前述の課題を解決するため、本発明によるＩＣ信頼性評価方法および装置は、次のような特徴的な構成を採用している。

（１）評価ＩＣデバイスに動作電源およびクロックを供給して実質的に実動状態で動作させ、前記評価ＩＣデバイスの信頼性を評価するＩＣ信頼性評価方法において、
評価部に前記評価ＩＣデバイスを実装することと、前記評価部とは別体の共通部から前記評価ＩＣデバイスに基準クロックおよび動作電源を供給することと、前記評価ＩＣデバイスの動作を定期的に評価してチェック結果を前記共通部の表示回路に表示するＩＣ信頼性評価方法。

（２）前記評価部には複数のＩＣデバイスが実装され、前記基準クロックおよび動作電源を前記各ＩＣデバイスに供給する上記（１）のＩＣ信頼性評価方法。

（３）前記複数のＩＣデバイスの動作チェック結果を前記ＩＣデバイス毎に前記表示回路に表示する上記（１）又は（２）のＩＣ信頼性評価方法。

（４）前記評価部は、恒温槽等に配置して前記ＩＣデバイスの動作環境を適宜変化可能にすると共に前記共通部からケーブルを介して前記評価部に前記基準クロックおよび動作電源を供給する上記（１）、（２）又は（３）のＩＣ信頼性評価方法。

（５）１個以上の評価ＩＣデバイスに動作電源および基準クロックを供給して実動状態で前記評価ＩＣデバイスの信頼性を評価するＩＣ信頼性評価装置において、
前記評価ＩＣデバイスおよびクロック分配回路を有する評価部と、該評価部と別体且つケーブルで相互接続され、前記基準クロックを生成するクロック源および前記動作電源を供給する電源部を有する共通部とを備え、該共通部の前記クロック源からの基準クロックを前記評価部のクロック分配回路を介して前記全ての評価ＩＣデバイスへ供給するＩＣ信頼性評価装置。

（６）前記共通部は、前記評価部のＩＣデバイスにリセット信号を供給するリセット回路を備える上記（５）のＩＣ信頼性評価装置。

（７）前記共通部は、前記各ＩＣデバイスの評価結果を表示する複数の表示回路を備える上記（５）又は（６）のＩＣ信頼性評価装置。

（８）前記評価部の前記ＩＣデバイスは、ＤＳＰ／ＣＰＵ等であり、動作チェック用プログラムを記憶するメモリを含む上記（５）、（６）又は（７）のＩＣ信頼性評価装置。

（９）前記共通部は、タイマを備え、信頼性評価中に発生したＮＧ（不具合）のＩＣデバイスおよび発生時間を監視する上記（５）乃至（８）の何れかのＩＣ信頼性評価装置。

本発明のＩＣ信頼性評価方法および装置によると、次の如き実用上の顕著な効果が得られる。即ち、各ＩＣは実動状態で信頼性試験を行うことが可能であるため、従来実動作環境で不可能であった試験を同時に複数のＩＣデバイスで効率的に実行可能である。また、共通部および評価部を分離することにより、実際の評価に関係のない基準クロック源や電源等の信頼性試験を行う必要がなく、信頼性試験を向上可能である。評価中にエミュレータ等を使用することなく、評価ボードのみで簡単に試験を行うことが可能である。更に、ＩＣの信頼性評価中にＮＧが発生した場合には、例えば監視タイマを使用して、ＮＧ発生時間等の情報を容易に知ることが可能である。

以下、本発明によるＩＣ信頼性評価方法および装置の好適実施例の構成および動作を、添付図面を参照して詳細に説明する。

先ず、図1は、本発明によるＩＣ信頼性評価装置の好適実施例の構成を示すブロック図である。このＩＣ信頼性評価装置１０は、共通部２０および評価部３０の２つの部分により構成される。共通部２０および評価部３０間は、例えばツイストペアケーブル又はシールドされたケーブル５０により相互接続されている。

ここで、共通部２０は、主として評価部３０に対して信号や動作電源を供給すると共に評価部３０からの出力信号を受け取り表示する部分である。この共通部２０は、クロック（ＣＬＫ）源２１、ＬＶＤＳ（Low Voltage Differential Signaling）ドライバ２２、電源２３、リセット回路２４、複数の表示回路２５ａ〜２５ｎ、ＷＤＴ（Watch
Dog Timer：監視タイマ）回路２８および外部出力／表示回路２９等で構成される。

一方、評価部３０は、評価デバイス（被試験デバイス）および周辺回路を含む部分である。この特定実施例において、評価部３０は、ＬＶＤＳレシーバ３１、ＣＬＫ分配回路３２および複数のＤＳＰ／ＣＰＵブロック（被試験デバイス）４０ａ〜４０ｎにより構成される。これらの評価デバイス４０を恒温槽において試験を行う場合には、共通部２０は恒温槽（図示せず）の外部に配置し、評価部３０は恒温槽の内部に配置することが可能である。

各評価デバイス４０は、ＤＳＰ／ＣＰＵ＃０ブロック４０ａ、ＤＳＰ／ＣＰＵ＃１ブロック４０ｂ、・・・、ＤＳＰ／ＣＰＵ＃ｎブロック４０nの如く、評価デバイス分搭載されている。ここで、ＤＳＰ／ＣＰＵ＃０ブロック４０ａは、ＤＳＰ／ＣＰＵ４１、周辺回路４２、Flash ＲＯＭ（読み出し専用メモリ）４３、表示回路４４およびＪＴＡＧ４５を含んでいる。

表示回路４４は、共通部２０側にも存在する（表示回路２５ａ〜２５ｎ）ため、必要なければ削除してもよい。表示回路４４は、試験の経過を表示するものであり、共通部２０および評価部３０側にそれぞれ設けるが、評価部３０側は恒温槽に入れられる場合が多いので、不必要であればなくても問題ない。ＬＶＤＳレシーバ３１およびＣＬＫ分配回路３２は、これら複数のＤＳＰ／ＣＰＵブロック４０に分配され共通に使用される。

次に、図1に示すＩＣ信頼性評価装置１０の動作を説明する。信頼性の評価対象となる評価デバイスであるＤＳＰ／ＣＰＵ４０は、評価部３０に複数個配置可能である。ここでは、ＤＳＰ／ＣＰＵ＃０ブロック４０ａの例を説明する。尚、他のＤＳＰ／ＣＰＵ＃１ブロック４０ｂ、・・・、ＤＳＰ／ＣＰＵ＃ｎブロック４０ｎも、ＤＳＰ／ＣＰＵ＃０ブロック４０ａと同様構成であってもよい。

ＤＳＰ／ＣＰＵ４１の動作クロックは、動作クロックの数分の一の基準クロック(〜数十ＭＨｚ)を逓倍させる場合が多い。その基準クロックの供給は、共通部２０のＣＬＫ源２１より発生させた基準クロックをＬＶＤＳドライバ２２により評価部３０のＬＶＤＳレシーバ３１側へ伝送し、ＣＬＫ分配回路３２により各ＤＳＰ／ＣＰＵブロック４０に分配することにより行う。ＤＳＰ／ＣＰＵブロック４０の基準クロックを共通部２０に設ける理由は、クロック源２１が温度の影響を最も受けやすい部分であるためである。このようにクロック源２１を評価部３０と分離して共通部２０に配置した場合には、共通部２０を恒温槽の外部に配置可能であるため、基準クロックに温度補償デバイスを使用しなくても良くなるという利点を有する。

また、ＤＳＰ／ＣＰＵ４１の動作電源は、共通部２０にある電源２３から共通に供給される。電源２３では、ＤＳＰ／ＣＰＵ４１が２電源で電源シーケンスをもたせる必要がある場合も、こちら（即ち共通部２０）でシーケンスを作成し、各ＤＳＰ／ＣＰＵ４１に供給する。電源２３はクリーンなもの（ノイズ等を含まない電圧が安定したもの）が要求されるため、一次電源を直接使用することは避け、周知のレギュレータやＤＣ／ＤＣコンバータで構成する場合が多い。この場合も、温度の影響を受け易いので、評価部３０の外部、即ち共通部２０に配置することの利点がある。

一方、ＤＳＰ／ＣＰＵ４１や他のデバイスのリセットは、リセット回路２４により電源投入時に自動的に又は適宜マニュアルで行う。このリセット回路２４は、各ＤＳＰ／ＣＰＵブロック４０に並列に接続されているので、同時にリセット可能である。

ＤＳＰ／ＣＰＵ４１は、エミュレータ接続用のＪＴＡＧ４５と接続されており、評価デバイス（即ち、ＤＳＰ／ＣＰＵ４１）へのプログラムのダウンロードや不具合発生時にエミュレータを接続してＤＳＰ／ＣＰＵ４１のデバッグに使用し又は後述するＤＳＰ／ＣＰＵ４１経由でFlash ＲＯＭ４３にプログラムを書き込む際に使用される。

信頼性評価中は、ＤＳＰ／ＣＰＵ４１の内部にチェックプログラムをおき、プログラムを走らせておくようにする。このチェックプログラムは、主にＣＰＵやＤＳＰの内部ＲＡＭ（ランダムアクセスメモリ）に記憶保存される。電源投入時やリセット後の起動時には、Flash ＲＯＭ４３からプログラムをダウンロードされて起動可能にする。

動作チェックに使用されるプログラムは、次のように構成する。先ず、ＤＳＰ／ＣＰＵ４１の内部メモリ、コア動作、レジスタ等の動作に関係するチェックを行えるように構成する。ここで、ＲＡＭは全エリアを、コア動作は各命令を網羅することが望ましい。

また、チェック状態を表示できるようにする。例えば、評価部３０の表示回路４４および共通部２０の表示回路２５ａは、ＤＳＰ／ＣＰＵ４１のＰＩＯ端子を使用する。そして、チェックプログラムが1つ終了するとＬＥＤ（発光ダイオード）を1個ずつ点灯するようにし、チェック結果がＮＧ（不具合又は動作不良）だった場合には、次の点灯を中止するようにすると、チェックの経過と結果が分かるようにできる。

次に、図２に示すフローチャートを参照して、図１に示す本発明によるＩＣ信頼性評価装置１０の動作を説明する。先ず、共通部２０のリセット回路２４によりＤＳＰ／ＣＰＵ４１をリセットする（ステップＳ１）。次に、Flash ＲＯＭ４３よりプログラムのダウンロードする（ステップＳ２）。

これにより、チェックプログラム1が開始する（ステップＳ３）。次に、チェック結果のＯＫ／ＮＧを判断する（ステップＳ４）。チェック結果がＮＧであれば、終了する（ステップＳ１０）。一方、チェック結果がＯＫであれば、表示回路２５（又は表示回路４４）のＬＥＤ１を点灯する（ステップＳ５）。そして、チェックプログラム２を開始する（ステップＳ６）。以下、上述と同様にチェック結果を判断して表示等を行う。そして、最後のＤＳＰ／ＣＰＵ＃ｎブロック４０ｎのチェックを行う（ステップＳ７）。そして、チェック結果がＯＫであれば、表示回路２５ｎのＬＥＤｎを点灯する（ステップＳ８）。そして、ＷＤＴ回路２８をクリアし（ステップＳ９）、上述したステップＳ３へ戻り、一定周期度上述の動作を反復する。

ここで、評価部３０に搭載された複数のＤＳＰ／ＣＰＵ４１は、それぞれ独立して定期的にＷＤＴ回路２８をクリアするようにし、ＷＤＴ回路２８がクリアできなかった場合には、クリアできなかったブロックのＤＳＰ／ＣＰＵ４１がＮＧになったと判断し、外部出力/表示２９にてＮＧ（不具合）の表示又は外部に警報として出力するようにする。尚、評価で周辺回路が必要な場合（例えば、信頼性評価で外部インタフェースの試験が必要な場合）には、必要に応じてメモリやＡＳＩＣ（特定用途向けＩＣ）等の周辺回路４２を接続する。

以上、本発明によるＩＣ信頼性評価方法および装置の好適実施例の構成および動作を詳述した。しかし、斯かる実施例は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではないことに留意されたい。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。例えば、上述の実施例では評価デバイスとしてＤＳＰ／ＣＰＵを例示したが、他の評価デバイスについても、必要に応じて適宜変更を加えて同様に行うことが可能である。

本発明によるＩＣ信頼性評価装置の好適実施例の構成を示すブロック図である。図１に示すＩＣ信頼性評価装置の動作を説明するフローチャートである。

符号の説明

１０ＩＣ信頼性評価装置
２０共通部
２１クロック源
２３電源
２４リセット回路
２５、４４表示回路
３０評価部
３２クロック分配回路
４０ａ〜４０ｎ評価ＩＣブロック
４１評価ＩＣ（ＤＳＰ／ＣＰＵ）
４３ Flash ＲＯＭ

Claims

評価ＩＣデバイスに動作電源およびクロックを供給して実質的に実動状態で動作させ、前記評価ＩＣデバイスの信頼性を評価するＩＣ信頼性評価方法において、
評価部に前記評価ＩＣデバイスを実装することと、前記評価部とは別体の共通部から前記評価ＩＣデバイスに基準クロックおよび動作電源を供給することと、前記評価ＩＣデバイスの動作を定期的に評価してチェック結果を前記共通部の表示回路に表示することとよりなることを特徴とするＩＣ信頼性評価方法。
前記評価部には複数のＩＣデバイスが実装され、前記基準クロックおよび動作電源を前記各ＩＣデバイスに供給することを特徴とする請求項１に記載のＩＣ信頼性評価方法。
前記複数のＩＣデバイスの動作チェック結果を前記ＩＣデバイス毎に前記表示回路に表示することを特徴とする請求項１又は２に記載のＩＣ信頼性評価方法。
前記評価部は、恒温槽等に配置して前記ＩＣデバイスの動作環境を適宜変化可能にすると共に前記共通部からケーブルを介して前記評価部に前記基準クロックおよび動作電源を供給することを特徴とする請求項１、２又は３に記載のＩＣ信頼性評価方法。
１個以上の評価ＩＣデバイスに動作電源および基準クロックを供給して実動状態で前記評価ＩＣデバイスの信頼性を評価するＩＣ信頼性評価装置において、
前記評価ＩＣデバイスおよびクロック分配回路を有する評価部と、該評価部と別体且つケーブルで相互接続され、前記基準クロックを生成するクロック源および前記動作電源を供給する電源部を有する共通部とを備え、該共通部の前記クロック源からの基準クロックを前記評価部のクロック分配回路を介して前記全ての評価ＩＣデバイスへ供給することを特徴とするＩＣ信頼性評価装置。
前記共通部は、前記評価部のＩＣデバイスにリセット信号を供給するリセット回路を備えることを特徴とする請求項５に記載のＩＣ信頼性評価装置。
前記共通部は、前記各ＩＣデバイスの評価結果を表示する複数の表示回路を備えることを特徴とする請求項５又は６に記載のＩＣ信頼性評価装置。
前記評価部の前記ＩＣデバイスは、ＤＳＰ／ＣＰＵ等であり、動作チェック用プログラムを記憶するメモリを含むことを特徴とする請求項５、６又は７に記載のＩＣ信頼性評価装置。
前記共通部は、タイマを備え、信頼性評価中に発生したＮＧ（不具合）のＩＣデバイスおよび発生時間を監視することを特徴とする請求項５乃至８の何れかに記載のＩＣ信頼性評価装置。