JP2005260269A - 電磁波障害解析方法および電磁波障害解析装置およびこれを用いた半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】 本発明の半導体集積回路への外部からのノイズを解析する方法は、対象となる半導体集積回路内部および前記半導体集積回路装置外部の電源配線のインピーダンス情報を抽出する工程と、前記インピーダンス情報から等価回路を作成する等価回路作成工程と、前記等価回路の入力情報として、外部からノイズ波形を供給し、前記半導体集積回路へのノイズの影響を解析する解析工程とを含むことを特徴とする。
【選択図】 図1
Description
なお、このようにして得られたレイアウトに従って半導体集積回路装置が製造され、EMSのない極めて信頼性の高いものを得ることが可能となる。
さらにまた伝搬するノイズ量と閾値の差を分析したり、仮想的な部品交換による影響を判断することで、EMSノイズ対策を行った際の消費電力やタイミングに与えるダメージを抑えることができる。
実施形態1
図1は、本実施形態におけるノイズシミュレーション方法の原理図を示したブロック図、図37は図1の解析部の詳細を示すブロック図、図2は等価回路作成手順を説明するブロック図、図3は実施の形態の動作を示すフローチャートである。
ここで、エラーと判定された箇所の電源波形は電源ノイズ波形データベース15に記憶しておく。
ここで、半導体集積回路外部電源配線に入力するノイズののった電源波形を起点電源ノイズ波形、半導体集積回路の電源端子でのノイズののった電源波形を半導体集積回路端子部電源ノイズ波形、各機能ブロックの電源端子での電源波形をブロック端子部電源ノイズ波形とする。
前記判断ステップ32で、端子部電源ノイズ波形が閾値を超えると判断された場合は、ステップ33に進み半導体集積回路内ブロック間電源配線の解析を行う。
以下、本発明の第2の実施の形態について、図を参照しつつ説明する。
本発明の第2の実施形態の回路動作検証方法は、図4に原理図を示すように、レイアウト情報から抽出されたインピーダンス情報41と、前記インピーダンス情報に入力される電源ノイズ波形から半導体集積回路の各地点での電源ノイズ波形を計算する電源波形計算部42と、電源ノイズの入力タイミングやピーク値を変化させた場合の回路素子の遅延時間の変化量をシミュレーションにより求めてデータベースを作成する遅延変化量データベース作成部46と、前記電源波形計算部で作成された回路素子の電源端子でのノイズ波形と前記遅延時間変化量のデータベース47から回路動作を検証する回路動作検証部48とから構成されている。この回路動作検証部48は回路素子の電源端子でのノイズ波形から遅延時間を計算する遅延計算部43と、この計算された遅延時間と、前記遅延時間変化量のデータベース47とから、任意の電源ノイズを与えた場合に回路素子の遅延時間が変化することにより、回路の動作に必要な時間内に信号が到達せず、回路動作が想定した動作とは異なる結果となってしまう回路部分を検出するエラー検出部44と、任意の電源ノイズを与えた場合に回路動作が想定した動作とは異なる結果となってしまう回路部分に対し、制約時間を満たすように回路素子を変更する回路修正部45とから構成されており、この修正によりノイズ耐性を強化された半導体集積回路を提供するものである。
本発明の第3の実施形態として、LSI901の電磁波障害を解析するに際し、図9(a)に示すような電磁放射(radiation)902による直接EMSと電源903からの間接EMSとを考慮し、ノイズの侵入に対してLSI901のどの部分が弱く修正すべき点がどこにあるかを解析し、LSIの耐ノイズ性を向上する方法について説明する。
まず図12に示すように、使用者指定の電源ネット上のノイズ波形の読み込みを行う(ステップ1201)。
図13は、この図12の基本フローチャートの変形例である。図12に示した基本フローチャートの判断ステップ1206と、伝播先でのノイズ波形を計算する計算ステップ1207との間に、記録ステップ1301を挿入することで、判断ステップ1206に基づき、伝播すると判断されたときには、伝播経路の情報を記録するようにしている。
図15は、記録ステップ1301の第2の例である。ステップ13012において、伝播先側の回路素子がレジスタ素子や非同期回路であれば、伝播経路の情報として伝播先側の回路素子の情報を記録する(あるいはフラグを立てる)ようにしている。すなわち、LSIの出力結果が期待値と異なるようになる致命的な部分であるか否かを判断し、そのような回路素子のみを記録する(あるいはフラグを立てる)ようにしている。
図17は、この図12の基本フローチャートの第2の変形例である。図12に示した基本フローチャートの判断ステップ1206と、伝播先でのノイズ波形を計算する計算ステップ1207との間に、条件付き記録ステップ1701を挿入し、判断ステップ1206でノイズが伝播されると判断された場合には、ライブラリに基づき通過可能な最小のノイズ波形を計算し、前記回路素子の入力でのノイズ波形との差分を記録する。
図18は、この図12の基本フローチャートの第3の変形例である。図12に示した基本フローチャートの使用者指定の電源ネット上のノイズ波形読みこみを行うステップ1201の直前に、電磁波の強度と電源のインピーダンス(抵抗・容量・インダクタンス)から電磁界解析を行い電源ネットに発生するノイズ波形を計算する計算ステップ1801を加えたことを特徴とする。
本発明の第4の実施形態として、第3の実施形態とは逆に、伝播先の回路素子から逆にたどり、伝播先に到達する最小のノイズ量とその伝播を押さえるのに最も有効な回路素子を検出する方法について説明する。
まず図19に示すように、使用者指定の部分を起点とする(ステップ1901)。
図20は、この図19のフローチャートの変形例である。図19に示したフローチャートの起点指定ステップ1901の代わりに、繰り返しステップ2001を用いることで、全てのレジスタ素子を起点として図19のフローチャートを繰り返し処理するようにしている。
次に、上記解析方法を用いて解析を行なった後の処理について説明する。
図21は処理フローを示す図である。この処理では、LSIの電磁波障害を解析するステップ2101と、この解析結果2102に基づいて対策を必要とするブロック又はインスタンスをソートするソートステップ2103と、順次伝搬経路を検出し対策対象ブロックを取り出す(ステップ2104)、前記ソート工程で配列された順序に従って、各ブロック又はインスタンスに電源ノイズを消去するための対策処理を施す第1乃至第4の対策ステップ2105から2108と、この対策処理のなされたブロック又はインダクタンスに対してEMS解析を行ない、ノイズ対策が実行されたかどうかを解析する解析ステップ2109と、前記解析ステップで電源ノイズの影響が所定の値以下で有ると判断されるまで、処理ステップおよび解析ステップを繰り返すようにしたことを特徴とする。
そしてこのEMS解析処理ステップ2304で、ノイズ対策が達成されたか否かを解析する(ステップ2305)。
まず、前記第1の対策処理におけるEMS解析ステップでノイズがまだ存在すると判断され、かつ第2の対策処理に移行すると判断されたとき、図26に示すようにLCフィルタ挿入処理に入る。
第2の対策ステップは図26に示すように第1の対策ステップのEMS解析ステップ2304の解析結果から対象ブロックを抽出し、得られた対象ブロックの解析結果2601から電源配線を変更する個所を決定する(ステップ2602)。
そして電源分離した個所にインダクタおよび容量を挿入しLCフィルタを構成する(ステップ2604)。
そしてこのEMS解析処理ステップ2605で、ノイズ対策が達成されたか否かを解析する(ステップ2606)。
ノイズ対策が達成されていると判断された場合は終了である。
そして、再度EMS解析処理2905を行う。
12 インピーダンス情報抽出部
13 等価回路作成部
14 解析部
15 電源ノイズ波形データベース
21 半導体集積回路
22 機能ブロック
Claims (13)
- LSIの電磁波障害を解析する方法であって、
電源ノイズの伝播経路において、電源ノイズにより出力結果あるいは内部状態を変えるノイズの閾値を算出しこれをライブラリに格納するライブラリ化工程と、
前記ライブラリを参照しつつ、前記LSIの全回路素子について、電源ノイズの影響を受けるか否かを解析する解析工程とを含むことを特徴とする電磁波障害解析方法。 - 前記ライブラリ化工程は、回路素子の通過可能な最小の電源ノイズの電圧あるいは電流波形のピーク、幅、形状のいずれかの関数あるいは値をライブラリに格納する工程を含むことを特徴とする請求項1記載の電磁波障害解析方法。
- 前記ライブラリ化工程は、回路素子の端子に入力し、回路素子の端子を出力するあるいは内部状態を変更する経路のノイズの閾値をライブラリに格納する工程を含むことを特徴とする請求項1記載の電磁波障害解析方法。
- 前記解析工程は、回路素子の端子に入力し、回路素子の端子を出力するあるいは内部状態を変更する経路を解析する工程を含むことを特徴とする請求項1記載の電磁波障害解析方法。
- 前記解析工程は、経路の情報を記録する記録工程を含むことを特徴とする請求項1記載の電磁波障害解析方法。
- 前記記録工程は、ノイズの伝播する回路素子を記録する工程を含むことを特徴とする請求項5記載の電磁波障害解析方法。
- 前記記録工程は、ノイズの伝播するレジスタ素子を記録する工程を含むことを特徴とする請求項5記載の電磁波障害解析方法。
- 前記記録工程は、ノイズの伝播する回路素子を仮想的に異なるドライブ能力の回路素子に変更した際のダメージを記録する工程を含むことを特徴とする請求項5記載の電磁波障害解析方法。
- 前記記録工程は、経路上のノイズに弱い回路素子を記録する工程を含むことを特徴とする請求項5記載の電磁波障害解析方法。
- 前記解析工程は、電磁波解析を行う電磁波解析工程により、前記電源ノイズを算出する工程を含むことを特徴とする請求項1記載の電磁波障害解析方法。
- 前記解析工程は、指定された回路素子への経路上のノイズに弱い回路素子を記録する工程を含むことを特徴とする請求項1記載の電磁波障害
解析方法。 - 前記解析工程は、レジスタ素子への経路上のノイズに弱い回路素子を記録する工程を含むことを特徴とする請求項1記載の電磁波障害解析方法。
- LSIの電磁波障害を解析する解析装置であって、
電源ノイズの伝播経路において、電源ノイズにより出力結果あるいは内部状態を変えるノイズの閾値を格納するライブラリと、
前記ライブラリを参照しつつ、前記LSIの全回路素子について、電源ノイズの影響を受けるか否かを解析する解析手段とを含むことを特徴とする電磁波障害解析装置。
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JP2001065105A Division JP4124974B2 (ja) | 2001-03-08 | 2001-03-08 | 電磁波障害解析方法および電磁波障害解析装置およびこれを用いた半導体装置の製造方法 |
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Publication Number | Publication Date |
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JP2005260269A true JP2005260269A (ja) | 2005-09-22 |
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JP2007188230A (ja) * | 2006-01-12 | 2007-07-26 | Toshiba Corp | 故障リスト及びテストパターン作成装置、故障リスト及びテストパターン作成方法、故障リスト作成及び故障検出率算出装置、及び故障リスト作成及び故障検出率算出方法 |
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JPH07319951A (ja) * | 1994-05-26 | 1995-12-08 | Nec Corp | 自動配線方法 |
JP2000029925A (ja) * | 1998-07-15 | 2000-01-28 | Fujitsu Ltd | クロストークノイズ計算方法及び記憶媒体 |
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JPH07319951A (ja) * | 1994-05-26 | 1995-12-08 | Nec Corp | 自動配線方法 |
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