JP2005259819A - Semiconductor device and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device and its manufacturing method which stably bonds electrodes of a semiconductor chip with leads without restricting the shape of the chip. <P>SOLUTION: The semiconductor package manufacturing method for manufacturing a semiconductor package 1 having a semiconductor chip 9 with bonding pads 9a formed on the surface comprises steps of mounting the semiconductor chip 9 having a larger plane area than a die pad 5 on one main surface of the die pad 5, forming a mold 2a beneath an extruded part 9b of the chip 9 from the die pad 5, and bonding the bonding pads 9a with gold wires 10 after forming the mold 2a. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体装置およびその製造方法に関し、より特定的には、オーバーハング構造の半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having an overhang structure and a manufacturing method thereof.

従来、表面実装型の半導体パッケージは、銅合金または鉄−ニッケル系合金のリードフレームのダイパッドに１つの半導体チップがダイボンディングにより搭載され、半導体チップのボンディングパッドとリードフレームのリードの先端とが金線等の金属細線でワイヤボンディングされ、所定の形状を持った金型にて樹脂モールドされた構成を有していた。   Conventionally, in a surface-mount type semiconductor package, one semiconductor chip is mounted on a die pad of a copper alloy or iron-nickel alloy lead frame by die bonding, and the bonding pad of the semiconductor chip and the tip of the lead of the lead frame are gold. It had the structure which was wire-bonded with metal fine wires, such as a wire | line, and was resin-molded with the metal mold | die with a predetermined shape.

近年、半導体パッケージの小型化および多機能化が要求されている。このような要求を満たすことのできる構成として、複数の半導体チップを搭載したオーバーハング構造の半導体パッケージが提案されている。オーバーハング構造の半導体チップとは、ダイパッドよりも平面面積が大きい半導体チップをそれらの上に搭載した半導体パッケージである。   In recent years, there has been a demand for miniaturization and multifunctionalization of semiconductor packages. As a configuration that can satisfy such a requirement, an overhang semiconductor package having a plurality of semiconductor chips mounted thereon has been proposed. An overhang structure semiconductor chip is a semiconductor package in which a semiconductor chip having a larger planar area than a die pad is mounted thereon.

複数の半導体チップを搭載したオーバーハング構造の半導体パッケージの構成としては、大きく分けて２種類の構成が提案されている。複数の半導体チップを搭載したオーバーハング構造の半導体パッケージの一の構成として、リードフレームと、リードフレームのダイパッドの表面に搭載されたダイパッドよりも面積の大きな第１の半導体チップと、リードフレームのダイパッドのもう一方の表面に搭載されたダイパッドよりも面積の大きな第２の半導体チップと、第１および第２の半導体チップの各々の表面の端部に形成されたボンディングパッド（電極パッド）とリードフレームのリード部の先端とを電気的に接続する金線とを有する半導体パッケージが提案されている。   As a configuration of an overhanging semiconductor package on which a plurality of semiconductor chips are mounted, two types of configurations have been proposed. As one configuration of an overhanging semiconductor package having a plurality of semiconductor chips mounted thereon, a lead frame, a first semiconductor chip having a larger area than a die pad mounted on the surface of a die pad of the lead frame, and a die pad of the lead frame A second semiconductor chip having a larger area than the die pad mounted on the other surface of the semiconductor device, a bonding pad (electrode pad) formed at an end of each surface of the first and second semiconductor chips, and a lead frame There has been proposed a semiconductor package having a gold wire for electrically connecting the tip of the lead portion.

また、複数の半導体チップを搭載したオーバーハング構造の半導体パッケージの他の構成として、リードフレームと、リードフレームのダイパッドの表面に搭載されたダイパッドよりも面積の大きな第１の半導体チップと、第１の半導体チップ上に直接、またはスペーサを挟んで搭載された第１の半導体チップよりも面積の大きな第２の半導体チップと、第１および第２の半導体チップの各々の表面の端部に形成されたボンディングパッドとリードフレームのリード部の先端とを電気的に接続する金線とを有する半導体パッケージが提案されている。複数の半導体チップを搭載したオーバーハング構造の半導体パッケージは、たとえば特開２００１−３５８２８６号公報（特許文献１）に開示されている。   As another configuration of the overhanging semiconductor package having a plurality of semiconductor chips mounted thereon, a lead frame, a first semiconductor chip having a larger area than the die pad mounted on the surface of the die pad of the lead frame, The second semiconductor chip having a larger area than the first semiconductor chip mounted directly on the semiconductor chip or with the spacer interposed therebetween, and the end of each surface of the first and second semiconductor chips. There has been proposed a semiconductor package having a bonding wire and a gold wire for electrically connecting the leading end of the lead portion of the lead frame. A semiconductor package having an overhang structure on which a plurality of semiconductor chips are mounted is disclosed in, for example, Japanese Patent Laid-Open No. 2001-358286 (Patent Document 1).

ところで、半導体パッケージの製造工程において、半導体チップのボンディングパッドに金線を接合するワイヤボンディングの方法には、たとえばネールヘッドボンディング法やサーモソニックボンディング法などがある。ネールヘッドボンディング法は、金線の先端を水素の炎や高電圧で溶融し、その先端にできた球を加圧治具で半導体チップ上のボンディングパッドに押し付けて接合を行なう方法である。また、サーモソニックボンディング法とは、補助的に加熱しながら金線の先端に超音波振動を与えて接合を行なう方法である。   By the way, in the manufacturing process of a semiconductor package, there are a wire bonding method for bonding a gold wire to a bonding pad of a semiconductor chip, for example, a nail head bonding method or a thermosonic bonding method. The nail head bonding method is a method in which the tip of a gold wire is melted with a hydrogen flame or a high voltage, and a ball formed at the tip is pressed against a bonding pad on a semiconductor chip with a pressure jig to perform bonding. The thermosonic bonding method is a method in which ultrasonic vibration is applied to the tip of a gold wire while auxiliary heating is performed.

これらの方法では、ボンディングパッドへの金線の接合の際に半導体チップに対して荷重および振動を与える。このため、オーバーハング構造の半導体パッケージにこれらの方法を採用する場合には、荷重および振動により半導体チップに撓みや沈み込みが生じるおそれがある。これを防ぐため、従来の半導体パッケージのワイヤボンディング時には、ダイパッドからはみ出した半導体チップのはみ出し部分が裏面から治工具で支えられていた。
特開２００１−３５８２８６号公報 In these methods, a load and vibration are applied to the semiconductor chip when the gold wire is bonded to the bonding pad. For this reason, when these methods are adopted for a semiconductor package having an overhang structure, the semiconductor chip may bend or sink due to a load and vibration. In order to prevent this, at the time of wire bonding of the conventional semiconductor package, the protruding portion of the semiconductor chip that protrudes from the die pad is supported by the jig from the back surface.
JP 2001-358286 A

しかしながら、オーバーハング構造の半導体パッケージでは、半導体パッケージの形状に起因して、ワイヤボンディング時に半導体チップを裏面から支えることができないという問題があった。この問題は、特に複数の半導体チップを搭載したオーバーハング構造の半導体パッケージで起こっていた。   However, the semiconductor package having the overhang structure has a problem that the semiconductor chip cannot be supported from the back surface during wire bonding due to the shape of the semiconductor package. This problem has occurred particularly in an overhang structure semiconductor package on which a plurality of semiconductor chips are mounted.

たとえば、上記一の構成のオーバーハング構造の半導体パッケージでは、第１の半導体チップの裏面にダイパッドを挟んで第２の半導体チップが搭載されているので、第１の半導体チップのボンディングパッドに接合している金線（以下、第１の金線）は、第２の半導体チップの裏面付近に存在している。このため、第２の半導体チップのボンディングパッドに金線（以下、第２の金線）を接合する際に、治工具が第１の金線に妨げられて、第２の半導体チップを裏面から支えることができなかった。   For example, in the semiconductor package having the overhang structure having the above-described configuration, the second semiconductor chip is mounted on the back surface of the first semiconductor chip with the die pad interposed therebetween, so that it is bonded to the bonding pad of the first semiconductor chip. The gold wire (hereinafter referred to as the first gold wire) is present near the back surface of the second semiconductor chip. For this reason, when a gold wire (hereinafter referred to as a second gold wire) is bonded to the bonding pad of the second semiconductor chip, the jig is hindered by the first gold wire, and the second semiconductor chip is removed from the back surface. I couldn't support it.

また、上記他の構成のオーバーハング構造の半導体パッケージでは、第１の半導体チップの上に第２の半導体チップが搭載されているので、第１の半導体チップのボンディングパッドに接合している第１の金線は、第２の半導体チップの裏面付近に存在している。このため、上記他の構成の半導体パッケージでも同様に、治工具が第１の金線に妨げられて、第２の半導体チップを裏面から支えることができなかった。   Further, in the semiconductor package having the overhang structure of the other configuration, since the second semiconductor chip is mounted on the first semiconductor chip, the first semiconductor chip bonded to the bonding pad of the first semiconductor chip is used. The gold wire exists in the vicinity of the back surface of the second semiconductor chip. For this reason, in the semiconductor package having the above-described other configuration as well, the jig is hindered by the first gold wire, and the second semiconductor chip cannot be supported from the back surface.

このように、オーバーハング構造の半導体パッケージでは、ワイヤボンディング時に半導体チップを裏面から支えることができないので、ボンディングパッドへの金線の接合の際に半導体チップに撓みや沈み込みが生じやすく、ボンディングパッドと金線との接合状態が不安定になるという問題があった。   As described above, in a semiconductor package having an overhang structure, the semiconductor chip cannot be supported from the back surface during wire bonding, and therefore the semiconductor chip is likely to be bent or submerged when the gold wire is bonded to the bonding pad. There is a problem that the bonding state between the wire and the gold wire becomes unstable.

特に、下の半導体チップの平面面積やダイパッドの平面面積などに対して搭載される半導体チップの平面面積が非常に大きい場合には、ボンディングパッドと金線との接合状態が一層不安定になりやすい。このため、搭載する半導体チップの形状は、下の半導体チップやダイパッドなどの形状により制約されていた。   In particular, when the plane area of the semiconductor chip to be mounted is very large compared to the plane area of the lower semiconductor chip or the die pad, the bonding state between the bonding pad and the gold wire tends to become more unstable. . For this reason, the shape of the semiconductor chip to be mounted is limited by the shape of the lower semiconductor chip, die pad, or the like.

ここで、ボンディングパッドと金線とを安定して接合するために、金線を押し付ける力を強くし、超音波の出力を高める方法も考えられる。しかし、この方法では、荷重および振動が大きくなるために半導体チップに割れやダメージが生じやすく、ワイヤボンディング時の品質の低下を招いてしまう。   Here, in order to stably bond the bonding pad and the gold wire, a method of increasing the force of pressing the gold wire and increasing the output of the ultrasonic wave can be considered. However, in this method, since the load and vibration are increased, the semiconductor chip is likely to be cracked or damaged, and the quality during wire bonding is degraded.

また、従来の半導体パッケージの構成では、半導体チップのオーバーハング量は１．０ｍｍ程度となるような構成が多く、この程度のオーバーハング量では半導体チップを下から支えるスペースを確保することはできない。さらに、半導体チップの薄型化に伴ない、縦位置のばらつきによっては治工具で支えることができないという問題が生じやすく、また、半導体チップを突き上げて破壊してしまうなどの問題も生じやすい。   Further, in the configuration of the conventional semiconductor package, there are many configurations in which the overhang amount of the semiconductor chip is about 1.0 mm, and it is not possible to secure a space for supporting the semiconductor chip from below with this overhang amount. Further, along with the thinning of the semiconductor chip, there is a problem that it cannot be supported by a jig depending on the variation in the vertical position, and a problem that the semiconductor chip is pushed up and broken is likely to occur.

したがって、本発明の目的は、半導体チップの形状が制約されず、かつ半導体チップの電極と導線とを安定して接合することのできる半導体装置およびその製造方法を提供することである。   Accordingly, an object of the present invention is to provide a semiconductor device and a method for manufacturing the same, in which the shape of the semiconductor chip is not restricted and the electrodes of the semiconductor chip and the conductive wires can be stably bonded.

本発明の半導体装置の製造方法は、表面に第１の電極が形成された第１の半導体チップを備える半導体装置の製造方法であって、以下の工程を含んでいる。フレームの一方の主表面上にフレームよりも平面面積の大きい第１の半導体チップが搭載される。フレームからはみ出した第１の半導体チップのはみ出し部分の下に第１の樹脂層が形成される。第１の樹脂層を形成した後に、第１電極と第１の導線とが接合される。   A manufacturing method of a semiconductor device of the present invention is a manufacturing method of a semiconductor device provided with the 1st semiconductor chip in which the 1st electrode was formed in the surface, and includes the following processes. A first semiconductor chip having a larger planar area than the frame is mounted on one main surface of the frame. A first resin layer is formed under the protruding portion of the first semiconductor chip protruding from the frame. After forming the first resin layer, the first electrode and the first conductor are joined.

本発明の半導体装置の製造方法によれば、第１の半導体チップのはみ出し部分の下に導線などの部材が存在していても、第１の樹脂層によってそれらの部材が封止される。このため、はみ出し部分の下に存在する部材に妨げられることなく、はみ出し部分を埋める第１の樹脂層によって第１の半導体チップを裏面から支えることができる。これにより、フレームよりも平面面積の大きい第１の半導体チップを搭載しても、第１電極と第１の導線との接合時に第１の半導体チップに撓みや沈み込みが発生するのを防ぐことができる。したがって、第１の半導体チップの形状が制約されずに、第１の半導体チップの第１電極と第１の導線とを安定して接合することができる。   According to the method for manufacturing a semiconductor device of the present invention, even if members such as a conductive wire are present under the protruding portion of the first semiconductor chip, those members are sealed by the first resin layer. For this reason, the first semiconductor chip can be supported from the back surface by the first resin layer filling the protruding portion without being obstructed by the member existing under the protruding portion. Thus, even when the first semiconductor chip having a larger planar area than the frame is mounted, the first semiconductor chip is prevented from being bent or submerged when the first electrode and the first conductor are joined. Can do. Therefore, the first electrode of the first semiconductor chip and the first conductor can be stably bonded without restricting the shape of the first semiconductor chip.

以下、本発明の実施の形態について図に基づいて説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（実施の形態１）
図１は、本発明の実施の形態１における半導体パッケージの構成を概略的に示す平面図である。図２は図１のＩＩ−ＩＩ線に沿った断面図である。 (Embodiment 1)
FIG. 1 is a plan view schematically showing a configuration of a semiconductor package according to the first embodiment of the present invention. FIG. 2 is a sectional view taken along line II-II in FIG.

図１および図２に示すように、本実施の形態の半導体装置としての半導体パッケージ１は、第１の樹脂層としてのモールド２ａと、第２の樹脂層としてのモールド２ｂと、複数のリード３と、フレームとしてのダイパッド５と、第１の半導体チップとしての半導体チップ９と、第２の半導体チップとしての半導体チップ６と、第１の導線としての金線１０と、第２の導線としての金線７とを備えている。また、複数のリード３は、半導体チップ６および９の外周を囲むように配置されており、リード３の一端は外部へ露出している。   As shown in FIGS. 1 and 2, a semiconductor package 1 as a semiconductor device of the present embodiment includes a mold 2 a as a first resin layer, a mold 2 b as a second resin layer, and a plurality of leads 3. A die pad 5 as a frame, a semiconductor chip 9 as a first semiconductor chip, a semiconductor chip 6 as a second semiconductor chip, a gold wire 10 as a first conductor, and a second conductor And a gold wire 7. The plurality of leads 3 are arranged so as to surround the outer periphery of the semiconductor chips 6 and 9, and one end of the lead 3 is exposed to the outside.

半導体チップ６は、図示しない銀ペーストにより固着されてダイパッド５の一方の主表面上に搭載されている。そして、半導体チップ６の主表面上に半導体チップ９が搭載されている。すなわち、半導体チップ６は、ダイパッド５と半導体チップ９とに挟まれている。ダイパッド５と、半導体チップ６および９は、たとえば略正方形の平面形状を有しており、ともにダイパッド５よりも平面面積が大きい。すなわち、半導体チップ６および９はオーバーハング構造となっている。   The semiconductor chip 6 is fixed on one main surface of the die pad 5 by being fixed with a silver paste (not shown). A semiconductor chip 9 is mounted on the main surface of the semiconductor chip 6. That is, the semiconductor chip 6 is sandwiched between the die pad 5 and the semiconductor chip 9. The die pad 5 and the semiconductor chips 6 and 9 have, for example, a substantially square planar shape, and both have a larger planar area than the die pad 5. That is, the semiconductor chips 6 and 9 have an overhang structure.

半導体チップ６の表面の周辺部分には、第２電極としての複数のボンディングパッド６ａが形成されており、半導体チップ６の複数のボンディングパッド６ａの各々と複数のリード３の各々とが金線７によって接続されている。また、半導体チップ９の表面には、第１電極としての複数のボンディングパッド９ａが形成されており、半導体チップ９の複数のボンディングパッド９ａの各々と複数のリード３の各々とが金線１０によって接続されている。半導体チップ９のはみ出し部分９ｂの下はモールド２ａによって封止されており、半導体チップ６および９と、金線７と、ダイパッド５との各々もモールド２ａによって封止されている。そして、金線１０と、リード３とは、モールド２ｂによって封止されている。モールド２ａとモールド２ｂとは互いに接触しており、モールド２ｂはモールド２ａを包むように形成されている。モールド２ａとモールド２ｂとはともに同一の材料よりなっている。   A plurality of bonding pads 6a as second electrodes are formed on the peripheral portion of the surface of the semiconductor chip 6, and each of the plurality of bonding pads 6a of the semiconductor chip 6 and each of the plurality of leads 3 is a gold wire 7. Connected by. Further, a plurality of bonding pads 9 a as first electrodes are formed on the surface of the semiconductor chip 9, and each of the plurality of bonding pads 9 a and each of the plurality of leads 3 of the semiconductor chip 9 are formed by gold wires 10. It is connected. The bottom of the protruding portion 9b of the semiconductor chip 9 is sealed with the mold 2a, and the semiconductor chips 6 and 9, the gold wire 7, and the die pad 5 are also sealed with the mold 2a. The gold wire 10 and the lead 3 are sealed with a mold 2b. The mold 2a and the mold 2b are in contact with each other, and the mold 2b is formed so as to enclose the mold 2a. The mold 2a and the mold 2b are both made of the same material.

ここで、モールド２ａとモールド２ｂとが同一の材料よりなる場合であっても、モールド２ａとモールド２ｂとは別々の製造工程にて形成されるので、モールド２ａの組織とモールド２ｂと組織とは異なっている。したがって、モールド２ａとモールド２ｂとの界面は明確になる。モールド２ａとモールド２ｂとが互いに異なる材料よりなっていてもよい。この場合には、モールド２ａとモールド２ｂとの界面は当然明確になる。   Here, even if the mold 2a and the mold 2b are made of the same material, the mold 2a and the mold 2b are formed in separate manufacturing processes. Is different. Therefore, the interface between the mold 2a and the mold 2b becomes clear. The mold 2a and the mold 2b may be made of different materials. In this case, the interface between the mold 2a and the mold 2b is obviously clear.

続いて、本実施の形態の半導体パッケージ１の製造方法について説明する。   Then, the manufacturing method of the semiconductor package 1 of this Embodiment is demonstrated.

図３〜図８は、本発明の実施の形態１における半導体パッケージの製造方法を工程順に示す図である。なお、図３、図４、図６、図７は断面図であり、図５および図８は平面図である。   3 to 8 are views showing the method of manufacturing the semiconductor package according to the first embodiment of the present invention in the order of steps. 3, 4, 6, and 7 are cross-sectional views, and FIGS. 5 and 8 are plan views.

始めに、図３に示すように、ダイパッド５と半導体チップ６とをたとえば銀ペーストなどで接着することにより、半導体チップ６がダイパッド５の一方の主表面上に搭載される。そして、半導体チップ６と半導体チップ９とをたとえば銀ペーストなどで接着することにより、半導体チップ６を挟んでダイパッド５の一方の主表面上に半導体チップ９が搭載される。   First, as shown in FIG. 3, the semiconductor chip 6 is mounted on one main surface of the die pad 5 by bonding the die pad 5 and the semiconductor chip 6 with, for example, silver paste. Then, the semiconductor chip 9 is mounted on one main surface of the die pad 5 with the semiconductor chip 6 interposed therebetween by bonding the semiconductor chip 6 and the semiconductor chip 9 with, for example, silver paste.

次に、図４および５に示すように、ダイパッド５を上下逆にし、半導体チップ６の表面の周辺部分に形成された複数のボンディングパッド６ａの各々と、複数のリード３の各々とが、金線７により接続される。すなわち、ボンディングパッド６ａと金線７とが接合され、リード３と金線７とが接合される。ボンディングパッド６ａと金線７との接合時において、半導体チップ６の周辺部分には下向き（図４中下方向）の力が加わる。半導体チップ６の周辺部分に加わる下向きの力の大きさは、通常０．３Ｎ〜１．２Ｎである。この下向きの力は半導体チップ９で受け止められるので、半導体チップ６に撓みや沈み込みのダメージは発生しない。   Next, as shown in FIGS. 4 and 5, the die pad 5 is turned upside down, and each of the plurality of bonding pads 6 a formed on the peripheral portion of the surface of the semiconductor chip 6 and each of the plurality of leads 3 are made of gold. Connected by line 7. That is, the bonding pad 6a and the gold wire 7 are joined, and the lead 3 and the gold wire 7 are joined. When bonding the bonding pad 6 a and the gold wire 7, a downward force (downward in FIG. 4) is applied to the peripheral portion of the semiconductor chip 6. The magnitude of the downward force applied to the peripheral portion of the semiconductor chip 6 is normally 0.3N to 1.2N. Since this downward force is received by the semiconductor chip 9, the semiconductor chip 6 is not bent or submerged.

次に、図６に示すように、半導体チップ６と接触していない側の半導体チップ９の主表面とリード３とに保護シート２０が貼られる。そして、ダイパッド５と、半導体チップ６および９と、金線７と、リード３との各々を封止するためのモールド２ａが形成される。これにより、ダイパッド５からはみ出した半導体チップ９のはみ出し部分９ｂの下（図６中上側）に、モールド２ａが形成される。モールド２ａの形成方式は、トランスファ方式でもポッティング方式でもよい。モールド２ａは、たとえばエポキシ系の熱硬化性の封止用樹脂よりなっている。その後、酸素やアルゴンを用いてモールド２ａがプラズマ処理される。   Next, as shown in FIG. 6, a protective sheet 20 is attached to the main surface of the semiconductor chip 9 that is not in contact with the semiconductor chip 6 and the lead 3. Then, a mold 2a for sealing each of the die pad 5, the semiconductor chips 6 and 9, the gold wire 7, and the lead 3 is formed. Thereby, the mold 2a is formed under the protruding portion 9b of the semiconductor chip 9 protruding from the die pad 5 (upper side in FIG. 6). The molding method of the mold 2a may be a transfer method or a potting method. The mold 2a is made of, for example, an epoxy-based thermosetting sealing resin. Thereafter, the mold 2a is plasma-treated using oxygen or argon.

次に、図７および図８に示すように、ダイパッド５を上下逆にし、半導体チップ９の表面の周辺部分に形成された複数のボンディングパッド９ａの各々と、複数のリード３の各々とが、金線１０により接続される。すなわち、ボンディングパッド９ａと金線１０とが接合され、リード３と金線７とが接合される。   Next, as shown in FIGS. 7 and 8, the die pad 5 is turned upside down, and each of the plurality of bonding pads 9a formed on the peripheral portion of the surface of the semiconductor chip 9 and each of the plurality of leads 3 are Connected by a gold wire 10. That is, the bonding pad 9a and the gold wire 10 are joined, and the lead 3 and the gold wire 7 are joined.

ボンディングパッド９ａと金線１０との接合時に、半導体チップ９の周辺部分には下向き（図７中下方向）の力が加わる。しかし、本実施の形態では、ダイパッド５からはみ出した半導体チップ９のはみ出し部分９ｂの下にモールド２ａが形成されているので、この下向きの力はモールド２ａで受け止められる。したがって、半導体チップ９に撓みや沈み込みは発生しない。   When bonding the bonding pad 9 a and the gold wire 10, a downward force (downward in FIG. 7) is applied to the peripheral portion of the semiconductor chip 9. However, in this embodiment, since the mold 2a is formed under the protruding portion 9b of the semiconductor chip 9 protruding from the die pad 5, this downward force is received by the mold 2a. Therefore, the semiconductor chip 9 does not bend or sink.

その後、図２に示すように、金線１０を封止するためのモールド２ｂが形成される。モールド２ｂはモールド２ａと接触し、モールド２ａを包み込むように形成される。モールド２ｂは、たとえばエポキシ系の熱硬化性の封止用樹脂よりなっており、好ましくはモールド２ａと同じ材料よりなっている。モールド２ｂを形成した後、モールド２ｂから露出しているリード３が任意の形状に加工され、半導体パッケージ１が完成する。   Thereafter, as shown in FIG. 2, a mold 2b for sealing the gold wire 10 is formed. The mold 2b is formed so as to come into contact with the mold 2a and enclose the mold 2a. The mold 2b is made of, for example, an epoxy-based thermosetting sealing resin, and is preferably made of the same material as the mold 2a. After forming the mold 2b, the lead 3 exposed from the mold 2b is processed into an arbitrary shape, and the semiconductor package 1 is completed.

本実施の形態の半導体パッケージ１およびその製造方法によれば、半導体チップ９のはみ出し部分９ｂの下に金線７が存在していても、モールド２ａによって金線７が封止される。このため、はみ出し部分９ｂの下の金線７に妨げられることなく、はみ出し部分９ｂを埋めるモールド２ａによって半導体チップ９を裏面から支えることができる。これにより、ダイパッド５よりも平面面積の大きい半導体チップ９を搭載しても、ボンディングパッド９ａと金線１０との接合時に半導体チップ９に撓みや沈み込みが発生するのを防ぐことができる。したがって、半導体チップ９の形状が制約されずに、半導体チップ９のボンディングパッド９ａと金線１０とを安定して接合することができる。特に、本実施の形態の半導体パッケージ１の製造方法によれば、半導体チップがどのような組み合わせでも安定して接合することができるので、半導体チップの選択の自由度を大きくすることができる。   According to the semiconductor package 1 and the manufacturing method thereof of the present embodiment, even if the gold wire 7 exists under the protruding portion 9b of the semiconductor chip 9, the gold wire 7 is sealed by the mold 2a. For this reason, the semiconductor chip 9 can be supported from the back surface by the mold 2a filling the protruding portion 9b without being hindered by the gold wire 7 below the protruding portion 9b. Thereby, even if the semiconductor chip 9 having a larger planar area than the die pad 5 is mounted, it is possible to prevent the semiconductor chip 9 from being bent or submerged when the bonding pad 9a and the gold wire 10 are joined. Therefore, the bonding pad 9a of the semiconductor chip 9 and the gold wire 10 can be stably bonded without restricting the shape of the semiconductor chip 9. In particular, according to the manufacturing method of the semiconductor package 1 of the present embodiment, since any combination of semiconductor chips can be stably bonded, the degree of freedom in selecting semiconductor chips can be increased.

本実施の形態の半導体パッケージ１は、ダイパッド５と半導体チップ９とに挟まれ、表面にボンディングパッド６ａが形成された半導体チップ６と、ボンディングパッド６ａに接合された金線７とをさらに備えている。   The semiconductor package 1 of the present embodiment further includes a semiconductor chip 6 sandwiched between a die pad 5 and a semiconductor chip 9 and having a bonding pad 6a formed on the surface, and a gold wire 7 bonded to the bonding pad 6a. Yes.

上記製造方法においては、表面にボンディングパッド６ａが形成された半導体チップ６がダイパッド５の一方の主表面上に搭載され、ボンディングパッド６ａと金線７とが接合される。半導体チップ９は半導体チップ６を挟んでダイパッド５の一方の主表面上に搭載される。   In the above manufacturing method, the semiconductor chip 6 having the bonding pad 6a formed on the surface is mounted on one main surface of the die pad 5, and the bonding pad 6a and the gold wire 7 are bonded. The semiconductor chip 9 is mounted on one main surface of the die pad 5 with the semiconductor chip 6 interposed therebetween.

これにより、ダイパッド５の一方の主表面上に２つの半導体チップを積層した構成となり、半導体パッケージ１が複数の半導体チップを備えた構成となるので、半導体パッケージの小型化および多機能化を実現することができる。   As a result, two semiconductor chips are stacked on one main surface of the die pad 5, and the semiconductor package 1 has a plurality of semiconductor chips. Therefore, the semiconductor package can be reduced in size and multifunction. be able to.

本実施の形態の半導体パッケージ１は、モールド２ａと接触して形成されたモールド２ｂをさらに備えている。   The semiconductor package 1 according to the present embodiment further includes a mold 2b formed in contact with the mold 2a.

これにより、モールド２ａで封止した部分以外の部分をモールド２ｂでさらに封止することができる。   Thereby, parts other than the part sealed with the mold 2a can be further sealed with the mold 2b.

本実施の形態の半導体パッケージ１において、モールド２ａとモールド２ｂとはともに同一の材料よりなっている。   In the semiconductor package 1 of the present embodiment, both the mold 2a and the mold 2b are made of the same material.

これにより、半導体チップ６および９の動作時に半導体パッケージ１が高温になった場合に、モールド２ａとモールド２ｂとの間に線膨張係数の違いによる熱応力が発生しにくくなる。また、モールド２ａとモールド２ｂとの吸湿性の違いにより、モールド２ａとモールド２ｂとの間に応力が発生しにくくなる。   Thereby, when the semiconductor package 1 becomes high temperature during the operation of the semiconductor chips 6 and 9, thermal stress due to the difference in linear expansion coefficient between the mold 2a and the mold 2b is hardly generated. Further, the difference in hygroscopicity between the mold 2a and the mold 2b makes it difficult for stress to occur between the mold 2a and the mold 2b.

上記製造方法においては、モールド２ａがプラズマ処理され、プラズマ処理の後に、モールド２ａに接触するモールド２ｂが形成される。   In the above manufacturing method, the mold 2a is subjected to plasma treatment, and after the plasma treatment, the mold 2b that contacts the mold 2a is formed.

これにより、プラズマの物理的な作用によりモールド２ａに付着した異物等を除去することができる。したがって、モールド２ａで封止した部分以外の部分をモールド２ｂによってさらに封止する場合に、モールド２ａとモールド２ａとの接着性を向上することができる。   Thereby, the foreign material adhering to the mold 2a by the physical action of plasma can be removed. Therefore, when the part other than the part sealed with the mold 2a is further sealed with the mold 2b, the adhesion between the mold 2a and the mold 2a can be improved.

なお、本実施の形態の半導体パッケージ１では、半導体チップ６がダイパッド５よりも平面面積が大きい場合について示した。しかしながら、半導体チップ６はダイパッド５よりも平面面積が小さくてもよい。また、半導体パッケージ１が半導体チップ６を備えておらず、オーバーハング構造の半導体チップ９のみを備えていてもよい。   In the semiconductor package 1 of the present embodiment, the case where the semiconductor chip 6 has a larger planar area than the die pad 5 is shown. However, the semiconductor chip 6 may have a smaller planar area than the die pad 5. Further, the semiconductor package 1 may not include the semiconductor chip 6 but may include only the semiconductor chip 9 having an overhang structure.

また、本実施の形態の半導体パッケージ１の製造方法においては、モールド２ａを形成した直後にプラズマ処理を行なう場合について示した。しかしながら、本発明はこのような場合に限定されるものではなく、プラズマ処理はモールド２ｂを形成する前に行なわれればよい。   Moreover, in the manufacturing method of the semiconductor package 1 of this Embodiment, it showed about the case where a plasma process is performed immediately after forming the mold 2a. However, the present invention is not limited to such a case, and the plasma treatment may be performed before forming the mold 2b.

（実施の形態２）
図９は、本発明の実施の形態２における半導体パッケージの構成を概略的に示す断面図である。 (Embodiment 2)
FIG. 9 is a cross sectional view schematically showing a configuration of the semiconductor package in the second embodiment of the present invention.

図９に示すように、本実施の形態の半導体パッケージ１１において、半導体チップ９は図示しない銀ペーストにより固着されてダイパッド５の一方の主表面（図９中下側）上に搭載されている。また、半導体チップ６は図示しない銀ペーストにより固着されてダイパッド５の他方の主表面（図９中上側）上に搭載されている。半導体チップ９の平面面積はダイパッド５の平面面積よりも大きく、半導体チップ６の平面面積はダイパッド５の平面面積よりも小さい。   As shown in FIG. 9, in the semiconductor package 11 of the present embodiment, the semiconductor chip 9 is fixed on one main surface (the lower side in FIG. 9) of the die pad 5 by being fixed with a silver paste (not shown). Further, the semiconductor chip 6 is fixed by a silver paste (not shown) and mounted on the other main surface (upper side in FIG. 9) of the die pad 5. The planar area of the semiconductor chip 9 is larger than the planar area of the die pad 5, and the planar area of the semiconductor chip 6 is smaller than the planar area of the die pad 5.

半導体チップ９のはみ出し部分９ｂの下（図９中上側）はモールド２ａによって封止されており、半導体チップ６と、金線７と、ダイパッド５と、半導体チップ９と、リード３との各々も、モールド２ａによって封止されている。金線１０はモールド２ｂによって封止されている。モールド２ａとモールド２ｂとは互いに接触している。   Below the protruding portion 9b (upper side in FIG. 9) of the semiconductor chip 9 is sealed by the mold 2a, and each of the semiconductor chip 6, the gold wire 7, the die pad 5, the semiconductor chip 9, and the lead 3 is also included. The mold 2a is sealed. The gold wire 10 is sealed by the mold 2b. The mold 2a and the mold 2b are in contact with each other.

なお、これ以外の半導体パッケージ１１の構成は、図１および図２に示す実施の形態１の半導体パッケージ１の構成とほぼ同様であるので、同一の構成要素については同一の符号を付し、その説明を省略する。   Since the other configuration of the semiconductor package 11 is substantially the same as the configuration of the semiconductor package 1 of the first embodiment shown in FIGS. 1 and 2, the same components are denoted by the same reference numerals, Description is omitted.

続いて、本実施の形態の半導体パッケージ１１の製造方法について説明する。   Next, a method for manufacturing the semiconductor package 11 of the present embodiment will be described.

図１０〜図１４は、本発明の実施の形態２における半導体パッケージの製造方法を工程順に示す図である。なお、図１０、図１１、図１３、図１４は断面図であり、図１２は平面図である。   10 to 14 are views showing the semiconductor package manufacturing method according to the second embodiment of the present invention in the order of steps. 10, 11, 13, and 14 are sectional views, and FIG. 12 is a plan view.

図１０に示すように、ダイパッド５と半導体チップ９とをたとえば銀ペーストなどで接着することにより、半導体チップ９がダイパッド５の一方の主表面上（図１０中下側）に搭載される。そして、ダイパッド５と半導体チップ６とをたとえば銀ペーストなどで接着することにより、半導体チップ６がダイパッド５の他方の主表面上（図１０中上側）に搭載される。   As shown in FIG. 10, the die pad 5 and the semiconductor chip 9 are bonded to each other with, for example, silver paste, so that the semiconductor chip 9 is mounted on one main surface (lower side in FIG. 10) of the die pad 5. Then, by bonding the die pad 5 and the semiconductor chip 6 with, for example, silver paste, the semiconductor chip 6 is mounted on the other main surface of the die pad 5 (upper side in FIG. 10).

次に、図１１および図１２に示すように、半導体チップ６の表面の周辺部分に形成された複数のボンディングパッド６ａの各々と、複数のリード３の各々とが、金線１０により接続される。すなわち、ボンディングパッド６ａと金線７とが接合され、リード３と金線７とが接合される。ボンディングパッド６ａと金線７との接合時に、半導体チップ６の周辺部分には下向き（図１１中下方向）の力が加わるが、この下向きの力はダイパッド５で受け止められるので、半導体チップ６に撓みや沈み込みは発生しない。   Next, as shown in FIGS. 11 and 12, each of the plurality of bonding pads 6 a formed on the peripheral portion of the surface of the semiconductor chip 6 and each of the plurality of leads 3 are connected by the gold wire 10. . That is, the bonding pad 6a and the gold wire 7 are joined, and the lead 3 and the gold wire 7 are joined. When bonding the bonding pad 6 a and the gold wire 7, a downward force (downward in FIG. 11) is applied to the peripheral portion of the semiconductor chip 6. This downward force is received by the die pad 5. No bending or sinking occurs.

次に、図１３に示すように、ダイパッド５と接触していない側の半導体チップ９の主表面とリード３とに保護シート２０が貼られる。そして、ダイパッド５と、半導体チップ６および９と、金線７と、リード３との各々を封止するためのモールド２ａが形成される。これにより、ダイパッド５からはみ出した半導体チップ９のはみ出し部分９ｂの下（図１３中上側）に、モールド２ａが形成される。その後、酸素やアルゴンを用いてモールド２ａがプラズマ処理される。   Next, as shown in FIG. 13, a protective sheet 20 is attached to the main surface of the semiconductor chip 9 that is not in contact with the die pad 5 and the leads 3. Then, a mold 2a for sealing each of the die pad 5, the semiconductor chips 6 and 9, the gold wire 7, and the lead 3 is formed. Thereby, the mold 2a is formed under the protruding portion 9b of the semiconductor chip 9 protruding from the die pad 5 (upper side in FIG. 13). Thereafter, the mold 2a is plasma-treated using oxygen or argon.

次に、図１４に示すように、ダイパッド５を上下逆にし、半導体チップ９の表面の周辺部分に形成された複数のボンディングパッド９ａの各々と、複数のリード３の各々とが、金線１０により接続される。すなわち、ボンディングパッド９ａと金線１０とが接合され、リード３と金線７とが接合される。   Next, as shown in FIG. 14, the die pad 5 is turned upside down, and each of the plurality of bonding pads 9 a formed on the peripheral portion of the surface of the semiconductor chip 9 and each of the plurality of leads 3 are connected to the gold wire 10. Connected by That is, the bonding pad 9a and the gold wire 10 are joined, and the lead 3 and the gold wire 7 are joined.

ボンディングパッド９ａと金線１０との接合時に、半導体チップ９の周辺部分には下向き（図１４中下方向）の力が加わる。しかし、本実施の形態では、ダイパッド５からはみ出した半導体チップ９のはみ出し部分９ｂの下にモールド２ａが形成されているので、この下向きの力はモールド２ａで受け止められる。したがって、半導体チップ９に撓みや沈み込みは発生しない。   When bonding the bonding pad 9 a and the gold wire 10, a downward force (downward in FIG. 14) is applied to the peripheral portion of the semiconductor chip 9. However, in this embodiment, since the mold 2a is formed under the protruding portion 9b of the semiconductor chip 9 protruding from the die pad 5, this downward force is received by the mold 2a. Therefore, the semiconductor chip 9 does not bend or sink.

その後、図９に示すように、金線１０を封止するためのモールド２ｂが形成される。モールド２ｂはモールド２ａと接触するように形成される。モールド２ｂを形成した後、モールド２ａから露出しているリード３が任意の形状に加工され、半導体パッケージ１が完成する。   Thereafter, as shown in FIG. 9, a mold 2b for sealing the gold wire 10 is formed. The mold 2b is formed so as to be in contact with the mold 2a. After forming the mold 2b, the lead 3 exposed from the mold 2a is processed into an arbitrary shape, and the semiconductor package 1 is completed.

本実施の形態の半導体パッケージ１１は、ダイパッド５の他方の主表面上に搭載され、表面にボンディングパッド６ａが形成された半導体チップ６と、ボンディングパッド６ａに接合された金線７とをさらに備えている。   The semiconductor package 11 of the present embodiment further includes a semiconductor chip 6 mounted on the other main surface of the die pad 5 and having a bonding pad 6a formed on the surface, and a gold wire 7 bonded to the bonding pad 6a. ing.

本実施の形態の半導体パッケージ１１の製造方法は、表面にボンディングパッド６ａが形成された半導体チップ６がダイパッドの他方の主表面上に搭載され、ボンディングパッド６ａと金線７とが接合される。   In the manufacturing method of the semiconductor package 11 of the present embodiment, the semiconductor chip 6 having the bonding pad 6a formed on the surface is mounted on the other main surface of the die pad, and the bonding pad 6a and the gold wire 7 are bonded.

これにより、ダイパッド５の２つの主表面上の各々に半導体チップを積層した構成となり、半導体パッケージ１が複数の半導体チップを備えた構成となるので、半導体パッケージの小型化および多機能化を実現することができる。   Thus, the semiconductor chip is stacked on each of the two main surfaces of the die pad 5, and the semiconductor package 1 is configured to include a plurality of semiconductor chips. Therefore, the semiconductor package can be reduced in size and multifunction. be able to.

なお、本実施の形態においては、オーバーハング構造の半導体チップ９がダイパッド５の図９中下側に配置されており、半導体チップ６がダイパッド５の図９中上側に配置されている半導体パッケージ１１の製造方法について示した。しかしながら、本発明はこのような場合の他、たとえば図１５に示すような半導体パッケージ１２の製造方法にも適用することができる。図１５に示す半導体パッケージ１２では、オーバーハング構造の半導体チップ９が図１５中上側に配置されており、半導体チップ６が図１５中下側に配置されている。なお、これ以外の半導体パッケージ１２の構成は、図９に示す半導体パッケージ１１の構成とほぼ同様であるので、同一の部材には同一の符号を付し、その説明を省略する。   In the present embodiment, the overhanging semiconductor chip 9 is disposed on the lower side of the die pad 5 in FIG. 9, and the semiconductor chip 6 is disposed on the upper side of the die pad 5 in FIG. 9. It showed about the manufacturing method. However, the present invention can be applied to a method for manufacturing the semiconductor package 12 as shown in FIG. In the semiconductor package 12 shown in FIG. 15, the semiconductor chip 9 having an overhang structure is arranged on the upper side in FIG. 15, and the semiconductor chip 6 is arranged on the lower side in FIG. Since the other configuration of the semiconductor package 12 is substantially the same as the configuration of the semiconductor package 11 shown in FIG. 9, the same members are denoted by the same reference numerals, and the description thereof is omitted.

（実施の形態３）
図１６は、本発明の実施の形態３における半導体パッケージの構成を概略的に示す断面図である。 (Embodiment 3)
FIG. 16 is a cross sectional view schematically showing a configuration of the semiconductor package in the third embodiment of the present invention.

図１６に示すように、本実施の形態の半導体パッケージ１３においては、半導体チップ６と半導体チップ９との間にスペーサ１５が配置されている。このようにスペーサ１５を配置することにより、半導体チップ９とダイパッド５との間にダイパッド５よりも平面面積の小さい半導体チップ６を配置しても、半導体チップ６とリード３とを金線７で接続することができる。   As shown in FIG. 16, in the semiconductor package 13 of the present embodiment, a spacer 15 is disposed between the semiconductor chip 6 and the semiconductor chip 9. By arranging the spacer 15 in this way, even if the semiconductor chip 6 having a smaller plane area than the die pad 5 is arranged between the semiconductor chip 9 and the die pad 5, the semiconductor chip 6 and the lead 3 are connected by the gold wire 7. Can be connected.

本実施の形態の半導体パッケージ１３は、たとえば以下の製造方法により製造される。   The semiconductor package 13 of the present embodiment is manufactured by, for example, the following manufacturing method.

始めに、半導体チップ６がダイパッド５の一方の主表面上に搭載され、半導体チップ６の表面の周辺部分に形成された複数のボンディングパッド６ａの各々と、複数のリード３の各々とが、金線７により接続される。次に、半導体チップ６の表面上にスペーサ１５が搭載され、スペーサ１５の表面上に半導体チップ９が搭載される。次に、スペーサ１５からはみ出した半導体チップ９のはみ出し部分９ｂの下（図１６中下側）に、モールド２ａが形成される。次に、半導体チップ９の表面の周辺部分に形成された複数のボンディングパッド９ａの各々と、複数のリード３の各々とが、金線１０により接続される。その後、金線１０を封止するためのモールド２ｂが形成される。モールド２ｂはモールド２ａと接触し、モールド２ａを包み込むように形成される。そして、モールド２ｂから露出しているリード３が任意の形状に加工され、半導体パッケージ１３が完成する。   First, the semiconductor chip 6 is mounted on one main surface of the die pad 5, and each of the plurality of bonding pads 6a formed on the peripheral portion of the surface of the semiconductor chip 6 and each of the plurality of leads 3 are made of gold. Connected by line 7. Next, the spacer 15 is mounted on the surface of the semiconductor chip 6, and the semiconductor chip 9 is mounted on the surface of the spacer 15. Next, the mold 2a is formed below the protruding portion 9b of the semiconductor chip 9 protruding from the spacer 15 (lower side in FIG. 16). Next, each of the plurality of bonding pads 9 a formed on the peripheral portion of the surface of the semiconductor chip 9 and each of the plurality of leads 3 are connected by the gold wire 10. Thereafter, a mold 2b for sealing the gold wire 10 is formed. The mold 2b is formed so as to come into contact with the mold 2a and enclose the mold 2a. Then, the lead 3 exposed from the mold 2b is processed into an arbitrary shape, and the semiconductor package 13 is completed.

なお、これ以外の半導体パッケージ１３の構成およびその製造方法は、図１〜８に示す実施の形態１の半導体パッケージ１の構成およびその製造方法とほぼ同様であるので、同一の構成要素については同一の符号を付し、その説明を省略する。   The other configuration of the semiconductor package 13 and the manufacturing method thereof are substantially the same as the configuration and manufacturing method of the semiconductor package 1 of the first embodiment shown in FIGS. The description is omitted.

本実施の形態の半導体パッケージ１およびその製造方法によれば、半導体チップ９のはみ出し部分９ｂの下に金線７が存在していても、モールド２ａによって金線７が封止される。このため、はみ出し部分９ｂの下の金線７に妨げられることなく、はみ出し部分９ｂを埋めるモールド２ａによって半導体チップ９を裏面から支えることができる。これにより、ダイパッド５よりも平面面積の大きい半導体チップ９を搭載しても、ボンディングパッド９ａと金線１０との接合時に半導体チップ９に撓みや沈み込みが発生するのを防ぐことができる。したがって、半導体チップ９の形状が制約されずに、半導体チップ９のボンディングパッド９ａと金線１０とを安定して接合することができる。   According to the semiconductor package 1 and the manufacturing method thereof of the present embodiment, even if the gold wire 7 exists under the protruding portion 9b of the semiconductor chip 9, the gold wire 7 is sealed by the mold 2a. For this reason, the semiconductor chip 9 can be supported from the back surface by the mold 2a filling the protruding portion 9b without being hindered by the gold wire 7 below the protruding portion 9b. Thereby, even if the semiconductor chip 9 having a larger planar area than the die pad 5 is mounted, it is possible to prevent the semiconductor chip 9 from being bent or submerged when the bonding pad 9a and the gold wire 10 are joined. Therefore, the bonding pad 9a of the semiconductor chip 9 and the gold wire 10 can be stably bonded without restricting the shape of the semiconductor chip 9.

以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。   The embodiment disclosed above should be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above embodiments but by the scope of claims, and is intended to include all modifications and variations within the scope and meaning equivalent to the scope of claims.

本発明の実施の形態１における半導体パッケージの構成を概略的に示す平面図である。It is a top view which shows roughly the structure of the semiconductor package in Embodiment 1 of this invention. 図１のＩＩ−ＩＩ線に沿った断面図である。It is sectional drawing along the II-II line of FIG. 本発明の実施の形態１における半導体パッケージの製造方法の第１工程を示す断面図である。It is sectional drawing which shows the 1st process of the manufacturing method of the semiconductor package in Embodiment 1 of this invention. 本発明の実施の形態１における半導体パッケージの製造方法の第２工程を示す断面図である。It is sectional drawing which shows the 2nd process of the manufacturing method of the semiconductor package in Embodiment 1 of this invention. 本発明の実施の形態１における半導体パッケージの製造方法の第２工程を示す平面図である。It is a top view which shows the 2nd process of the manufacturing method of the semiconductor package in Embodiment 1 of this invention. 本発明の実施の形態１における半導体パッケージの製造方法の第３工程を示す断面図である。It is sectional drawing which shows the 3rd process of the manufacturing method of the semiconductor package in Embodiment 1 of this invention. 本発明の実施の形態１における半導体パッケージの製造方法の第４工程を示す断面図である。It is sectional drawing which shows the 4th process of the manufacturing method of the semiconductor package in Embodiment 1 of this invention. 本発明の実施の形態１における半導体パッケージの製造方法の第４工程を示す平面図である。It is a top view which shows the 4th process of the manufacturing method of the semiconductor package in Embodiment 1 of this invention. 本発明の実施の形態２における半導体パッケージの構成を概略的に示す断面図である。It is sectional drawing which shows schematically the structure of the semiconductor package in Embodiment 2 of this invention. 本発明の実施の形態２における半導体パッケージの製造方法の第１工程を示す断面図である。It is sectional drawing which shows the 1st process of the manufacturing method of the semiconductor package in Embodiment 2 of this invention. 本発明の実施の形態２における半導体パッケージの製造方法の第２工程を示す断面図である。It is sectional drawing which shows the 2nd process of the manufacturing method of the semiconductor package in Embodiment 2 of this invention. 本発明の実施の形態２における半導体パッケージの製造方法の第２工程を示す平面図である。It is a top view which shows the 2nd process of the manufacturing method of the semiconductor package in Embodiment 2 of this invention. 本発明の実施の形態２における半導体パッケージの製造方法の第３工程を示す断面図である。It is sectional drawing which shows the 3rd process of the manufacturing method of the semiconductor package in Embodiment 2 of this invention. 本発明の実施の形態２における半導体パッケージの製造方法の第４工程を示す断面図である。It is sectional drawing which shows the 4th process of the manufacturing method of the semiconductor package in Embodiment 2 of this invention. 本発明の実施の形態２における半導体パッケージの他の構成を概略的に示す断面図である。It is sectional drawing which shows schematically the other structure of the semiconductor package in Embodiment 2 of this invention. 本発明の実施の形態３における半導体パッケージの構成を概略的に示す断面図である。It is sectional drawing which shows roughly the structure of the semiconductor package in Embodiment 3 of this invention.

符号の説明Explanation of symbols

１，１１〜１３ 半導体パッケージ、２ａ，２ｂ モールド、３ リード、５ ダイパッド、６，９ 半導体チップ、６ａ，９ａ ボンディングパッド、７，１０ 金線、９ｂ はみ出し部分、１５ スペーサ、２０ 保護シート。   1,11-13 semiconductor package, 2a, 2b mold, 3 lead, 5 die pad, 6,9 semiconductor chip, 6a, 9a bonding pad, 7, 10 gold wire, 9b protruding portion, 15 spacer, 20 protective sheet.

Claims (9)

表面に第１の電極が形成された第１の半導体チップを備える半導体装置の製造方法であって、
フレームの一方の主表面上に前記フレームよりも平面面積の大きい前記第１の半導体チップを搭載する工程と、
前記フレームからはみ出した前記第１の半導体チップのはみ出し部分の下に第１の樹脂層を形成する形成工程と、
前記形成工程の後に、前記第１電極と第１の導線とを接合する工程とを含む、半導体装置の製造方法。 A method for manufacturing a semiconductor device comprising a first semiconductor chip having a first electrode formed on a surface thereof,
Mounting the first semiconductor chip having a larger planar area than the frame on one main surface of the frame;
Forming a first resin layer under a protruding portion of the first semiconductor chip protruding from the frame;
A method for manufacturing a semiconductor device, comprising a step of bonding the first electrode and the first conductive wire after the forming step. 表面に第２の電極が形成された第２の半導体チップを前記フレームの一方の主表面上に搭載する工程と、
前記第２電極と第２の導線とを接合する工程とをさらに含み、
前記第１の半導体チップは前記第２の半導体チップを挟んで前記フレームの一方の主表面上に搭載される、請求項１に記載の半導体装置の製造方法。 Mounting a second semiconductor chip having a second electrode formed on a surface thereof on one main surface of the frame;
Joining the second electrode and the second conducting wire,
The method of manufacturing a semiconductor device according to claim 1, wherein the first semiconductor chip is mounted on one main surface of the frame with the second semiconductor chip interposed therebetween. 表面に第２の電極が形成された第２の半導体チップを前記フレームの他方の主表面上に搭載する工程と、
前記第２電極と第２の導線とを接合する工程とをさらに含む、請求項１に記載の半導体装置の製造方法。 Mounting a second semiconductor chip having a second electrode formed on a surface thereof on the other main surface of the frame;
The method for manufacturing a semiconductor device according to claim 1, further comprising a step of bonding the second electrode and the second conductive wire. 前記第１の樹脂層をプラズマ処理するプラズマ処理工程と、
前記プラズマ処理工程の後に、前記第１の樹脂層に接触する第２の樹脂層を形成する工程とをさらに含む、請求項１〜３のいずれかに記載の半導体装置の製造方法。 A plasma treatment step of plasma treating the first resin layer;
The method for manufacturing a semiconductor device according to claim 1, further comprising a step of forming a second resin layer in contact with the first resin layer after the plasma treatment step. フレームと、
前記フレームよりも平面面積が大きく、表面に第１電極が形成された第１の半導体チップと、
前記第１電極に接合された第１導線とを備え、
前記第１の半導体チップは前記フレームの一方の主表面上に搭載されており、
前記フレームからはみ出した前記第１の半導体チップのはみ出し部分の下を封止するための第１の樹脂層を備える、半導体装置。 Frame,
A first semiconductor chip having a larger planar area than the frame and having a first electrode formed on the surface;
A first conductor joined to the first electrode;
The first semiconductor chip is mounted on one main surface of the frame;
A semiconductor device comprising: a first resin layer for sealing under a protruding portion of the first semiconductor chip protruding from the frame. 前記フレームと前記第１の半導体チップとに挟まれ、表面に第２電極が形成された第２の半導体チップと、
前記第２電極に接合された第２導線とをさらに備える、請求項５に記載の半導体装置。 A second semiconductor chip sandwiched between the frame and the first semiconductor chip and having a second electrode formed on the surface;
The semiconductor device according to claim 5, further comprising a second conducting wire joined to the second electrode. 前記フレームの他方の主表面上に搭載され、表面に第２の電極が形成された第２の半導体チップと、
前記第２電極に接合された第２導線とをさらに備える、請求項５に記載の半導体装置。 A second semiconductor chip mounted on the other main surface of the frame and having a second electrode formed on the surface;
The semiconductor device according to claim 5, further comprising a second conducting wire joined to the second electrode. 前記第１の樹脂層と接触して形成された第２の樹脂層をさらに備える、請求項５〜７のいずれかに記載の半導体装置。   The semiconductor device according to claim 5, further comprising a second resin layer formed in contact with the first resin layer. 前記第１の樹脂層と前記第２の樹脂層とはともに同一の材料よりなる、請求項８に記載の半導体装置。   The semiconductor device according to claim 8, wherein both the first resin layer and the second resin layer are made of the same material.
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