JP2005252572A - ポリフェーズフィルタ - Google Patents
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Abstract
【解決手段】抵抗と容量とを直列接続した8組の直列回路を順次接続して、出力端から互いに90°位相差を有し等振幅の信号へ分配して出力するブリッジ回路を構成し、各直列回路の抵抗と容量との接続点をそれぞれ第1から第8の入力端30a〜30hとし、8組の直列回路同士の接続点を第1から第8の出力端40a〜40hとし、隣り合う第1と第2の入力端および第5と第6の入力端を共通接続して第1と第3の入力端子31a,31cと正相の高周波差動信号を供給し、隣り合う第3と第4の入力端および第7と第8の入力端を共通接続して第2と第4の入力端子31b,31dとし逆相の高周波差動信号を供給し、第1から第8の出力端から出力信号を取り出す。
【選択図】図1
Description
を満たす周波数において、4つの出力端子から位相差90°で、かつ等振幅な4つの信号が出力される。
図1は、この発明の実施の形態1に係るポリフェーズフィルタの構成を示す回路図である。図1に示す実施の形態1に係るポリフェーズフィルタは、抵抗と容量とを直列接続した8組の直列回路を順次接続して、入力端から入力された信号を出力端から互いに90°位相差を有し等振幅の信号へ分配して出力するブリッジ回路を構成したものである。
図4は、この発明の実施の形態2に係るポリフェーズフィルタの構成を示す回路図である。図4に示す実施の形態2に係るポリフェーズフィルタは、図1に示すポリフェーズフィルタを複数(2つ)備え、前段のポリフェーズフィルタの出力端に対向して後段のポリフェーズフィルタの入力端を順次接続して、複数個(2個)縦続接続したものである。
図5は、この発明の実施の形態3に係るポリフェーズフィルタの半導体基板上のレイアウトを示したものである。なお、図5に示すレイアウトは、図1に示す1段のポリフェーズフィルタに対応し、図1と同一部分は同一符号を付して示している。この図5に示すレイアウトでは、第1、第2、第5、第6の容量201a、201b、201e、201fを四角形の頂点を形成するように配置し、第2および第5の容量201b、201eの間に第3および第4の容量201c、201dを配置し、第6および第1の容量201f、201aの間に第7および第8の容量201g、201hを配置し、第1から第8の抵抗101a〜101hを第1から第8の容量201a〜201hの間に配置し、ポリフェーズフィルタを構成する抵抗101a〜101hおよび容量201a〜201hをすべて長さの等しい配線で接続している。
図6は、この発明の実施の形態4に係るポリフェーズフィルタの半導体基板上のレイアウトを示したものである。なお、図6に示すレイアウトは、図1に示す1段のポリフェーズフィルタに対応し、図1と同一部分は同一符号を付して示している。この図6に示すレイアウトでは、第1、第3、第5、第7の容量201a、201c、201e、201gを四角形の頂点を形成するように配置し、前記第1および第3の容量201a、201cの間に前記第2の容量201bを配置し、前記第3および第5の容量201c、201eの間に前記第4の容量201dを配置し、前記第5および第7の容量201e、201gの間に前記第6の容量201fを配置し、前記第7および第1の容量201g、201aの間に前記第8の容量201hを配置し、第1から第8の抵抗101a〜101hを第1から第8の容量201a〜201hの間に配置し、ポリフェーズフィルタを構成する抵抗101a〜101hおよび容量201a〜201hをすべて長さの等しい配線で接続している。
図7は、この発明の実施の形態5に係るポリフェーズフィルタの半導体基板上のレイアウトを示したものである。図7に示すポリフェーズフィルタは、図1において、抵抗101eと容量201eの直列回路を含み当該直列回路より下の構成を省いて4組の直列回路よりなるポリフェーズフィルタの半導体基板上のレイアウトを示している。
図8は、この発明の実施の形態6に係るポリフェーズフィルタの半導体基板上のレイアウトを示したものである。図8に示す実施の形態6に係るポリフェーズフィルタは、図7に示すポリフェーズフィルタを複数(2つ)備え、前段のポリフェーズフィルタの出力端に対向して後段のポリフェーズフィルタの入力端を順次接続して、複数個縦続接続したものである。
Claims (9)
- 抵抗と容量とを直列接続した4×n(nは2以上の整数)組の直列回路を順次接続して、入力端から入力された信号を出力端から互いに90°位相差を有し等振幅の信号へ分配して出力するブリッジ回路を構成したポリフェーズフィルタ。
- 請求項1に記載のポリフェーズフィルタにおいて、
前記ブリッジ回路は、抵抗と容量とを直列接続した8組の直列回路により構成した
ことを特徴とするポリフェーズフィルタ。 - 請求項2に記載のポリフェーズフィルタにおいて、
前記直列回路における抵抗と容量との接続点を入力端とし、前記8組の直列回路同士の接続点を出力端とし、
順次接続される直列回路の入力端における隣り合う第1と第2の入力端、および隣り合う第5と第6の入力端に第1の入力信号が供給され、
順次接続される直列回路の入力端における隣り合う第3と第4の入力端、および隣り合う第7と第8の入力端に第2の入力信号が供給され、
前記第1ないし第8の出力端から出力信号を取り出す
ことを特徴とするポリフェーズフィルタ。 - 請求項3に記載のポリフェーズフィルタにおいて、
前記出力端のうち、位相差及び振幅誤差の小さい組の出力端を選択して出力する
ことを特徴とするポリフェーズフィルタ。 - 請求項3に記載のポリフェーズフィルタを複数備え、前段のポリフェーズフィルタの出力端に対向して後段のポリフェーズフィルタの入力端を順次接続して、複数個縦続接続した
ことを特徴とするポリフェーズフィルタ。 - 請求項3に記載のポリフェーズフィルタにおいて、
順次接続される直列回路の第1、第2、第5、第6の容量を四角形の頂点を形成するように配置し、第2と第5の容量の間に第3と第4の容量を配置し、第6と第1の容量の間に第7と第8の容量を配置し、順次接続される直列回路の第1から第8の抵抗を第1から第8の容量の間に配置し、前記抵抗と前記容量をすべて等しい長さの配線で接続した
ことを特徴とするポリフェーズフィルタ。 - 請求項3に記載のポリフェーズフィルタにおいて、
順次接続される直列回路の第1、第3、第5、第7の容量を四角形の頂点を形成するように配置し、第1と第3の容量の間に第2の容量を配置し、第3と第5の容量の間に第4の容量を配置し、第5と第7の容量の間に第6の容量を配置し、第7と第1の容量の間に第8の容量を配置し、順次接続される直列回路の第1から第8の抵抗を第1から第8の容量の間に配置し、前記抵抗と前記容量をすべて等しい長さの配線で接続した
ことを特徴とするポリフェーズフィルタ。 - 抵抗と容量を直列接続した4組の直列回路を順次接続して、入力端から入力された信号を出力端から互いに90°位相差を有し等振幅の信号へ分配して出力するブリッジ回路を構成したポリフェーズフィルタにおいて、
前記4組の直列回路の容量を四角形の頂点を形成するように配置し、前記4組の直列回路の抵抗を前記四角形の辺を形成するように前記容量の間に配置し、前記抵抗および前記容量をすべて等しい長さの配線で接続し、
前記直列回路における抵抗と容量の接続点を入力端とし、前記4組の直列回路同士の接続点を出力端とし、
順次接続される直列回路の入力端における第1と第3の入力端に第1の入力信号が供給され、
順次接続される直列回路の入力端における第2と第4の入力端に第2の入力信号が供給され、
前記第1ないし第4の出力端から出力信号を取り出す
ことを特徴とするポリフェーズフィルタ。 - 請求項8に記載のポリフェーズフィルタを複数備え、前段のポリフェーズフィルタの出力端に対向して後段のポリフェーズフィルタの入力端を順次接続して、複数個縦続接続した
ことを特徴とするポリフェーズフィルタ。
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