JP2005243835A - Chip electronic component - Google Patents
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Abstract
Description
本発明は、例えば表面実装型の積層セラミックコンデンサのように、両端部に外部電極を備えたチップ型電子部品に関し、詳しくは、外部電極が改良されたチップ型電子部品に関する。 The present invention relates to a chip-type electronic component having external electrodes at both ends, such as a surface-mount type multilayer ceramic capacitor, and more particularly to a chip-type electronic component having an improved external electrode.
近年、電子機器の小型化に伴い、積層セラミックコンデンサをはじめとする様々なチップ型電子部品に対し、一層の小型化が求められている。
ところで、チップ型電子部品の代表的なものの1つである積層セラミックコンデンサ50は、例えば、図2に示すように、セラミック素子51中に、複数の内部電極52a,52bがセラミック層53を介して積層され、かつ、セラミック層53を介して互いに対向する内部電極52a,52bが交互にセラミック素子51の逆側の端面54a,54bに引き出されて、該端面に形成された外部電極55a,55bに接続された構造を有している。
In recent years, with the miniaturization of electronic devices, there is a demand for further miniaturization of various chip-type electronic components such as multilayer ceramic capacitors.
Incidentally, a multilayer
そして、外部電極55a,55bは、通常、焼結金属層からなる外部電極本体56a,56bの表面に、はんだ喰われを抑制するためのNiめっき膜57a,57bを形成し、さらに、その上に、はんだ付け性を向上させるためのSnめっき膜58a,58bを形成した構成とされることが多い。
And
このようなチップ型電子部品(積層セラミックコンデンサ)50の小型化が進行すると、チップ型電子部品50を溶融はんだを用いてプリント回路基板などに実装する場合に、溶融はんだの表面張力によりチップ型電子部品50が、外部電極55a,55bの一方が上方を向くように起立する、いわゆるツームストーン現象が発生しやすくなる。
When the chip-type electronic component (multilayer ceramic capacitor) 50 is downsized, when the chip-type
そこで、上述のようなツームストーン現象の問題を解決するとともに、はんだ喰われを抑制、防止するために、導電ペーストを塗布、焼き付けすることにより形成される外部電極本体(焼結金属層)56a,56bと、該焼給金属層56a,56b上に形成されたNiめっき膜57a,57bの厚さ、及び厚さの比を制御する方法が提案されている(特許文献1)。
Therefore, in order to solve the above-mentioned problem of the tombstone phenomenon and to suppress and prevent the erosion of the solder, the external electrode body (sintered metal layer) 56a formed by applying and baking a conductive paste. 56b and a method of controlling the thickness and ratio of the thickness of the
さらに、特許文献1には、外部電極(焼結金属層)の形状、すなわち、エッジ部における外表面の曲率半径を規定する方法も提案されている。
Further,
しかしながら、上述のようなツームストーン現象は、チップ型電子部品の実装時の位置ずれなど、何らかの原因で両端側の外部電極のはんだに対する濡れ状態に偏りが生じた場合に、溶融はんだの表面張力により起こるものであって、外部電極本体(焼結金属層)56a,56bと、該焼結金属層56a,56b上に形成されたNiめっき膜57a,57bの厚さ、及び厚さの比を制御する方法、あるいは、外部電極(焼結金属層)のエッジ部における外表面の曲率半径を規定する方法だけでは、必ずしも十分にツームストーン現象の発生を抑制することができない場合が生じるという問題点がある。
本発明は、従来のチップ型電子部品よりもさらに確実にツームストーン現象の発生を抑制、防止することが可能な、実装信頼性の高いチップ型電子部品を提供することを目的とする。 It is an object of the present invention to provide a chip-type electronic component with high mounting reliability that can more reliably suppress and prevent the occurrence of the tombstone phenomenon than the conventional chip-type electronic component.
上記課題を解決するために、本発明(請求項1)のチップ型電子部品は、
電子部品素子の両端部に、端面から該端面に続く側面にまで回り込むように配設され、表面にめっき膜が形成された外部電極を備えたチップ型電子部品であって、
電子部品素子の側面に回り込んだ外部電極の側面部分の表面粗さ:Ra1が1.0μm以下であり、かつ、電子部品素子の端面に配設された外部電極の端面部分の表面粗さ:Ra2が、前記側面部分の表面粗さ:Ra1より大きいこと
を特徴としている。
In order to solve the above problems, a chip-type electronic component of the present invention (Claim 1)
A chip-type electronic component provided with external electrodes disposed on both ends of the electronic component element so as to wrap around from the end surface to the side surface continuing to the end surface, and having a plating film formed on the surface,
Surface roughness of the side surface portion of the external electrode that wraps around the side surface of the electronic component element: Ra1 is 1.0 μm or less, and the surface roughness of the end surface portion of the external electrode disposed on the end surface of the electronic component element: Ra2 is larger than the surface roughness Ra1 of the side surface portion.
また、請求項2のチップ型電子部品は、前記外部電極の前記端面部分に表面処理を施すことにより、前記端面部分の表面粗さ:Ra2を、前記側面部分の表面粗さ:Ra1より1.2倍以上大きくしたことを特徴としている。 Further, in the chip-type electronic component according to the second aspect, the end surface portion of the external electrode is subjected to a surface treatment so that the surface roughness Ra2 of the end surface portion is set to 1. from the surface roughness Ra1 of the side surface portion. The feature is that it is larger than twice.
また、請求項3のチップ型電子部品は、前記外部電極の表面に形成されためっき膜が、少なくとも外部電極の表面に形成されたNiまたはNi合金めっき膜と、該NiまたはNi合金めっき膜上に形成されたSnめっき膜またはSn合金めっき膜を備えており、かつ、前記外部電極の前記側面部分のNiまたはNi合金めっき膜厚が、前記端面部分のNiまたはNi合金めっき膜厚より厚いことを特徴としている。
The chip-type electronic component according to
また、請求項4のチップ型電子部品は、前記外部電極の前記側面部分のNiまたはNi合金めっき膜厚が、前記端面部分のNiまたはNi合金めっき膜厚の1.5倍以上であることを特徴としている。 Further, in the chip-type electronic component according to claim 4, the Ni or Ni alloy plating film thickness of the side surface portion of the external electrode is 1.5 times or more of the Ni or Ni alloy plating film thickness of the end surface portion. It is a feature.
本発明(請求項1)のチップ型電子部品は、電子部品素子の側面に回り込んだ外部電極の側面部分の表面粗さ:Ra1を1.0μm以下とし、かつ、電子部品素子の端面に配設された外部電極の端面部分の表面粗さ:Ra2を、側面部分の表面粗さ:Ra1より大きくしているので、例えば、プリント回路基板のランド電極に外部電極をはんだ付けすることによりチップ型電子部品を実装する場合に、溶融はんだが、外部電極の端面部分よりも、プリント配線基板のランド電極と対向する外部電極の下面側面に回り込みやすくなり、チップ型電子部品が立ち上がる、いわゆるツームストーン現象の発生を効率よく抑制、防止することができる。 The chip-type electronic component of the present invention (Claim 1) has a surface roughness Ra1 of 1.0 μm or less at the side surface portion of the external electrode that wraps around the side surface of the electronic component element, and is disposed on the end surface of the electronic component element. Since the surface roughness Ra2 of the end surface portion of the external electrode provided is larger than the surface roughness Ra1 of the side surface portion, for example, the chip type is formed by soldering the external electrode to the land electrode of the printed circuit board. When electronic components are mounted, the so-called tombstone phenomenon, in which molten solder tends to wrap around the bottom surface of the external electrode facing the land electrode of the printed wiring board rather than the end surface of the external electrode, and the chip-type electronic component rises. Can be efficiently suppressed and prevented.
すなわち、ツームストーン現象は、溶融はんだを用いてプリント回路基板などにチップ型電子部品を実装する場合に、例えば、実装時のチップ型電子部品の位置ずれなどの理由により、左右の外部電極のはんだに対する濡れ状態に偏りが生じた場合の表面張力などにより発生するものであり、実装時にチップ型電子部品の下面側となる外部電極の側面部分よりも、チップ型電子部品(電子部品素子)の端面に配設された外部電極の端面部分が先に溶融はんだに濡れることによって、チップ型電子部品を立ち上がらせるように力が働くことによって発生するものである。
したがって、本願請求項1のチップ型電子部品のように、実装時にチップ型電子部品の下面側となる外部電極の側面部分の表面粗さ:Ra1を、電子部品素子の端面に配設された外部電極の端面部分の表面粗さ:Ra2よりも小さくする(Ra1<Ra2とする)ことにより、溶融はんだが、外部電極の端面部分よりも表面が滑らかな外部電極の側面部分(ランド電極と対向する下面部分)に回り込みやすくして、ツームストーン現象の発生を効率よく抑制、防止することが可能になる。
In other words, the tombstone phenomenon is caused when the chip-type electronic component is mounted on a printed circuit board or the like using molten solder. For example, due to the positional displacement of the chip-type electronic component during mounting, The surface of the chip-type electronic component (electronic component element) rather than the side surface portion of the external electrode that becomes the lower surface side of the chip-type electronic component during mounting is generated due to surface tension, etc., when the wetting state is uneven This occurs when the end face portion of the external electrode disposed on the surface of the external electrode is wetted with the molten solder first, and a force acts to raise the chip-type electronic component.
Therefore, as in the chip-type electronic component of
また、請求項2のチップ型電子部品のように、外部電極の端面部分に表面処理を施すことにより、端面部分の表面粗さ:Ra2を、側面部分の表面粗さ:Ra1より1.2倍以上大きくした場合、さらに確実に、外部電極の端面部分よりも外部電極の側面部分(ランド電極と対向する下面部分)に溶融はんだを回り込ませやすくなり、ツームストーン現象の発生をさらに効率よく抑制、防止することができるようになる。
なお、表面処理を施すことにより、端面部分の表面粗さ:Ra2を、側面部分の表面粗さ:Ra1より大きくする方法としては、サンドブラスト法により端面部分の表面粗さ:Ra2を粗くする方法、エッチングにより、端面部分の表面粗さ:Ra2及び側面部分の表面粗さ:Ra1を変化させる方法、焼結金属層からなる外部電極本体を形成する際に、導電ペーストを塗布した後、端面を板に当てて、表面粗さを粗くすることにより、端面部分の表面粗さ:Ra2を粗くする方法などの方法が挙げられるが、その具体的な方法に特別の制約はない。
Further, as in the chip-type electronic component of claim 2, by subjecting the end surface portion of the external electrode to surface treatment, the surface roughness of the end surface portion: Ra2 is 1.2 times the surface roughness of the side surface portion: Ra1. If it is larger than this, the solder will more easily flow around to the side surface portion of the external electrode (the lower surface portion facing the land electrode) than the end surface portion of the external electrode, and the occurrence of the tombstone phenomenon will be more efficiently suppressed. Can be prevented.
In addition, as a method of making the surface roughness Ra2 of the end face portion larger than the surface roughness Ra1 of the side face portion by performing the surface treatment, a method of roughening the surface roughness Ra2 of the end face portion by sandblasting, The method of changing the surface roughness Ra2 and the surface roughness Ra1 of the side surface portion by etching, and forming the external electrode body made of the sintered metal layer, after applying the conductive paste, the end surface plate In this case, a method such as a method of roughening the surface roughness Ra2 of the end face portion by increasing the surface roughness is mentioned, but there is no particular limitation on the specific method.
また、請求項3のチップ型電子部品のように、外部電極の表面に形成されためっき膜が、少なくとも外部電極の表面に形成されたNiまたはNi合金めっき膜と、該NiまたはNi合金めっき膜上に形成されたSnめっき膜またはSn合金めっき膜を備えている場合において、外部電極の側面部分のNiまたはNi合金めっき膜厚を、端面部分のNiまたはNi合金めっき膜厚より厚くした場合、さらに、外部電極の端面部分よりも外部電極の側面部分(ランド電極と対向する下面部分)に溶融はんだを回り込ませやすくすることが可能になり、本発明をさらに実効あらしめることができる。
なお、一般に外部電極のはんだ濡れ性は、NiまたはNi合金めっき膜厚の影響を大きく受けることが知られており、はんだ喰われを防止するために形成されるNiまたはNi合金めっき膜の膜厚が厚いほどはんだ濡れ性が良くなることが知られている。したがって、チップ型電子部品の端面部分より側面部分のNiまたはNi合金めっき膜の膜厚を厚くすることにより、端面部分が先にはんだに濡れることを抑制、防止して、ツームストーン現象の発生を効率よく抑制、防止することが可能になる。
Further, as in the chip-type electronic component according to
In general, it is known that the solder wettability of the external electrode is greatly affected by the Ni or Ni alloy plating film thickness, and the film thickness of the Ni or Ni alloy plating film formed to prevent solder erosion. It is known that the thicker the solder, the better the solder wettability. Therefore, by increasing the film thickness of the Ni or Ni alloy plating film on the side surface part from the end surface part of the chip-type electronic component, it is possible to suppress and prevent the end surface part from getting wet with the solder first, and to generate the tombstone phenomenon. It becomes possible to suppress and prevent efficiently.
また、請求項4のように、外部電極の側面部分のNiまたはNi合金めっき膜厚を、端面部分のNiまたはNi合金めっき膜厚の1.5倍以上とすることにより、溶融はんだを、外部電極の端面部分よりも外部電極の側面部分(ランド電極と対向する下面部分)に回り込ませやすくなり、ツームストーン現象が発生することをさらに効率よく抑制、防止することが可能になる。 Further, as described in claim 4, by setting the Ni or Ni alloy plating film thickness of the side surface portion of the external electrode to 1.5 times or more of the Ni or Ni alloy plating film thickness of the end surface portion, It becomes easier to wrap around the side surface portion of the external electrode (the lower surface portion facing the land electrode) than the end surface portion of the electrode, and the occurrence of the tombstone phenomenon can be more efficiently suppressed and prevented.
以下に本発明の実施例を示して、本発明の特徴とするところをさらに詳しく説明する。 Examples of the present invention will be described below to describe the features of the present invention in more detail.
図1は、本発明の一実施例にかかるチップ型電子部品(この実施例では積層セラミックコンデンサ)の正面断面図である。 FIG. 1 is a front sectional view of a chip-type electronic component (in this embodiment, a multilayer ceramic capacitor) according to an embodiment of the present invention.
この積層セラミックコンデンサ10は、セラミック素子(電子部品素子)1中に、複数の内部電極2a,2bがセラミック層3を介して積層され、かつ、セラミック焼結体からなるセラミック層3を介して互いに対向する内部電極2a,2bが交互にセラミック素子1の逆側の端面5a,5bに引き出されて、該端面5a,5bから側面5c,5dにまで回り込むように形成された外部電極6,7に接続された構造を有している。
The multilayer
なお、外部電極6,7は、セラミック素子1の端面5a,5bだけでなく、端面5a,5bに隣接する他の面、すなわち上側面5c、下側面5d及び図示しない他の2つの側面にも回り込むように形成されている。
すなわち、外部電極6,7は、それぞれ、端面5a,5b上に形成される端面部分6b,7bと、4つの側面上に形成される側面部分6a,7aから構成されている。
The
That is, each of the
また、上記積層セラミックコンデンサ10は、長さ方向寸法が略0.6mm以下、幅方向寸法が略0.3mm以下、厚み方向寸法が略0.3mm以下の寸法を有している。なお、ここで長さ方向とは、セラミック素子1の互いに対向する端面5a,5bを結ぶ方向をいい、厚み方向とは、セラミック素子1の上側面5cと下側面5dとを結ぶ方向をいい、幅方向とは、長さ方向及び幅方向と直交する方向をいう。
The multilayer
また、この実施例1の積層セラミックコンデンサ10において、外部電極6,7は、それぞれ、端面5a,5b側から導電ペーストを塗布し、焼き付けることにより形成された焼結金属層からなる外部電極本体16a,17aを備えている。外部電極本体(焼結金属層)16a,17aを構成するための上記導電ペーストとしては、銀ペースト、銅ペースト、銀−パラジウム合金ペーストなど、適宜の導電性に優れた金属粉末含有導電ペーストを用いることができる。
In the multilayer
また、外部電極本体(焼結金属層)16a,17aの表面には、はんだ喰われを防止するためにNiめっき膜16b,17bが形成されている。さらに、最外側表面(すなわちNiめっき膜16b,17bの表面)には、はんだ付け性を高めるためにSnめっき膜16c,17cが形成されている。
なお、この実施例1では、易はんだ付け性層としてSnめっき膜を形成したが、Snめっき膜に変えて、Sn−Pb合金めっき膜やはんだめっき膜などの、はんだ付け性に優れた材料からなるめっき膜を形成してもよい。
Further, Ni plating
In Example 1, the Sn plating film was formed as the easily solderable layer, but instead of the Sn plating film, a material having excellent solderability such as a Sn-Pb alloy plating film or a solder plating film was used. A plated film may be formed.
そして、この実施例1では、長さ方向寸法が0.57mm、幅方向寸法が0.27mm、厚み方向寸法が0.27mmのセラミック素子1を用い、外部電極6,7の、端面部分6b,7bの表面粗さ:Ra2と、側面部分6a,7aの表面粗さ:Ra1を表1に示すように異ならせた試料(積層セラミックコンデンサ)を作製した。
ただし、この実施例1では、Niめっき膜厚を2.0μm、Snめっき膜厚を3.0μm一定とした。
In the first embodiment, the
However, in Example 1, the Ni plating film thickness was constant at 2.0 μm and the Sn plating film thickness was constant at 3.0 μm.
なお、外部電極6,7の端面部分6b,7bの表面粗さ:Ra2と、側面部分6a,7aの表面粗さ:Ra1を異ならせるにあたっては、サンドブラスト法により端面部分6b,7bの表面粗さ:Ra2を粗くする方法、エッチングにより、端面部分6b,7bの表面粗さ:Ra2及び側面部分6a,7aの表面粗さ:Ra1を変化させる方法などを用いることが可能であり、その具体的な方法に特別の制約はない。
In order to make the surface roughness Ra2 of the end faces 6b and 7b of the
そして、得られた各試料についてツームストーン現象の発生率を調べた。なお、ツームストーン現象の発生率を調べるにあたっては、試料(積層セラミックコンデンサ)を、高強度はんだペーストが印刷された基板上に実装し、リフロー炉を通過させることにより行った。また、実装時には外部電極の表面粗さ:Ra1,Ra2の条件によってツームストーン発生率に大きな差が出るように、故意に積層セラミックコンデンサの位置を長手方向に50μmずらして実装した。
上述の方法により調べたツームストーン発生率の結果を表1に併せて示す。
なお、表1において、試料番号に*印を付したものは本発明の範囲外の試料である。
And the incidence rate of the tombstone phenomenon was investigated about each obtained sample. In order to examine the occurrence rate of the tombstone phenomenon, a sample (multilayer ceramic capacitor) was mounted on a substrate printed with a high-strength solder paste and passed through a reflow furnace. Further, during mounting, the position of the multilayer ceramic capacitor was intentionally shifted by 50 μm in the longitudinal direction so that a large difference in the tombstone generation rate occurred depending on the condition of the surface roughness of the external electrodes: Ra1 and Ra2.
Table 1 also shows the results of the tombstone incidence determined by the above method.
In Table 1, a sample number marked with * is a sample outside the scope of the present invention.
さらに、比較のため、外部電極6,7の、端面部分6b,7bの表面粗さ:Ra2と、側面部分6a,7aの表面粗さ:Ra1を異ならせないようにして、表2に示すような試料(積層セラミックコンデンサ)を作製した。そして、得られた各試料について同様の方法でツームストーン現象の発生状態を調べた。その結果を表2に併せて示す。
Further, for comparison, as shown in Table 2, the surface roughness Ra2 of the
表1に示すように、外部電極の側面部分の表面粗さ:Ra1を1.0μm以下とし、かつ、外部電極の端面部分の表面粗さ:Ra2を、側面部分の表面粗さ:Ra1より大きくした試料(試料番号1,4,5)ではツームストーン現象の発生率が6%以下と低く、良好な結果が得られた。
As shown in Table 1, the surface roughness of the side surface portion of the external electrode: Ra1 is 1.0 μm or less, and the surface roughness of the end surface portion of the external electrode: Ra2 is larger than the surface roughness of the side surface portion: Ra1. In the samples (
一方、外部電極の側面部分の表面粗さ:Ra1が1.0μmを超えた場合(試料番号7の場合)には、外部電極の端面部分の表面粗さ:Ra2を、側面部分の表面粗さ:Ra1より大きくしても、ツームストーン現象の発生率が25%と高くなることが確認された。 On the other hand, when the surface roughness Ra1 of the external electrode exceeds 1.0 μm (in the case of sample number 7), the surface roughness Ra2 of the end surface of the external electrode is set to the surface roughness of the side surface. : It was confirmed that the occurrence rate of the tombstone phenomenon was as high as 25% even when Ra1 was exceeded.
また、外部電極の端面部分の表面粗さ:Ra2が、側面部分の表面粗さ:Ra1と同じ場合(試料番号2,6の場合)か、または側面部分の表面粗さ:Ra1が端面部分の表面粗さ:Ra2よりも大きい場合(試料番号3の場合)には、側面部分の表面粗さ:Ra1が1.0μm以下の場合にも、良好な結果が得られないことが確認された。 Further, when the surface roughness Ra2 of the end face portion of the external electrode is the same as the surface roughness Ra1 of the side face portion (in the case of sample numbers 2 and 6), or the surface roughness Ra1 of the side face portion is the end face portion. When the surface roughness was larger than Ra2 (in the case of sample number 3), it was confirmed that good results could not be obtained even when the surface roughness Ra1 of the side surface portion was 1.0 μm or less.
また、表2に示すように、外部電極の、端面部分の表面粗さ:Ra2と、側面部分の表面粗さ:Ra1を異ならせない場合には、表面粗さRa1およびRa2を0.2〜0.6μm(実用性が低い条件)と特に低くした場合にのみ良好な結果が得られ、それ以外の条件ではツームストーン現象の発生率が高くなった。なお、表2の試料番号24は、表1の試料番号2と同じ試料であり、また、表2の試料番号25の試料は、表1の試料番号6と同じ試料である。 Further, as shown in Table 2, when the surface roughness Ra2 of the external electrode and the surface roughness Ra1 of the side surface portion of the external electrode are not different from each other, the surface roughness Ra1 and Ra2 are set to 0.2 to Good results were obtained only when the value was particularly low at 0.6 μm (under low practicality), and the incidence of tombstone phenomenon was high under other conditions. Sample No. 24 in Table 2 is the same sample as Sample No. 2 in Table 1, and sample No. 25 in Table 2 is the same sample as Sample No. 6 in Table 1.
この実施例2では、上記実施例1の場合と同様の方法により、図1に示すような、上記実施例1の積層セラミックコンデンサと同様の構成を有する積層セラミックコンデンサを作製した。
また、上記実施例1では、外部電極の端面部分6b,7bの表面粗さ:Ra2と、側面部分6a,7aの表面粗さ:Ra1を異ならせるようにしたが、この実施例2では、表面粗さ:Ra1、Ra2を異ならせることなく、外部電極の端面部分6b,7bと、側面部分6a,7aのめっき膜厚を、表3に示すような範囲で異ならせた。
なお、この実施例2では、表面粗さRa1およびRa2の値を、0.8μm一定とした。
In Example 2, a multilayer ceramic capacitor having the same configuration as the multilayer ceramic capacitor of Example 1 as shown in FIG. 1 was produced by the same method as in Example 1.
In the first embodiment, the surface roughness Ra2 of the end faces 6b and 7b of the external electrode and the surface roughness Ra1 of the side faces 6a and 7a are different from each other. Roughness: Without changing Ra1 and Ra2, the plating film thicknesses of the
In Example 2, the values of the surface roughness Ra1 and Ra2 were kept constant at 0.8 μm.
なお、その他の構成、および製造方法については上記実施例1の場合と同様であることから、重複を避けるため、ここでは説明を省略する。 Since the other configuration and the manufacturing method are the same as those in the first embodiment, the description thereof is omitted here to avoid duplication.
そして、作製した積層セラミックコンデンサについて、上記実施例1の場合と同様の方法でツームストーン現象の発生率を調べた。その結果を表3に併せて示す。
なお、表3において、試料番号に*印を付したものは本発明の範囲外の試料である。
And about the produced multilayer ceramic capacitor, the incidence rate of the tombstone phenomenon was investigated by the method similar to the case of the said Example 1. FIG. The results are also shown in Table 3.
In Table 3, the sample numbers marked with * are samples outside the scope of the present invention.
表3に示すように、外部電極の端面部分のNiめっき膜の厚みよりも側面部分のNiめっき膜の厚みを大きくした試料(試料番号33〜40)では、ツームストーン現象の発生が抑制され、外部電極の端面部分のNiめっき膜の厚みに対して、側面部分のNiめっき膜の厚みを1.5倍以上大きくした試料(試料番号34〜40)では、さらに、ツームストーン現象の発生が抑制されることが確認された。また、Niめっき膜とSnめっき膜においては、前者のNiめっき膜の厚みの影響が大きく、端面部分のSnめっき膜の厚みが側面部分のSnめっき膜の厚みより厚い場合にも、側面部分のNiめっき膜の厚みが端面部分のNiめっき膜の厚みより厚い場合(試料番号37の場合)には、ツームストーン減少の発生が抑制されることが確認された。 As shown in Table 3, in the sample (sample numbers 33 to 40) in which the thickness of the Ni plating film on the side surface portion is larger than the thickness of the Ni plating film on the end surface portion of the external electrode, occurrence of the tombstone phenomenon is suppressed, In the sample (sample numbers 34 to 40) in which the thickness of the Ni plating film on the side surface portion is 1.5 times or more larger than the thickness of the Ni plating film on the end surface portion of the external electrode, the occurrence of the tombstone phenomenon is further suppressed. It was confirmed that Further, in the Ni plating film and the Sn plating film, the influence of the thickness of the former Ni plating film is large, and even when the thickness of the Sn plating film in the end face portion is larger than the thickness of the Sn plating film in the side face portion, When the thickness of the Ni plating film is thicker than the thickness of the Ni plating film at the end face portion (in the case of sample number 37), it was confirmed that occurrence of tombstone reduction was suppressed.
また、Niめっき膜とSnめっき膜の両方が、側面部分において端面部分より厚みが大きい場合(試料番号33,34,38〜40)には、ツームストーン現象の発生が抑制される効果が確実に得られ、さらに、Niめっき膜とSnめっき膜の両方が、側面部分において端面部分より厚みが1.5倍以上大きい場合(試料番号38〜40)には、特に、良好な結果が得られることが確認された。 In addition, when both the Ni plating film and the Sn plating film are thicker at the side surface portions than at the end surface portions (sample numbers 33, 34, 38 to 40), the effect of suppressing the occurrence of the tombstone phenomenon is ensured. Furthermore, when both the Ni plating film and the Sn plating film are 1.5 times or more thicker than the end face part in the side face part (sample numbers 38 to 40), particularly good results can be obtained. Was confirmed.
なお、上記実施例では、積層セラミックコンデンサを例にとって説明したが、本発明は積層セラミックコンデンサに限らず、電子部品素子の両端部に、端面から該端面に続く側面にまで回り込むように配設され、表面にめっき膜が形成された外部電極を備えたチップ型電子部品、例えば、チップ型インダクタ、チップ型バリスタ、チップ型サーミスタ、チップ型抵抗素子およびその他の種々のチップ型電子部品に広く適用することが可能である。 In the above embodiment, the multilayer ceramic capacitor has been described as an example. However, the present invention is not limited to the multilayer ceramic capacitor, and is disposed at both ends of the electronic component element so as to wrap around from the end surface to the side surface following the end surface. Widely applied to chip-type electronic components having external electrodes with plating films formed on the surface thereof, for example, chip-type inductors, chip-type varistors, chip-type thermistors, chip-type resistance elements, and other various chip-type electronic components It is possible.
また、上記実施例では、めっき膜がNiめっき膜、Snめっき膜である場合を例にとって説明したが、めっき膜としてNi合金めっき膜、Sn合金めっき膜を用いるように構成することも可能である。 In the above embodiment, the case where the plating film is a Ni plating film or a Sn plating film has been described as an example. However, a Ni alloy plating film or a Sn alloy plating film may be used as the plating film. .
また、本発明は、Niめっき膜またはNi合金めっき膜、Snめっき膜またはSn合金めっき膜の他に、さらに他のめっき膜を備えた構成とすることも可能である。 In addition, the present invention can be configured to further include other plating films in addition to the Ni plating film, Ni alloy plating film, Sn plating film or Sn alloy plating film.
本発明は、さらにその他の点においても上記実施例に限定されるものではなく、発明の範囲内において種々の応用、変形を加えることが可能である。 The present invention is not limited to the above-described embodiments in other points, and various applications and modifications can be made within the scope of the invention.
上述のように、本発明のチップ型電子部品においては、溶融はんだを用いてプリント回路基板などに実装する場合に、溶融はんだの表面張力によりチップ型電子部品が立ち上がる、いわゆるツームストーン現象の発生を効率よく抑制、防止することができる。
したがって、本発明は、溶融はんだを用いてプリント回路基板などに実装される、チップ型積層セラミックコンデンサ、チップ型インダクタ、チップ型バリスタ、チップ型サーミスタ、チップ型抵抗素子などの種々のチップ型電子部品に広く適用することが可能である。
As described above, in the chip-type electronic component of the present invention, when mounted on a printed circuit board or the like using molten solder, the so-called tombstone phenomenon occurs in which the chip-type electronic component rises due to the surface tension of the molten solder. It can be efficiently suppressed and prevented.
Accordingly, the present invention provides various chip-type electronic components such as chip-type multilayer ceramic capacitors, chip-type inductors, chip-type varistors, chip-type thermistors, and chip-type resistance elements that are mounted on a printed circuit board or the like using molten solder. It can be widely applied to.
1 セラミック素子(電子部品素子)
2a,2b 内部電極
3 セラミック層
5a,5b セラミック素子の端面
5c セラミック素子の側面(上側面)
5d セラミック素子の側面(下側面)
6,7 外部電極
6a,7a 外部電極の側面部分
6b,7b 外部電極の端面部分
10 積層セラミックコンデンサ
16a,17a 外部電極本体
16b,17b Niめっき膜
16c,17c Snめっき膜
1 Ceramic element (electronic component element)
2a,
5d Ceramic element side (lower side)
6, 7
Claims (4)
電子部品素子の側面に回り込んだ外部電極の側面部分の表面粗さ:Ra1が1.0μm以下であり、かつ、電子部品素子の端面に配設された外部電極の端面部分の表面粗さ:Ra2が、前記側面部分の表面粗さ:Ra1より大きいこと
を特徴とするチップ型電子部品。 A chip-type electronic component provided with external electrodes disposed on both ends of the electronic component element so as to wrap around from the end surface to the side surface continuing to the end surface, and having a plating film formed on the surface,
Surface roughness of the side surface portion of the external electrode that wraps around the side surface of the electronic component element: Ra1 is 1.0 μm or less, and the surface roughness of the end surface portion of the external electrode disposed on the end surface of the electronic component element: Ra2 is larger than the surface roughness Ra1 of the said side part. Chip-type electronic component characterized by the above-mentioned.
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